CN100359600C - 在存储阵列中使用互补位的设备与方法 - Google Patents

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Abstract

一种操作具有一组存储单元的展开位线和折迭位线DRAM存储阵列的设备和方法，在一个实施例中，在平面图中每个存储单元具有6f2的面积。一种方法包括，在第一个存储单元中存储第一个位并在第二个存储单元中存储与第一个位互补的第二个位。第一个位和第二个位构成一个数据位。通过比较第一个存储单元与第二个存储单元之间的电压差读取这个数据位。

Description

在存储阵列中使用互补位的设备与方法
技术领域
本发明涉及存储阵列，更特别地，涉及在存储阵列中为每个数据位存储两个位。
背景技术
存储器设备一般作为计算机中的内部存储区提供。有几种不同类型的存储器。一种类型的存储器是随机存取存储器(RAM)，一般在一个计算机环境中用作主存储器。大多数RAM是易失性的，这是指它需要一个稳定的电流以维持它的内容。
动态随机存取存储器(DRAM)是RAM的一种类型。DRAM存储器由存储单元组成。每个单元或位包括一个晶体管和一个电容器。单元能够将形为“1”或“0”位的信息作为电荷存储在电容器中。由于电容器随着时间过去将失去它的电荷，包含DRAM存储器的存储器设备必须包括逻辑电路以周期性地刷新(再充电)单元的电容器，否则信息将丢失。读取一个单元中存储的数据然后以预定的电压电平将数据写回这个单元，这样就刷新了一个单元。所需的刷新操作是使DRAM存储器为动态的而非静态的。
然而单元正在被刷新时不能被处理器读取。这致使包含DRAM的系统比包含RAM的系统慢。不过，DRAM比RAM更普遍地被使用，因为它们的电路更简单和因为它们能容纳四倍于RAM的数据。使用典型DRAM的另一个缺点是需要一些电源以持续地刷新单元。在包括存储器设备的装置被设计使用越来越少的电源时这个缺点变得突出。
为了上述原因，以及为了在下面陈述的对于本领域的技术人员在阅读和理解本说明书后将是显然的原因，在本领域中存在对其单元能在一段延长的时间段内不必被刷新而能工作正常的DRAM存储器的需求。
概述
本发明处理上面提到的有关非易失存储器设备的问题和其它问题，并通过阅读和研究下面的详细描述将能理解这些问题。
在一个实施例中，公开一种具有存储单元的折迭结构存储阵列的DRAM存储器设备，在平面图中每个存储单元具有6F2的面积。这个DRAM存储器设备包括：一组存储数据位的关联的存储单元对。每对关联的存储单元包括存储第一个个位的第一个个存储单元，以及存储为第一个个位的补码的第二个个位的第二个个存储单元。第一个个位和第二个个位构成一个数据位。一组读出放大器被用来读取存储单元。每个读出放大器连接到一个关联的存储单元对。而且，每个读出放大器比较第一个个存储单元的第一个个位和第二个个存储单元的第二个个位之间的电压以读取数据位。
在一个实施例中，公开一种具有存储单元的展开结构存储阵列的DRAM存储器设备，在平面图中每个存储单元具有6F2的面积。这个DRAM存储器设备包括：一组存储数据位的关联的存储单元对和一组读出放大器。每对关联的存储单元包括存储第一个个位的第一个个存储单元，以及存储为第一个个位的补码的第二个个位的第二个个存储单元。第一个个位和第二个个位构成一个数据位。一组读出放大器被用来读取存储单元。每个读出放大器连接到一个关联的存储单元对。而且，每个读出放大器比较第一个个存储单元的第一个个位和第二个个存储单元的第二个个位之间的电压以读取数据位。
在另一个实施例中，DRAM存储器设备包括具有一组以折迭位线结构排列的存储单元的存储阵列，一组读出放大器和一个控制逻辑电路。每个存储单元具有6F2的面积并且每个存储单元与另一个存储单元关联，其中每对关联的存储单元存储构成一个数据位的互补的位。读出放大器组用于读取和刷新存储单元。每个读出放大器连接到一对关联的存储单元。控制逻辑电路用于控制存储操作。更特别地，控制电路选择性地同时激发连接到关联的存储单元的字线，因此连接到关联的存储单元对的读出放大器能读取和刷新存储在关联的存储单元对中的数据位。
在另一个实施例中，DRAM存储器设备包括具有一组以展开位线结构排列的存储单元的存储阵列，一组读出放大器和一个控制逻辑电路。每个存储单元具有6F2的面积并且每个存储单元与另一个存储单元关联，其中每对关联的存储单元存储构成一个数据位的互补的位。读出放大器组用于读取和刷新存储单元。每个读出放大器连接到一对关联的存储单元。控制逻辑电路用于控制存储操作。更特别地，控制电路选择性地同时激发连接到关联的存储单元的字线，因此连接到关联的存储单元对的读出放大器能读取和刷新存储在关联的存储单元对中的数据位。
在另一个实施例中，存储系统包括提供外部命令的处理器和DRAM存储器设备。DRAM设备包括存储阵列，读出放大器和控制逻辑电路。存储阵列具有以折迭位线结构排列的存储单元。在平面图中每个存储单元具有6F2的面积。而且，每个存储单元与另一个存储单元关联，其中每对关联的存储单元存储互补的位构成一个数据位。读出放大器用于对每对关联存储单元读取数据位。连接每个读出放大器以比较关联的存储单元对中的位的电压。控制逻辑电路用于从所述处理器接收外部命令并控制存储操作。更特别地，控制电路选择性地同时激发连接到每个关联的存储单元的字线以读取一个数据位。
在另一个实施例中，存储系统包括提供外部命令的处理器和DRAM存储器设备。DRAM设备包括存储阵列，读出放大器和控制逻辑电路。存储阵列具有以展开位线结构排列的存储单元。在平面图中每个存储单元具有6F2的面积。而且，每个存储单元与另一个存储单元关联，其中每对关联的存储单元存储互补的位构成一个数据位。读出放大器用于对每对关联存储单元读取数据位。连接每个读出放大器以比较关联的存储单元对中的位的电压。控制逻辑电路用于从所述处理器接收外部命令并控制存储操作。更特别地，控制电路选择性地同时激发连接到每个关联的存储单元的字线以读取一个数据位。
在另一个实施例中，公开具有存储单元的折迭结构存储阵列的DRAM存储器设备，其中在平面图中每个存储单元具有小于8F2的面积。所述DRAM存储器设备包括一组存储数据位的关联的存储单元对和一组读出放大器。每对关联的存储单元包括存储第一个个位的第一个个存储单元以及存储为所述第一个个位的补码的第二个个位的第二个个存储单元。第一个个位和第二个个位构成一个数据位。读出放大器组用于读取所述存储单元。每个读出放大器连接到一个关联的存储单元对。更特别地，每个读出放大器比较第一个个存储单元的第一个个位和第二个个存储单元的第二个个位之间的电压以读取数据位。
在另一个实施例中，公开具有存储单元的展开结构存储阵列的DRAM存储器设备，其中在平面图中每个存储单元具有小于8F2的面积。所述DRAM存储器设备包括一组存储数据位的关联的存储单元对和一组读出放大器。每对关联的存储单元包括存储第一个个位的第一个个存储单元以及存储为所述第一个个位的补码的第二个个位的第二个个存储单元。第一个个位和第二个个位构成一个数据位。读出放大器组用于读取所述存储单元。每个读出放大器连接到一个关联的存储单元对。更特别地，每个读出放大器比较第一个个存储单元的第一个个位和第二个个存储单元的第二个个位之间的电压以读取数据位。在另一个实施例中，公开操作具有一组存储单元的折迭位线DRAM存储阵列的方法，其特征在于，在平面图中每个存储单元面积为6F2。该方法包括：在第一个个存储单元中存储第一个个位，以及在第二个个存储单元中存储与所述第一个个位互补的第二个个位，其特征在于，第一个个位和第二个个位构成一个数据位。
在另一个实施例中，公开操作具有一组存储单元的展开位线DRAM存储阵列的方法，其特征在于，在平面图中每个存储单元面积为6F2。该方法包括：在第一个个存储单元中存储第一个个位，以及在第二个个存储单元中存储与所述第一个个位互补的第二个个位，其特征在于，第一个个位和第二个个位构成一个数据位。
在另一个实施例中，公开操作DRAM存储器设备的方法，该DRAM存储器设备具有包括以折迭位线结构排列的多个存储单元的存储阵列，其中每个存储单元的面积为6F2。该方法包括：在第一个个存储单元中存储电荷；以及在关联的第二个个存储单元中存储互补的电荷，其中在第一个个存储单元中的电荷和在关联的第二个个存储单元中的互补的电荷一起构成单个数据位。
在另一个实施例中，公开操作DRAM存储器设备的方法，该DRAM存储器设备具有包括以展开位线结构排列的多个存储单元的存储阵列，其中每个存储单元的面积为6F2。该方法包括：在第一个个存储单元中存储电荷；以及在关联的第二个个存储单元中存储互补的电荷，其中在第一个个存储单元中的电荷和在关联的第二个个存储单元中的互补的电荷一起构成单个数据位。
在另一个实施例中，公开在DRAM存储器设备中刷新存储单元的方法，该DRAM存储器设备具有包括以折迭位线结构排列的多个存储单元的存储阵列，其中在平面图中每个存储单元面积为6F2。该方法包括：在第一个个存储单元中存储第一个个位，以及在关联的第二个个存储单元中存储互补的第二个个位，其中第一个个位和互补的第二个个位构成一个数据位，用读出放大器比较第一个个存储单元中的第一个个位和第二个个存储单元中的第二个个位之间的电压差以读取数据位，恢复第一个个存储单元中的第一个个位至预定电压电平，以及恢复第二个个存储单元中的第二个个位至预定电压电平。
在另一个实施例中，公开在DRAM存储器设备中刷新存储单元的方法，该DRAM存储器设备具有包括以展开位线结构排列的多个存储单元的存储阵列，其中在平面图中每个存储单元面积为6F2。该方法包括：在第一个个存储单元中存储第一个个位，以及在关联的第二个个存储单元中存储互补的第二个个位，其中第一个个位和互补的第二个个位构成一个数据位，用读出放大器比较第一个个存储单元中的第一个个位和第二个个存储单元中的第二个个位之间的电压差以读取数据位，恢复第一个个存储单元中的第一个个位至预定电压电平，以及恢复第二个个存储单元中的第二个个位至预定电压电平。
在另一个实施例中，公开操作具有一组存储单元的折迭位线DRAM存储阵列的方法，其中在平面图中每个存储单元具有小于8F2的面积。该方法包括：在第一个个存储单元中存储第一个个位，以及在第二个个存储单元中存储与第一个个位互补的第二个个位，其中所述第一个个位和第二个个位构成一个数据位。
在另一个实施例中，公开操作具有一组存储单元的展开位线DRAM存储阵列的方法，其中在平面图中每个存储单元具有小于8F2的面积。该方法包括：在第一个个存储单元中存储第一个个位，以及在第二个个存储单元中存储与第一个个位互补的第二个个位，其中所述第一个个位和第二个个位构成一个数据位。
附图说明
图1是已有技术的DRAM存储器的示意图；
图2是已有技术的展开位线结构的平面图；
图2A是已有技术的展开位线结构物理布局的示意图；
图3是图表，展示在已有技术中在典型的读或写操作期间的波形；
图4是已有技术的典型读出放大器的示意图；
图5是已有技术中折迭线结构物理布局的平面图；
图5A是已有技术中折迭线结构物理布局的示意图；
图6是本发明的存储系统的方框图；
图7是本发明的一个实施例的物理布局的示意图，其中在展开结构位线阵列中的存储单元具有6F2的面积；
图8是本发明的一个实施例的物理布局的示意图，其中在折迭结构位线阵列中的存储单元具有6F2的面积；
图9是本发明的一个实施例的物理布局的示意图，其中在折迭位线阵列中的存储单元具有6F2的面积，展示互补的存储单元的位置并非互相邻接；以及
图10是图表，展示在本发明的一个实施例的典型读或写操作期间的波形。
详细说明
在下面首选实施例的详细说明中，对附图作出参考，这些附图构成说明的一部分并且作为图示本发明可实施的特定首选实施例在说明中展示。详细地描述这些实施例足以能使本领域的熟练技术人员实施本发明，并且应理解可以使用其它实施例以及能够不脱离本发明的精神和范围作出逻辑的、机械的和电子的修改。因此不要在限制意义上理解下面的详细说明，以及本发明的范围只由权利要求及其等效技术方案来定义。
本发明以半密度模式操作DRAM存储阵列。也就是说，本发明使用存储阵列的两个单元存储每个数据位。虽然这个方法减少了存储阵列的整个容量的一半，但是它有效地扩大在存储单元刷新之间的时间间隔。这带来超越已有技术的许多优点。为更好地理解本发明，首先提供更多的背景。
参考图1，展示一个DRAM存储单元200。单元200被示为具有一个电容202和一个存取晶体管204。电容202用于存储电荷。电荷表示一位的信息。存取晶体管204作为电容202的开关。也就是说，存取晶体管204控制何时将电荷放置在电容202中，以及何时从电容202释放电荷。一条字线连接到存取晶体管204的控制门。当单元被读取时，字线激活晶体管204的控制门。一旦这种情况发生，存贮在电容202中的任何电荷(或没有电荷)和一条连接到存取晶体管204的漏极的导电位线共享。然后由读出放大器在位线中检测这个电荷并接着处理它以确定单元200的位状态。将选定数量的单元平铺在一起，使得沿一条给定位线的单元不共用一条公共字线并且沿一条给定公共字线的单元不共用一条公共数位线，形成一个存储阵列。典型的存储阵列包含数千或数百万个单元。
一个DRAM存储阵列的部分的平面图在图2中展示。在这个DRAM存储阵列布局实例中，单元被配对共用一个到位线(DL)的公共触点，它通过消除重复减少阵列的尺寸。这个布局是以展开位线结构安排的，在这个结构中每个存储单元具有一个等于6F2的面积。也就是说，存储单元100的面积在这个布局中被描述为6F2。如图2所示，围绕存储单元100画了一个方框以示这个单元的外边界。沿着存储单元100的水平轴，这个方框包括半个线宽位线触点102，一个线宽字线104，一个线宽电容器106，和半个线宽场效氧化物108，合计三个线宽。沿着存储单元100的垂直轴，这个方框包含两个半个线宽场效氧化物112、114和一个线宽激活区域116，合计两个线宽。因此，单元100的总面积是3F*2F＝6F2。而且，如图2所示，在一行中的单元对与该行中的其它单元对隔离。在这个展开位线结构实例中，这是通过接地选择的字线(未标出)实现的。包括展开位线结构的DRAM电路设计的讨论在Brent Keeth和Jacob Baker的DRAMCircuit Design，A Tutorial的1-103(IEEE出版社2001)提供，包括在此引用。
参考图2A，展示展开位线DRAM阵列的部分的示意图，其中单元具有6F2的面积。如所示，读出放大器连接到位线D1和互补的位线D1*之间与D0和互补的位线D0*之间。具有1位的单元能表示为具有存贮在它们上面的+Vcc/2而具有0位的单元能表示为具有存贮在它们上面的-Vcc/2。要读取一个存储单元，首先要使连接到这个单元的位线和它的互补位线平衡在Vcc/2伏。在位线上施加Vcc/2偏压，然后允许位线漂移使位线被平衡在Vcc/2伏。一旦位线已经被平衡在Vcc/2伏，由于其电容它们保持在这个状态。一个至少高于Vcc一个晶体管Vth的电压(这个电压被称为Vccp)然后被施加到连接这个要读取单元的字线。例如，如果要读取单元M1，在位线D0和D0*被平衡在Vcc/2之后向字线WL0施加电压Vccp。在电容M1上的电荷被位线D0共享。响应这个共享的电荷时，位线D0中的电压或者增加，如果单元M1存贮1位，或者减少，如果单元M1存贮0位。其后，读取放大器220将位线D0中的电压与位线D0*中的电压比较。
参考图3，展示在一个典型的读取和写入操作期间的波形，其中单元M1存储着1位。在位线D0和位线D0*之间的电压差或信号(Vsignal)的幅度是单元电容(Ccell)、位线电容(Cdigit)和访问之前存储在单元中电压(Vcell)的函数。这能表示为Vsignal＝(Vcell*Ccell)/(Cdigit+Ccell)伏。例如，在一个设计中，其中Vcell＝1.65V，Ccell＝50fF，以及Cdigit＝300fF，产生一个235mV的Vsignal。
在已经访问这个单元后，读出发生。读出是正确读取数据和刷新单元所必需的。在图4中展示一个简化的典型读出放大器实例。如图4所示，读出放大器包括一个Psense-amp和一个Nsense-amp。Psence-amp包括一个pMOS晶体管对，而Nsence-amp包括一个nMOS晶体管对。而且图4中在Psense-amp上标着节点ACT(表示有源上拉)，而在Nsense-amp上标着节点NLAT*(Nsense-amp锁存)。ACT和NLAT提供电源和接地。一开始，NLAT*被设置偏压为Vcc/2而ACT被设置偏压为Vss或信号地。由于，位线对D0和D0*都在Vcc/2，nMOS晶体管对和pMOS晶体管对断开。当访问一个连接到D0或D0*的单元时，在D0和D0*之间产生一个电压差。在一条位线包含来自这个单元访问的电荷时，另一条位线作为用于读出操作的基准。
在访问这个单元后，读出放大器通常被顺序激发，先是Nsense-amp，接着是Psence-amp。Nsense-amp是由将NLAT*带向接地而被激发的。当在NLAT*与位线之间的电压差接近Vth时，栅极连接到较高电压位线的nMOS晶体管开始导通。这个导通引起低电压位线向NLAT*电压放电。最后，NLAT*将达到接地，而位线将被带至接地电位。有时在激发Nsense-amp后，通过将ACT带向Vcc激活Psense-amp。Psense-amp以与Nsense-amp互补的方式运行。随着低电压位线接近接地，存在一个强信号驱动适当的pMOS晶体管导通。这个导通通过高电压位线对ACT充电，最后达到Vcc。在读出操作期间刷新正在读取单元的电容。这是通过在激活Psence-amp时保持单元的存取晶体管导通而完成的。单元电容在访问这个单元之前具有的电荷被完全恢复。也就是说，对于1位电荷被恢复到Vcc而0位到GND。
DRAM普遍使用的结构是折迭线结构。在图5中示出一个折迭线结构阵列的部分平面图。在这个折迭线结构阵列中，每个单元被展示为具有8F2的面积。如所示的，在图5中已经画了一个方框以示一个单元的外边界。沿着存储单元120的水平轴，这个方框包括半个线宽位线触点122、一个线宽字线124、一个线宽电容126、一个线宽聚乙烯128和半个线宽场效氧化物130，合计4个线宽。沿着单元120的垂直轴，这个方框包括两个半个线宽场效氧化物132、134和一个线宽激活区域136，合计两个线宽。因此，这个单元的面积是4F*2F＝8F2。
在8F2单元的面积上的增加是因为在阵列中单元的交错。交错单元允许每条字线连接到每隔一条位线的晶体管。要完成这种排列，每条字线必须象场聚乙烯一样绕过在剩余位线上的存取晶体管。因此，存储单元的交错导致在增加两个平方线宽的每个单元中的场聚乙烯。在折迭线结构中的8F2单元比在展开位线结构中的6F2单元大了约25％。参考图5A，展示了折迭线结构的示意图。图5A还展示读出放大器如何连接到单元。具有8F2面积的单元比具有6F2面积的单元更普遍地被使用于折迭线结构阵列，因为将它们包含到电路小片中时一般后者比前者更复杂。
在图6中展示本发明的一个实施例。图6示出一个依照本发明的DRAM存储系统的有关部分的简化方框图。DRAM存储系统300包括控制逻辑电路320以控制读、写、擦除和其它存储操作。列地址缓冲器324和行地址缓冲器328适合于接收存储器地址请求。刷新控制器/计数器326连接到行地址缓冲器328以控制存储阵列322的刷新。行解码电路330连接到行地址缓冲器328与存储阵列322之间。列解码电路332连接到列地址缓冲器324。读出放大器-I/O门电路334连接列解码电路332和存储阵列322。DARM存储器设备300还被展示为具有一个输出缓冲器336和一个输入缓冲器338。外部处理器340连接到存储器设备300的控制逻辑电路320以提供外部命令。
在图6中展示出存储阵列322的互补单元M1和M1*，以说明关联的存储单元对是如何在本发明中实现的。互补的状态或电荷被存储在对应于一个数据位的M1和M1*中。字线WL0连接到M1和M1*的栅极。当字线WL0被激活时，存储在单元M1中的电荷向位线DL0放电，并且存储在单元M1*中的电荷向位线DL0*放电。位线DL0和位线DL0*被连接到电路334中的读出放大器。虽然在图6中M1和M1*被示为连接到一条字线WL0，本领域的熟练技术人员应理解能够使用一对同时被激发(fire)的互补的字线(即WL0和WL0*)，以及本发明对于每对互补单元不受限于一条字线。
参考图7，展示了本发明的一个实施例。在这个实施例中，使用存贮器单元具有6F2面积的展开位线阵列结构。如上所述，本发明为一个数据位存储两个位，其中这两个位是互相互补的。也就是说，如果一个存储单元代表1位(例如，+Vcc/2的电荷)，则互补的存储单元代表0位(例如，-Vcc/2的电荷)。本发明向一条位线提供1位并向一条互补的位线提供0位，在其中向读出放大器提供两倍的差异。例如，参考图7，一个数据位被存储在单元M1和M1*中。存储在M1中的电荷为+Vcc/2而存储在M1*中的电荷为-Vcc/2。在一个实施例中，由平衡位线D0和D0*在Vcc/2开始一个刷新周期。字线WL0和WL0*随后被同时激发引起单元M1和M1*与它们各自的位线D0和D0*共享它们的电荷(或没有电荷)。接着读出放大器240将位线D0中的电荷与位线D0*中的电荷比较以确定这个数据位。一旦读出放大器240使单元M1和M1*被重新充电至它们各自的+Vcc/2和-Vcc/2电平，刷新周期完成。
参考图8，展示了本发明的另一个实施例。在这个实施例中，使用具有6F2面积的单元的折迭位线阵列结构。在这个实施例中，单个字线连接至互补单元的栅极。例如，如图8所示，单个字线WL0连接到单元M1和单元M1*的栅极。当字线WL0被激发时，单元M1和M1*与它们各自的位线D0和D0*共享它们的电荷(或没有电荷)。读出放大器260接着将位线D0中的电荷与位线D0*中的电荷比较以确定数据位。这个实施例可能是所希望的，因为它在访问一个数据位时只要求激发一条字线。
图8展示具有被定位成直接互相邻接的互补的单元。在另一个具有6F2面积的单元的折迭位线阵列实施例中，没有将互补的单元直接定位为互相邻接。在图9中示出这个实施例中的一个例子。与在具有邻接的互补单元的实施例中一样，在这个实施例中，单一的字线WL0连接到单元M1和单元M1*的栅极。当字线WL0被激发时，单元M1和M1*与它们各自的位线D0和D0*共享它们的电荷(或没有电荷)。读出放大器270接着比较位线D0中的电荷与位线D0*中的电荷以确定数据位。
参考图10，展示了在本发明的读取或刷新操作期间的波形。在位线D0和位线D0*之间的电压差或信号差(Vsignal)幅度是在如在已有技术中那样只使用一条位线作为基准即Vcc/2时所得到的电压差的一倍。如前面所讨论的，幅值Vsignal＝(Vcell*Ccell)/(Cdigit+Ccell)。如前所示，一个具有Vcell＝1.65、Ccell＝50fF和Cdigit＝300fF的设计产生235mV的Vsignal-D0(对于从基准Vcc/2起的位线D0)。在本发明中，Vsignal-D0*的幅值在Vcell＝-1.65、Ccell＝50fF和Cdigit＝300fF时产生-235mV的Vsignal-D0*(对于从基准Vcc/2起的位线D0*)。因此，总幅值Vsignal-total将是470mV。也就是说，在D0和D0*中的总信号差，如在这个例子中由关联的读出放大器读出的，将是470mV。
尽管本发明减少了DRAM存储阵列的全部存储容量的一半，但是产生了其它重要的优点。例如，遇到在单元的刷新周期之间所需间隔的显著增加。在已有技术中典型的刷新周期大约是200ms。尽管能预料将会遇到刷新率的增加，因为向读出放大器提供两倍的电压差，但是本发明的刷新率出乎预料地将近一秒。将刷新率延伸到这么远让存储器设备实质性地使用很少的电源。而且，刷新率中的收获和少量电源损耗克服了制造具有其单元面积为6F2的折迭位线结构阵列的电路小片的限制。此外，尽管本发明被描述为使用具有面积6F2的存储单元，在本领域中将意识到具有面积小于8F2的存储单元能替代它而具有相似的结果，并且本发明不受限于具有面积为6F2的存储单元。
本发明的另一个好处是它有效地处理有缺陷的存储单元。通过使用互补的存储单元，提高了成功地存储数据位的可能性，即使一个单元是有缺陷的且不能保持全部的电荷，互补的单元将提供足够的电荷以提供一个电压差让关联的读出放大器检测。因此，在这个存储阵列中需要较少的冗余元件。
结论
已经描述了一种操作具有一组存储单元的展开位线和折迭位线DRAM存储阵列的装置和方法，在其中一个实施例的平面图中每个存储单元具有6F2的面积。一个方法包括在第一个个存储单元中存储第一个个位并在第二个个存储单元中存储与这个第一个个位互补的第二个个位。第一个个位和第二个个位构成一个数据位。通过比较第一个个存储单元与第二个个存储单元之间的电压差读取数据位。
尽管在此已经说明和描述了特殊的实施例，在本领域中普通技术人员将理解任何被考虑用于完成同一目的的安排都可代替所示的特殊实施例。这个申请意图覆盖本发明的任何修改技术方案或变更技术方案。因此，很明显意味着这个发明只由后附的权利要求书及其等效技术方案来限定。

Claims (84)

1.一种操作具有一组存储单元的折迭位线DRAM存储阵列的方法，其特征在于，在平面图中每个存储单元面积为6F2，所述方法包括：
在第一个存储单元中存储第一个位；及
在第二个存储单元中存储与所述第一个位互补的第二个位，其中所述第一个位和所述第二个位构成一个数据位。
2.如权利要求1所述的方法，其特征在于，通过感测所述第一个存储单元和所述第二个存储单元之间的电压差读取所述数据位。
3.如权利要求2所述的方法，其特征在于，所述读出电压差进一步包括：
与第一个位线共享所述第一个存储单元的电容上的电荷；
与第二个位线共享所述第二个存储单元的电容上的电荷；及
用读出放大器比较第一个位线和所述第二个位线之间的电压差。
4.如权利要求3所述的方法，其特征在于，进一步包括：
恢复所述第一个存储单元的电容上的电荷；及
恢复所述第二个存储单元的电容上的电荷。
5.如权利要求4所述的方法，其特征在于，所述第一个存储单元的电容被重新充电至代表所述第一个位的预定电平。
6.如权利要求4所述的方法，其特征在于，所述第二个存储单元的电容被重新充电至代表所述第二个位的预定电平。
7.一种操作具有一组存储单元的展开位线DRAM存储阵列的方法，其特征在于，在平面图中每个存储单元面积为6F2，所述方法包括：
在第一个存储单元中存储第一个位；及
在第二个存储单元中存储与所述第一个位互补的第二个位，所述第一个位和所述第二个位构成一个数据位。
8.如权利要求7所述的方法，其特征在于，通过感测所述第一个存储单元和所述第二个存储单元之间的电压差读取所述数据位。
9.如权利要求8所述的方法，其特征在于，所述读出电压差进一步包括：
与第一个位线共享所述第一个存储单元的电容上的电荷；
与第二个位线共享所述第二个存储单元的电容上的电荷；及
用读出放大器比较第一个位线和所述第二个位线之间的电压差。
10.如权利要求9所述的方法，其特征在于，进一步包括：
恢复所述第一个存储单元的电容上的电荷；及
恢复所述第二个存储单元的电容上的电荷。
11.如权利要求10所述的方法，其特征在于，所述第一个存储单元的电容被重新充电至代表所述第一个位的预定电平。
12.如权利要求10所述的方法，其特征在于，所述第二个存储单元的电容被重新充电至代表所述第二个位的预定电平。
13.一种操作DRAM存储器设备的方法，所述DRAM存储器设备具有包括以折迭位线结构排列的多个存储单元的存储阵列，每个存储单元的面积为6F2，其特征在于，所述方法包括：
在第一个存储单元中存储电荷；及
在关联的第二个存储单元中存储互补的电荷，在所述第一个存储单元中的电荷和在所述关联的第二个存储单元中的互补的电荷一起构成单个数据位。
14.如权利要求13所述的方法，其特征在于，存储在所述第一个存储单元中的电荷代表逻辑1状态并且存储在所述第二个存储单元中的电荷代表逻辑0状态。
15.如权利要求13所述的方法，其特征在于，存储在所述第一个存储单元中的电荷代表逻辑0状态并且存储在所述第二个存储单元中的电荷代表逻辑1状态。
16.如权利要求13所述的方法，其特征在于，进一步包括：
读取存储在所述第一个和所述第二个存储单元中的所述数据位。
17.如权利要求16所述的方法，其特征在于，所述读取所述数据位进一步包括：
预先加压第一个位线至预定电平；
预先加压第二个位线至与所述第一个位线相同的预定电平；
与所述第一个位线共享存储在所述第一个存储单元的电容中的电荷；
与所述第二个位线共享存储在所述第二个存储单元的电容中的电荷；及
比较在所述第一个位线和所述第二个位线中的电压以确定所述数据位的值。
18.如权利要求17所述的方法，其特征在于，进一步包括：
恢复所述第一个存储单元中的电荷；及
恢复所述第二个存储单元中的电荷。
19.一种操作DRAM存储器设备的方法，所述DRAM存储器设备具有包括以展开位线结构排列的多个存储单元的存储阵列，每个存储单元的面积为6F2，其特征在于，所述方法包括：
在第一个存储单元中存储电荷；及
在关联的第二个存储单元中存储互补的电荷，其特征在于，在所述第一个存储单元中的电荷和在所述关联的第二个存储单元中的互补的电荷一起构成单个数据位。
20.如权利要求19所述的方法，其特征在于，存储在所述第一个存储单元中的电荷代表逻辑1状态并且存储在所述第二个存储单元中的电荷代表逻辑0状态。
21.如权利要求19所述的方法，其特征在于，存储在所述第一个存储单元中的电荷代表逻辑0状态并且存储在所述第二个存储单元中的电荷代表逻辑1状态。
22.如权利要求19所述的方法，其特征在于，进一步包括：
读取存储在所述第一个和所述第二个存储单元中的所述数据位。
23.如权利要求22所述的方法，其特征在于，所述读取所述数据位进一步包括：
预先加压第一个位线至预定电平；
预先加压第二个位线至与所述第一个位线相同的预定电平；
与所述第一个位线共享存储在所述第一个存储单元的电容中的电荷；
与所述第二个位线共享存储在所述第二个存储单元的电容中的电荷；及
比较在所述第一个位线和所述第二个位线中的电压以确定所述数据位的值。
24.如权利要求23所述的方法，其特征在于，进一步包括：
恢复所述第一个存储单元中的电荷；及
恢复所述第二个存储单元中的电荷。
25.一种在DRAM存储器设备中刷新存储单元的方法，所述DRAM存储器设备具有包括以折迭位线结构排列的多个存储单元的存储阵列，在平面图中每个存储单元面积为6F2，其特征在于，所述方法包括：
在第一个存储单元中存储第一个位；及
在关联的第二个存储单元中存储互补的第二个位，所述第一个位和所述互补的第二个位构成一个数据位；
用读出放大器比较所述第一个存储单元中的第一个位和所述第二个存储单元中的第二个位之间的电压差以读取所述数据位；
恢复所述第一个存储单元中的第一个位至预定电压电平；及
恢复所述第二个存储单元中的第二个位至预定电压电平。
26.如权利要求25所述的方法，其特征在于，所述比较所述电压差进一步包括：
预先加压第一个和第二个位线至预定电平；
与所述第一个位线共享存储在所述第一个存储单元的第一个位中的电荷；
与所述第二个位线共享存储在所述第二个存储单元的第二个位的电荷；及
比较在所述第一个位线和所述第二个位线之间的电压差。
27.如权利要求25所述的方法，其特征在于，所述第一个数据位是代表逻辑1状态的电荷并且所述第二个数据位是代表逻辑0状态的电荷。
28.如权利要求25所述的方法，其特征在于，所述第一个数据位是代表逻辑0状态的电荷并且所述第二个数据位是代表逻辑1状态的电荷。
29.一种在DRAM存储器设备中刷新存储单元的方法，所述DRAM存储器设备具有包括以展开位线结构排列的多个存储单元的存储阵列，在平面图中每个存储单元面积为6F2，其特征在于，所述方法包括：
在第一个存储单元中存储第一个位；及
在关联的第二个存储单元中存储互补的第二个位，所述第一位和所述互补的第二位构成一数据位；
用读出放大器比较所述第一个存储单元中的第一个位和所述第二个存储单元中的第二个位之间的电压差以读取所述数据位；
恢复所述第一个存储单元中的第一个位至预定电压电平；及
恢复所述第二个存储单元中的第二个位至预定电压电平。
30.如权利要求29所述的方法，其特征在于，所述比较所述电压差进一步包括：
预先加压第一个和第二个位线至预定电平；
与所述第一个位线共享存储在所述第一个存储单元的第一个位中的电荷；
与所述第二个位线共享存储在所述第二个存储单元的第二个位的电荷；及
比较在所述第一个位线和所述第二个位线之间的电压差。
31.如权利要求29所述的方法，其特征在于，所述第一个数据位是代表逻辑1状态的电荷并且所述第二个数据位是代表逻辑0状态的电荷。
32.如权利要求29所述的方法，其特征在于，所述第一个数据位是代表逻辑0状态的电荷并且所述第二个数据位是代表逻辑1状态的电荷。
33.一种具有存储单元的折迭结构存储阵列的DRAM存储器设备，在平面图中每个存储单元具有6F2的面积，其特征在于，所述DRAM存储器设备包括：
用于存储数据位的多个关联的存储单元对，每对关联的存储单元包括：
存储第一个位的第一个存储单元；及
存储为所述第一个位的补码的第二个位的第二个存储单元，所述第一个位和所述第二个位构成一个数据位；及
用于读取所述存储单元的多个读出放大器，每个读出放大器连接到关联的存储单元对，每个读出放大器比较所述第一个存储单元的第一个位和所述第二个存储单元的第二个位之间的电压以读取所述数据位。
34.如权利要求33所述的DRAM存储器设备，其特征在于，每个读出放大器基于被读取的数据位恢复所述第一个位和所述第二个位至预定电压电平。
35.如权利要求33所述DRAM存储器设备，其特征在于，进一步包括：
控制存储操作的控制逻辑电路，所述控制逻辑电路激发连接到关联的存储单元对的所述第一个和第二个存储单元的字线。
36.如权利要求35所述的DRAM存储器设备，其特征在于，进一步包括：
一组连接所述存储单元到所述读出放大器的位线。
37.如权利要求36所述的DRAM存储器设备，其特征在于，所述控制逻辑电路在读取存储在所述第一个和第二个存储单元的数据位之前，使连接到所述第一个存储单元和所述第二个存储单元之间的位线平衡在预定电压电平。
38.一种具有存储单元的展开结构存储阵列的DRAM存储器设备，在平面图中每个存储单元具有6F2的面积，其特征在于，所述DRAM存储器设备包括：
用于存储数据位的多个关联的存储单元对，所述每对关联的存储单元包括：
存储第一个位的第一个存储单元；及
存储为所述第一个位的补码的第二个位的第二个存储单元，其特征在于，所述第一个位和所述第二个位构成一个数据位；及
用于读取所述存储单元的多个读出放大器，每个读出放大器连接到关联的存储单元对，每个读出放大器比较所述第一个存储单元的第一个位和所述第二个存储单元的第二个位之间的电压以读取所述数据位。
39.如权利要求38所述的DRAM存储器设备，其特征在于，每个读出放大器基于被读取的数据位恢复所述第一个位和所述第二个位至预定电压电平。
40.如权利要求38所述DRAM存储器设备，其特征在于，进一步包括
控制存储操作的控制逻辑电路，所述控制逻辑电路同时激发连接到关联的存储单元对的所述第一个和第二个存储单元的字线以读取所述数据位。
41.如权利要求40所述的DRAM存储器设备，其特征在于，进一步包括：一组连接所述存储单元到所述读出放大器的位线。
42.如权利要求41所述的DRAM存储器设备，其特征在于，所述控制逻辑电路在读取存储在所述第一个和第二个存储单元的数据位之前，使连接到所述第一个存储单元和所述第二个存储单元之间的位线平衡在预定电压电平。
43.一种DRAM存储器设备，其特征在于，所述设备包括：
具有一组以折迭位线结构排列的存储单元的存储阵列，所述每个存储单元具有6F2的面积；
每个存储单元与另一个存储单元关联，所述每对关联的存储单元存储构成数据位的互补的位；
用于读取和刷新存储单元的多个读出放大器，每个读出放大器连接到一对关联的存储单元；及
控制存储操作的控制逻辑电路，所述控制电路选择性地激发连接到所述关联的存储单元的字线，因此连接到所述关联的存储单元对的读出放大器能读取和刷新存储在所述关联的存储单元对中的所述数据位。
44.如权利要求43所述的DRAM存储器设备，其特征在于，将所述关联的存储单元对的存储单元位置设成互相邻接。
45.如权利要求43所述的DRAM存储器设备，其特征在于，不将所述关联的存储单元对的存储单元位置设成互相邻接。
46.如权利要求43的DRAM存储器设备，其特征在于，每对关联的存储单元通过一对位线连接到关联的读出放大器。
47.如权利要求46所述的DRAM存储器设备，其特征在于，所述控制逻辑电路在执行读取或刷新连接到所述位线的存储单元的操作之前，使每对位线平衡。
48.一种DRAM存储器设备，其特征在于，所述设备包括：
具有一组以展开位线结构排列的存储单元的存储阵列，所述每个存储单元具有6F2的面积；
每个存储单元与另一个存储单元关联，所述每对关联的存储单元存储构成一个数据位的互补的位；
用于读取和刷新存储单元的多个读出放大器，每个读出放大器连接到一对关联的存储单元；及
控制存储操作的控制逻辑电路，所述控制电路选择性地同时激发连接到所述关联的存储单元的字线，因此连接到所述关联的存储单元对的读出放大器能读取和刷新存储在所述关联的存储单元对中的所述数据位。
49.如权利要求48的DRAM存储器设备，其特征在于，所述每对关联的存储单元通过一对位线连接到关联的读出放大器。
50.如权利要求49所述的DRAM存储器设备，其特征在于，所述控制逻辑电路在执行读取或刷新连接到所述位线的存储单元的操作之前，使每对位线平衡。
51.一种存储系统，其特征在于，包括：
提供外部命令的处理器；及
DRAM存储器设备，所述设备包括，
具有以折迭位线结构排列的存储单元的存储阵列，其特征在于，在平面图中每个存储单元具有6F2的面积，
每个存储单元与另一个存储单元关联，所述每对关联的存储单元存储构成一个数据位的互补的位，
对应每对关联存储单元读取数据位的读出放大器，所述连接每个读出放大器以比较关联的存储单元对中的位的电压，及
从所述处理器接收外部命令并控制存储操作的控制逻辑电路，所述控制电路选择性地激发一连接到所述每个关联的存储单元的字线以读取一个数据位。
52.如权利要求51所述的存储系统，其特征在于，进一步包括：
对应每对关联存储单元的一对位线，所述位线之一连接在所述关联的存储单元之一和关联的读出放大器之间，而另一个位线连接在另一个关联的存储单元和所述关联的读出放大器之间。
53.如权利要求52所述的存储系统，其特征在于，所述控制逻辑电路在读取操作之前使每对位线平衡。
54.如权利要求51所述的存储系统，其特征在于，一对关联的存储单元的存储单元之一存储位1并且所述关联的的存储单元对的另一存储单元存储位0。
55.如权利要求51所述的存储系统，其特征在于，所述读出放大器接着读操作将每个关联的存储单元位恢复为预定的电压电平。
56.如权利要求55所述的存储系统，其特征在于，所述控制逻辑电路保持各自的字线为开直到每个单元被恢复至其预定的电压电平。
57.一种存储系统，其特征在于，所述系统包括：
提供外部命令的处理器；及
DRAM存储器设备，所述设备包括，
具有以展开位线结构排列的存储单元的存储阵列，所述在平面图中每个存储单元具有6F2的面积，
每个存储单元与另一个存储单元关联，所述每对关联的存储单元存储构成一个数据位的互补的位，
对应每对关联存储单元读取数据位的读出放大器，所述连接每个读出放大器以比较关联的存储单元对中的位的电压，及
从所述处理器接收外部命令并控制存储操作的控制逻辑电路，其特征在于，所述控制电路选择性地同时激发一连接到所述每个关联的存储单元的字线以读取一数据位。
58.如权利要求57所述的存储系统，其特征在于，进一步包括：
对应每对关联存储单元的一对位线，所述位线之一连接在所述关联的存储单元之一和关联的读出放大器之间，而另一位线连接在另一个关联的存储单元和所述关联的读出放大器之间。
59.如权利要求58所述的存储系统，其特征在于，所述控制逻辑电路在读取操作之前使每对位线平衡。
60.如权利要求57所述的存储系统，其特征在于，一对关联的存储单元的存储单元之一存储位1并且所述关联的存储单元对的另一存储单元存储位0。
61.如权利要求57所述的存储系统，其特征在于，所述读出放大器接着读操作将每个关联的存储单元位恢复为预定的电压电平。
62.如权利要求61所述的存储系统，其特征在于，所述控制逻辑电路保持各自的字线为开，直到每个单元被恢复至其预定的电压电平。
63.一种操作具有一组存储单元的折迭位线DRAM存储阵列的方法，在平面图中每个存储单元具有小于8F2的面积，其特征在于，所述方法包括：
在第一个存储单元中存储第一个位；及
在第二个存储单元中存储与所述第一个位互补的第二个位，其特征在于，所述第一个位和所述第二个位构成一个数据位。
64.如权利要求63所述方法，其特征在于，通过感测所述第一个存储单元和所述第二个存储单元之间的电压差读取所述数据位。
65.如权利要求64所述的方法，其特征在于，所述读出电压差进一步包括：
与第一个位线共享存储在所述第一个存储单元的电容上的电荷；
与第二个位线共享存储在所述第二个存储单元的电容上的电荷；及
用读出放大器比较所述第一个位线和第二个位线之间的所述电压差。
66.如权利要求65所述的方法，其特征在于，进一步包括：
恢复所述第一个存储单元的电容上的电荷；及
恢复所述第二个存储单元的电容上的电荷。
67.如权利要求66所述的方法，其特征在于，所述第一个存储单元的电容被重新充电至代表所述第一个位的预定电平。
68.如权利要求66所述的方法，其特征在于，所述第二个存储单元的电容被重新充电至代表所述第二个位的预定电平。
69.一种操作具有一组存储单元的展开位线DRAM存储阵列的方法，在平面图中每个存储单元具有小于8F2的面积，其特征在于，所述方法包括：
在第一个存储单元中存储一第一个位；及
在第二个存储单元中存储一与所述第一个位互补的第二个位，其特征在于，所述第一个位和所述第二个位构成一个数据位。
70.如权利要求69所述方法，其特征在于，通过感测所述第一个存储单元和所述第二个存储单元之间的电压差读取所述数据位。
71.如权利要求70所述的方法，其特征在于，所述读出电压差进一步包括：
与第一个位线共享存储在所述第一个存储单元的电容上的电荷；
与第二个位线共享存储在所述第二个存储单元的电容上的电荷；及
用读出放大器比较所述第一个位线和第二个位线之间的所述电压差。
72.如权利要求71所述的方法，其特征在于，进一步包括：
恢复所述第一个存储单元的电容上的电荷；及
恢复所述第二个存储单元的电容上的电荷。
73.如权利要求72所述的方法，其特征在于，所述第一个存储单元的电容被重新充电至代表所述第一个位的预定电平。
74.如权利要求72所述的方法，其特征在于，所述第二个存储单元的电容被重新充电至代表所述第二个位的预定电平。
75.一种具有存储单元的折迭结构存储阵列的DRAM存储器设备，在平面图中每个存储单元具有小于8F2的面积，其特征在于，所述DRAM存储器设备包括：
一组存储数据位的关联的存储单元对，所述每对关联的存储单元包括，
存储第一个位的第一个存储单元；及
存储为所述第一个位的补码的第二个位的第二个存储单元，所述第一个位和所述第二个位构成一个数据位；及
用于读取所述存储单元的多个读出放大器，每个读出放大器连接到关联的存储单元对，所述每个读出放大器比较所述第一个存储单元的第一个位和所述第二个存储单元的第二个位之间的电压以读取所述数据位。
76.如权利要求75所述的DRAM存储器设备，其特征在于，所述每个读出放大器基于被读取的数据位恢复所述第一个位和所述第二个位至预定电压电平。
77.如权利要求75所述的DRAM存储器设备，其特征在于，进一步包括：
控制存储操作的控制逻辑电路，其特征在于，所述控制逻辑电路激发连接到关联的存储单元对的所述第一个和第二个存储单元的字线。
78.如权利要求77所述的DRAM存储器设备，其特征在于，进一步包括：
连接所述存储单元到所述读出放大器的多个位线。
79.如权利要求78所述的DRAM存储器设备，其特征在于，所述控制逻辑电路在读取存储在所述第一个和第二个存储单元的数据位之前，使连接到所述第一个存储单元和所述第二个存储单元之间的位线平衡在预定的电压电平。
80.一种具有存储单元的展开结构存储阵列的DRAM存储器设备，在平面图中每个存储单元具有小于8F2的面积，其特征在于，所述DRAM存储器设备包括：
用于存储数据位的关联的多个存储单元对，所述每对关联的存储单元包括，
存储第一个位的第一个存储单元；及
存储为所述第一个位的补码的第二个位的第二个存储单元，其特征在于，所述第一个位和所述第二个位构成一个数据位；及
用于读取所述存储单元的多个读出放大器，每个读出放大器连接到关联的存储单元对，所述每个读出放大器比较所述第一个存储单元的第一个位和所述第二个存储单元的第二个位之间的电压以读取所述数据位。
81.如权利要求80所述的DRAM存储器设备，其特征在于，所述每个读出放大器基于被读取的数据位恢复所述第一个位和所述第二个位至预定电压电平。
82.如权利要求80所述的DRAM存储器设备，其特征在于，进一步包括：
控制存储操作的控制逻辑电路，其特征在于，所述控制逻辑电路激发一连接到关联的存储单元对的所述第一个和第二个存储单元的字线。
83.如权利要求82所述的DRAM存储器设备，其特征在于，进一步包括：
连接所述存储单元到所述读出放大器的多个位线。
84.如权利要求83所述的DRAM存储器设备，其特征在于，所述控制逻辑电路在读取存储在所述第一个和第二个存储单元的数据位之前，使连接到所述第一个存储单元和所述第二个存储单元之间的位线平衡在预定的电压电平。
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