JP2004525474A - メモリアレイにおいて相補ビットを利用するデバイス及び方法 - Google Patents

メモリアレイにおいて相補ビットを利用するデバイス及び方法 Download PDF

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Abstract

【課題】複数のメモリセルを有する開放ディジット線及び折返しディジット線ＤＲＭＡメモリアレイの駆動装置及び方法は、一実施例において、平面視で、各メモリセルは面積６ｆ2を持つ。第１メモリセルに第１ビットを記憶し、第２メモリセルに前記第１ビットに相補的な第２ビットを記憶する。第１ビットと第２ビットにより１つのデータビットを形成する。データビットは、第１メモリセルと第２メモリセルとの間の差電圧を比較することで読み出される。

Description

【発明の技術分野】
【０００１】
この発明は、一般的には、メモリアレイに関し、特に、メモリアレイ中の各データビットに２ビットを格納する技術に関する。
【背景技術】
【０００２】
通常、メモリデバイスは、コンピュータの内部記憶領域として用いられる。メモリには幾つかの種類がある。例えば、ランダムアクセスメモリ（ＲＡＭ）は、通常、コンピュータ分野でメインメモリとして利用されている。一般的に、ＲＡＭは揮発性であって、その記憶内容を保持するためには、定常的に電流を必要とする。
【０００３】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、ＲＡＭの一種である。ＤＲＡＭは、多数のメモリセルにより構成されている。各セル又は各ビットは、１つのトランジスタと１つのキャパシタとを備える。１つのセルは、そのキャパシタに保持される電荷の有無に応じてビット「１」又は「０」の値を持つことによって情報を記憶することができる。キャパシタに蓄積された電荷は、時間の経過に伴って失われていくので、ＤＲＡＭメモリを組み込んだメモリデバイスには、セルを構成するキャパシタを定期的にリフレッシュ（再充電）するための論理回路が設けられている。セルに記憶されたデータを読み出し、その後、所定の電圧レベルでセルにデータを書き戻すことで、セルをリフレッシュする。ＤＲＡＭは、このリフレッシュ動作が必要な点で、スタティックメモリと異なる。
【０００４】
ＤＲＡＭにおいて、セルがリフレッシュされている間、プロセッサは、セルからデータを読み出すことができない。従って、ＤＲＡＭを組み込んだシステムには、ＲＡＭを組み込んだシステムより処理速度が遅いという欠点がある。しかし、ＤＲＡＭは、ＲＡＭと較べて、回路構成が簡単であり、４倍のデータの保持容量を有することからＲＡＭよりも使用されることが多い。また、一般的なＤＲＡＭに、セルを常時リフレッシュするための電力が必要であるという欠点がある。従って、このようなメモリを組み込んで、省電力仕様の装置を設計することは非常に困難である。
【０００５】
上述した理由及び、後述するその他の理由により、本技術分野において長時間リフレッシュしないでも動作するセルを備えるＤＲＡＭメモリデバイスに対する需要が存在することは、当業者であれが、本明細書の開示内容を理解することによって明らかとなるであろう。
【０００６】
発明の要約
一実施例において、複数のメモリセル（各メモリセルは平面視で面積６ｆ２を持つ）からなる折返しアーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスが開示される。このＤＲＡＭメモリデバイスは、複数のセンスアンプと、複数の、データビットを記憶するための連合したメモリセル対とを有する。各連合したメモリセル対は、第１ビットを記憶する第１メモリセルと、前記第１ビットの相補である第２ビット記憶する第２メモリセルとを含む。前記第１ビットと前記第２ビットとは１つのデータビットを形成する。各センスアンプは、連合したメモリセル対に接続される。そして、各センスアンプは、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す。
【０００７】
他の実施例において、複数のメモリセル（各メモリセルは平面視で面積６ｆ２を持つ）からなる開放アーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスが開示される。このＤＲＡＭメモリデバイスは、複数のセンスアンプと、複数の、データビットを記憶するための連合したメモリセル対とを有する。各連合したメモリセル対は、第１ビットを記憶する第１メモリセルと、前記第１ビットの相補である第２ビット記憶する第２メモリセルとを含む。前記第１ビットと前記第２ビットとは１つのデータビットを形成する。各センスアンプは、連合したメモリセル対に接続される。そして、各センスアンプは、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す。
【０００８】
他の実施例において、ＤＲＡＭメモリデバイスは、折返しディジット線アーキテクチャで配列された複数のメモリセルと、複数のセンスアンプと、論理制御回路とを備える。各メモリセルは面積６ｆ２を持ち、さらに各メモリセルは他の１つのメモリセルに連合し、各連合したメモリセル対は、１つのデータビットを形成する相補ビットを記憶する。メモリセルを読み出しかつリフレッシュするために複数のセンスアンプが用いられる。各センスアンプは、連合したメモリセル対に接続される。論理制御回路は、メモリ動作を制御するために用いられる。詳しく説明すると、論理制御回路は、連合したメモリセルに接続されたワード線を選択的に駆動し、同時に前記連合したメモリセル対に接続されているセンスアンプが、連合したメモリセル対に記憶されている前記データビットを読み出しかつリフレッシュを可能にする。
【０００９】
他の実施例においてＤＲＡＭメモリデバイスは、開放ディジット線アーキテクチャで配列された複数のメモリセルと、複数のセンスアンプと、論理制御回路とを備える。各メモリセルは面積６ｆ２を持ち、さらに各メモリセルは他の１つのメモリセルに連合し、各連合したメモリセル対は、１つのデータビットを形成する相補ビットを記憶する。メモリセルを読み出しかつリフレッシュするために複数のセンスアンプが用いられる。各センスアンプは、連合したメモリセル対に接続される。論理制御回路は、メモリ動作を制御するために用いられる。詳しく説明すると、論理制御回路は、連合したメモリセルに接続されたワード線を選択的に駆動し、同時に前記連合したメモリセル対に接続されているセンスアンプが、連合したメモリセル対に記憶されている前記データビットを読み出しかつリフレッシュを可能にする。
【００１０】
他の実施例において、メモリシステムは、外部命令を供給するプロセッサとＤＲＡＭメモリデバイスとを備える。このＤＲＡＭメモリデバイスは、メモリアレイと、センスアンプと、論理制御回路とを含む。各メモリアレイは、折返しディジット線アーキテクチャで配列された複数のメモリセルを備える。各メモリセルは平面視で面積６ｆ２を持つ。そして、各メモリセルは、他の１つのメモリセルと連合し、各連合したメモリセル対は、１つのデータビットを形成する相補ビットを記憶する。各連合したメモリセル対に用いられるセンスアンプは、データビットを読み出す。各センスアンプは、連合したメモリセル対のビット間の電圧を比較するように接続される。前記論理制御回路は、前記プロセッサからの外部命令を受けてメモリの動作を制御する。詳しく説明すると、制御回路は、連合したメモリセル対に接続されたワード線を選択的に駆動し、同時にデータビットを読み出す。
【００１１】
他の実施例において、メモリシステムは、外部命令を供給するプロセッサとＤＲＡＭメモリデバイスとを備える。このＤＲＡＭメモリデバイスは、メモリアレイと、センスアンプと、論理制御回路とを含む。各メモリアレイは、開放ディジット線アーキテクチャで配列された複数のメモリセルを備える。各メモリセルは平面視で面積６ｆ２を持つ。そして、各メモリセルは、他の１つのメモリセルと連合し、各連合したメモリセル対は、１つのデータビットを形成する相補ビットを記憶する。各連合したメモリセル対に用いられるセンスアンプは、データビットを読み出す。各センスアンプは、連合したメモリセル対のビット間の電圧を比較するように接続される。前記論理制御回路は、前記プロセッサからの外部命令を受けてメモリの動作を制御する。詳しく説明すると、制御回路は、連合したメモリセル対に接続されたワード線を選択的に駆動し、同時にデータビットを読み出す。
【００１２】
他の実施例において、複数のメモリセル（各メモリセルは平面視で面積８Ｆ２より小さい）からなる折返しアーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスが開示される。このＤＲＡＭメモリデバイスは、複数のセンスアンプと、複数の、データビットを記憶するための連合したメモリセル対とを有する。各連合したメモリセル対は、第１ビットを記憶する第１メモリセルと、前記第１ビットの相補である第２ビットを記憶する第２メモリセルとを含む。前記第１ビットと前記第２ビットとは１つのデータビットを形成する。各センスアンプは、連合したメモリセル対に接続される。そして、各センスアンプは、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す。
【００１３】
他の実施例において、複数のメモリセル（各メモリセルは平面視で面積８Ｆ２より小さい）からなる開放アーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスが開示される。このＤＲＡＭメモリデバイスは、複数のセンスアンプと、複数の、データビットを記憶するための連合したメモリセル対とを有する。各連合したメモリセル対は、第１ビットを記憶する第１メモリセルと、前記第１ビットの相補である第２ビットを記憶する第２メモリセルとを含む。前記第１ビットと前記第２ビットとは１つのデータビットを形成する。各センスアンプは、連合したメモリセル対に接続される。そして、各センスアンプは、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す。
【００１４】
他の実施例において、複数のメモリセル（各メモリセルは平面視で面積６ｆ２を持つ）を備える折返しディジット線ＤＲＡＭメモリアレイの駆動方法が開示される。この方法は、第１メモリセルに第１ビットを記憶するステップと、第２メモリセルに前記第１ビットと相補的な第２ビットを記憶し、前記第１ビットと第２ビットにより１つのデータビットを形成するステップとを有する。
【００１５】
他の実施例において、複数のメモリセル（各メモリセルは平面視で面積６ｆ２を持つ）を備える開放ディジット線ＤＲＡＭメモリアレイの駆動方法が開示される。この方法は、第１メモリセルに第１ビットを記憶するステップと、第２メモリセルに前記第１ビットと相補的な第２ビットを記憶するステップとを有する。この場合、前記第１ビットと第２ビットにより１つのデータビットを形成する。
【００１６】
他の実施例において、折返しディジット線アーキテクチャで配列された多数のメモリセル（各メモリセルは平面視で面積６Ｆ２を持つ）をメモリアレイとして備えるＤＲＡＭメモリデバイスの駆動方法が開示される。この方法は、第１メモリセルに電荷を蓄積するステップと、連合した第２メモリセルに相補電荷を蓄積し、前記第１メモリセルの電荷と、前記連合した第２メモリセルの相補電荷とで、単一のデータビットを形成するステップとを有する。
【００１７】
他の実施例において、開放ディジット線アーキテクチャで配列された多数のメモリセル（各メモリセルは平面視で面積６Ｆ２を持つ）をメモリアレイとして備えるＤＲＡＭメモリデバイスの駆動方法が開示される。この方法は、第１メモリセルに電荷を蓄積するステップと、連合した第２メモリセルに相補電荷を蓄積するステップとを有する。この場合、前記第１メモリセルの電荷と、前記連合した第２メモリセルの相補電荷とで、単一のデータビットを形成する。
【００１８】
他の実施例において、折返しディジット線アーキテクチャで配列された複数のメモリセル（各メモリセルは平面視で面積６Ｆ２を持つ）からなるメモリアレイを備えるＤＲＡＭメモリデバイスの前記メモリセルのリフレッシュ方法が開示される。この方法は、第１メモリセルに第１ビットを記憶するステップと、連合した第２メモリセルに相補第２ビットを記憶し、前記第１ビットと前記相補第２ビットで１つのデータビットを形成するステップと、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの差電圧をセンスアンプで比較して前記データビットを読み出すステップと、前記第１メモリセルの前記第１ビットを予め決めた電圧レベルに再記憶するステップと、前記第２メモリセルの前記第２ビットを予め決めた電圧レベルに再記憶するステップとを有する。
【００１９】
他の実施例において、開放ディジット線アーキテクチャで配列された複数のメモリセル（各メモリセルは平面視で面積６Ｆ２を持つ）からなるメモリアレイを備えるＤＲＡＭメモリデバイスの前記メモリセルのリフレッシュ方法が開示される。この方法は、第１メモリセルに第１ビットを記憶するステップと、連合した第２メモリセルに相補第２ビットを記憶し、前記第１ビットと前記相補第２ビットで１つのデータビットを形成するステップと、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの差電圧をセンスアンプで比較して前記データビットを読み出すステップと、前記第１メモリセルの前記第１ビットを予め決めた電圧レベルに再記憶するステップと、前記第２メモリセルの前記第２ビットを予め決めた電圧レベルに再記憶するステップとを有する。
【００２０】
他の実施例において、複数のメモリセル（各メモリセルは平面視で面積８Ｆ２より小さい）を備える折返しディジット線ＤＲＡＭメモリアレイの駆動方法が開示される。この方法は、第１メモリセルに第１ビットを記憶するステップと、第２メモリセルに前記第１ビットと相補的な第２ビットを記憶し、前記第１ビットと第２ビットにより１つのデータビットを形成するステップとを有する。
【００２１】
他の実施例において、複数のメモリセル（各メモリセルは平面視で面積８Ｆ２より小さい）を備える開放ディジット線ＤＲＡＭメモリアレイの駆動方法が開示される。この方法は、第１メモリセルに第１ビットを記憶するステップと、第２メモリセルに前記第１ビットと相補的な第２ビットを記憶するステップとを有する。この場合、前記第１ビットと第２ビットにより１つのデータビットを形成する。
【００２２】
発明の詳細な説明
以下、この発明の好ましい実施例について添付の図面を参照して詳細に説明する。図面は、明細書の一部を構成するものであり、この発明の実施例を示す。これらの実施例は、当業者がこの発明を実施できるよう詳細に説明されているが、この発明の技術的範囲を逸脱することなく、論理的、機械的、電気的な変更を施した他の実施例を利用することも可能である。従って、以下の詳細な説明は、限定的なものであると解釈されるべきではない。この発明の範囲は、請求項の記載とその均等物によってのみ定義される。
【００２３】
この発明では、ＤＲＡＭメモリアレイが半密度モードで動作する。すなわち、この発明では、各データビットを、メモリアレイを構成する２つのセルに格納する。このことにより、各データビットを格納するメモリ容量は半減するものの、メモリセルに必要なリフレッシュ動作の間隔を大幅に広げることができる。この点において、従来技術に較べて大きな利点がある。この発明をよりよく理解するために、まず、背景技術を以下に詳しく説明する。
【００２４】
図１は、１個のＤＲＡＭメモリセル２００を示している。このセル２００は、キャパシタ２０２とアクセストランジスタ２０４とを備える。キャパシタ２０２は電荷を蓄えるために用いられる。この電荷は１ビットの情報を表す。アクセストランジスタ２０４は、キャパシタ２０２に対するスイッチとして機能する。すなわち、アクセストランジスタ２０４は、キャパシタ２０２に電荷の充電、放電を行うタイミングを制御するためのスイッチとして機能する。ワード線は、アクセストランジスタ２０４の制御ゲートに接続されている。セルの内容が読み出されるとき、ワード線がトランジスタ２０４の制御ゲートを駆動する。キャパシタに電荷が蓄えられているかどうかのビット情報がアクセストランジスタ２０４のドレインに接続されている導通ディジット線に共有される。このとき、この電荷はディジット線上でセンスアンプにより検出され、セル２００のビット状態を判定される。あるディジット線に接続された複数のセルが１本のワード線を共有しないように、また、１本のワード線に接続された複数のセルがディジット線を共有しないように所定数のセルをタイルのように並べることで、メモリアレイが形成される。１個のメモリアレイは、通常、数千から数百万個のセルを備える。
【００２５】
図２は、ＤＲＡＭメモリアレイの一部を示す平面図である。ＤＲＡＭメモリアレイレイアウトに示されるように、一本のディジット線（ＤＬ）を共有するようにセルが対になっているため、セルの重複がなくなり、アレイのサイズが小さくなる。このレイアウトは、開放ディジット線アーキテクチャの配列になっており、各メモリセル１００、すなわち、１個のメモリセル１００の面積は６Ｆ２である。図２に示すように、メモリセル１００の周りの囲い（ｂｏｘ）はメモリセル１００の外周境界線を示している。メモリセル１００の水平軸に沿った囲いの寸法は、１/２Ｆ（半分のディジット線）１０２と、１Ｆ（１本のワード線）１０４と、１Ｆ（１つのキャパシタ）１０６と、１／２Ｆ（半分の電解酸化物）１０８の３つの寸法を合わせたものである。メモリセル１００の垂直軸に沿って、前記囲いは、２つの１／２Ｆ（半分の電解酸化物）１１２、１１４と、１Ｆの（１領域）１１６との２つの寸法を合わせたものである。従って、セル１００の面積は、３Ｆ×２Ｆ＝６Ｆ２である。さらに詳細には、図２に示すように、列におけるセル対同士は互いに絶縁される。これは、開放ディジット線アーキテクチャにおいて、図示されていないが、ワード線を選択的に接地することにより実現されている。開放ディジット線アーキテクチャを含むＤＲＡＭ回路設計は、Brent Keeth and Jacob Baker, DRAM Circuit Design, A Tutorial, 1-103 (IEEE Press 2001) に開示されており、この文献を参照することによってその開示内容をこの明細書中に盛り込んだものとする。
【００２６】
図２Ａは、６Ｆ２の面積を有するセルの開放ディジット線ＤＲＡＭアレイの一部を示す回路図である。図に示すように、ディジット線Ｄ１と相補デイジット線Ｄ１＊との間、及びディジット線Ｄ０と相補ディジット線Ｄ０＊との間にそれぞれセンスアンプが接続されている。ビット値１のセルは、セルに記憶された＋Ｖｃｃ／２で表され、ビット値０のセルは、セルに記憶された−Ｖｃｃ／２で表される。あるメモリセルの値を読み出すために、まず、そのセルが接続されたディジット線及びこのディジット線の相補ディジット線の両方に、Ｖｃｃ／２［Ｖ］が加えられる。相互のディジット線にバイアス電圧Ｖｃｃ／２を加えた後、相互のディジット線をフローティングとすることで、相互のディジット線をＶｃｃ／２［Ｖ］に平衡する。相互のディジット線がＶｃｃ／２［Ｖ］に平衡されると、相互のディジット線の各キャパシタによりその状態が保持される。次に、状態が読み出されるセルに接続されたワード線に、電圧が加えられる。この電圧は、Ｖｃｃに少なくとも１つのＶｔｈのトランジスタを加えたＶｃｃｐと表される。例えば、セルＭ１の状態を読み出そうとするとき、ディジット線Ｄ０とＤ０＊がＶｃｃ／２に平衡された後に、ワード線ＷＬ０に電圧Ｖｃｃｐが加えられる。これにより、Ｍ１のキャパシタの電荷がディジット線Ｄ０と共有される。共有された電圧に応じて、Ｍ１のディジット線の電圧は、セルＭ１にビット１が記憶されていたときには増加し、セルＭ１にビット０が記憶されていたときには減少する。この後、センスアンプ２２０は、ディジット線Ｄ０＊の電圧を基準としてディジット線Ｄ０の電圧を比較する。
【００２７】
図３には、セルＭ１にビット１が記憶されていたときの代表的な読み出し又は書き込み動作における波形が示されている。ディジット線Ｄ０とＤ０＊との間の電圧差、或いは電圧信号（Ｖ信号）の大きさは、セル容量Ｃｃｅｌｌと、ディジット線容量Ｃｄｉｇｉｔと、アクセスする前にセルに記憶されていた電圧Ｖｃｅｌｌの関数となる。この場合、Ｖｓｉｇｎａｌ＝（Ｖｃｅｌｌ×Ｃｃｅｌｌ）／（Ｃｄｉｇｉｔ＋Ｃｃｅｌｌ）［Ｖ］と表すことができる。例えば、Ｖｃｅｌｌ＝１．６５［Ｖ］、Ｃｃｅｌｌ＝５０［ｆＦ］、及びＣｄｉｇｉｔ＝３００［ｆＦ］である場合、Ｖｓｉｇｎａｌは、２３５ｍＶになる。
【００２８】
セルがアクセスされた後に、セルの状態が検出される。セルの状態の検出は、セルからデータを正確に読み出すため、また、リフレッシュを行うために必要とされる。代表的なセンスアンプを簡略化した説明図を図４に示す。図４に示されているように、センスアンプはＰ型センスアンプとＮ型センスアンプを含む。Ｐ型センスアンプは、ｐＭＯＳトランジスタ対を含み、Ｎ型センスアンプは、ｎＭＯＳトランジスタ対を含む。また、図４に示すように、Ｐ型センスアンプに（プルアップして能動にするための）ノードＡＣＴが設けられ、Ｎ型センスアンプに（Ｎ型センスアンプをラッチするための）ノードＮＬＡＴ＊が設けられる。ＡＣＴとＮＬＡＴは、電源とグラウンドを供給する。まず、ＮＬＡＴ＊がＶｃｃ／２にバイアスされ、ＡＣＴがＶｓｓ或いは信号グラウンドにバイアスされる。対になっているディジット線Ｄ０とＤ０＊がともにＶｃｃ／２であるため、ｎＭＯＳトランジスタ対とｐＭＯＳトランジスタ対はともにオフ状態にある。Ｄ０或いはＤ０＊のどちらかに接続されているセルがアクセスされたとき、Ｄ０とＤ０＊との間に電圧差が発生する。一方のディジット線は、アクセスしたセルに電荷が保持されているか否かを示し、他方のディジット線は、セルの状態を検出するための基準として用いられる。
【００２９】
セルがアクセスされた後、通常、Ｎ型センスアンプ及びＰ型センスアンプの順で順次駆動される。Ｎ型センスアンプは、ＮＬＡＴ＊をほぼ接地状態とすることで駆動される。ＮＬＡＴ＊とディジット線との間の電圧差がＶｔｈに近づくと、より高い電圧のディジット線に接続されているｎ型ＭＯＳトランジスタのゲートを通じて電気が流れるようになる。従って、低電圧ディジット線の電圧が放電によりＮＬＡＴ＊電圧に低下する。最終的に、ＮＬＡＴ＊はグランドになり、ディジット線はグランド電位になる。Ｎ型センスアンプが駆動された後、ＡＣＴをＶｃｃに近づけることでＰ型センスアンプが駆動される。Ｐ型センスアンプは、Ｎ型センスアンプに対して相補的に動作する。低電圧ディジット線がグランドに近づくことにより大信号となって、対応するｐ型ＭＯＳトランジスタを導通状態に駆動する。この導通は、高電圧ディジット線をＡＣＴに向かって充電し、最終的にはＶｃｃまで充電する。このようにして、読み出されたセルのキャパシタはセンシング動作の間にリフレッシュされる。このリフレッシュは、Ｐ型センスアンプが駆動されているときに、セルを構成するアクセストランジスタを導通状態に保持することによって達成される。セルがアクセスされる前に持っていたキャパシタの電荷が、完全に復元される。すなわち、この電荷は、ビットが１である場合にはＶｃｃへ、ビットが０である場合にはＧＮＤに再び蓄えられる。
【００３０】
一般的に利用されているＤＲＡＭアレイ用のアーキテクチャとして折返し線アーキテクチャがある。図５は、折返し線アーキテクチャアレイの一部分の平面図である。折返し線アーキテクチャアレイにおいて、各セルの面積は８Ｆ２である。図５に描いた囲いは、セルの外周境界線を示している。メモリセル１２０の水平軸に沿った囲いの寸法は、１／２Ｆ（半分のディジット線コンタクト部分）１２２と、１Ｆ（１つのワード線）１２４と、１Ｆ（１つのキャパシタ部分）１２６と、１Ｆ（１つのポリ部分）１２８と、１／２Ｆ（半分の電界酸化物）１３０の４つの寸法からなる。セル１２０の垂直軸に沿った囲いの寸法は、２つの１／２Ｆ（半分の電界酸化物）１３２，１３４と、１Ｆ（１つの能動領域）１３６との２つの寸法からなる。従って、セルの面積は、４Ｆ×２Ｆ＝８Ｆ２となる。
【００３１】
セルの面積が８Ｆ２に増加した理由は、アレイにおけるセルが、千鳥配列となっているからである。セルを千鳥配列にすることで、各ワード線は、一つおきでディジット線のトランジスタに接続される。この配列を実現するために、各ワード線は、フィールドポリ（field poly）において、接続されていないディジット線アクセストランジスタを迂回しなければならない。このように、メモリセルの千鳥配列は、各セルのフィールドポリにおいて、２つの正方形部分を追加する必要がある。従って、折返し線アーキテクチャのセルの面識は８Ｆ２となり、開放ディジット線アーキテクチャの面積６Ｆ２のメモリセルより約２５％大きい。図５Ａは、折返し線アーキテクチャの回路図、並びに、センサアンプがどのようにセルに接続されているかを示している。折返し線アーキテクチャアレイでは、通常、面積６Ｆ２のセルよりダイに組み込むことが簡単な面積８Ｆ２のセルが使用されることが多い。
【００３２】
図６にこの発明の一実施例を示す。図６は、この発明に係るＤＲＡＭメモリシステムに関連する部分を概略的に示したブロック図である。ＤＲＡＭメモリデバイス３００は、読み出し、書き込み、消去及びその他のメモリ動作を制御する論理制御回路３２０を含む。列アドレスバッファ３２４と行アドレスバッファ３２８が、メモリアドレス要求を受信するために設けられる。リフレッシュコントローラ・カウンタ３２６は、メモリアレイ３２２のリフレッシュを制御するために行アドレスバッファ３２８に接続されている。行デコード回路３３０が、行アドレスバッファ３２８とメモリアレイ３２２との間に接続されている。また、列デコード回路３３２が、列アドレスバッファ３２４に接続されている。センスアンプ−Ｉ／Ｏゲート回路３３４が、列デコード回路３３２とメモリアレイ３２２との間に接続されている。さらに、ＤＲＡＭメモリデバイス３００は、出力バッファ３３６と入力バッファ３３８とを備える。外部プロセッサ３４０は、メモリデバイス３００の論理制御回路３２０に接続され、外部命令を供給する。
【００３３】
メモリセル対がこの発明の中でどのように動作するかを説明するために、図６において、メモリアレイ３２２を構成する相補メモリＭ１とＭ１＊とが図示されている。Ｍ１とＭ１＊に記憶されている相補状態、すなわち相補電荷は、１データビットに相当する。１本のワード線ＷＬ０が、Ｍ１とＭ１＊のゲートに接続されている。ワード線ＷＬ０をアクティブにすると、セルＭ１に蓄えられていた電荷がディジット線ＤＬ０に放電され、セルＭ１＊に蓄えられていた電荷がディジット線ＤＬ０＊に放電される。ディジット線ＤＬ０とディジット線ＤＬ０＊は、回路３３４内のセンスアンプに接続される。図６において、Ｍ１とＭ１＊は、１本のワード線ＷＬ０に接続されて描かれているが、同時に駆動される相補ワード線対（すなわち、ＷＬ０とＷＬ０＊）が使用されてもよく、この発明では、相補セル対は、１本のワード線に接続されると限定されない。
【００３４】
図７は、この発明の一実施例を示している。この実施例において、面積６ｆ２のメモリセルの開放ディジット線アレイアーキテクチャが用いられている。上述したように、この発明では、１データビットに２ビットが記憶され、この２ビットは互いに相補的である。すなわち、一方のメモリセルがビット１（例えば、＋Ｖｃｃ／２に相当する電荷）を表す場合、他方の相補的メモリセルはビット０（例えば、−Ｖｃｃ／２に相当する電荷）を表す。この発明では、一方のディジット線に対してビット１が供給され、また、他方の相補的ディジット線に対してビット０が供給され、両方の差がセンスアンプに供給される。例えば、図７を参照すると、１つのデータビットがセルＭ１とＭ１＊に蓄えられている。Ｍ１に蓄えられる電荷は＋Ｖｃｃ／２であり、Ｍ１＊に蓄えられる電荷は−Ｖｃｃ／２である。一実施例において、リフレッシュサイクルは、まず、ディジット線Ｄ０とＤ０＊をＶｃｃ／２に平衡される。次に、ワード線ＷＬ０とＷＬ０＊が同時に駆動されることで、セルＭ１とＭ１＊は、各ディジット線Ｄ０とＤ０＊とで電荷の充電状態、或いは放電状態を共有する。次いで、センスアンプ２４０は、ディジット線Ｄ０の電荷とディジット線Ｄ０＊との電荷を比較して、データビットを決定する。センスアンプ２７０が、セルＭ１とセルＭ１＊をそれぞれ＋Ｖｃｃ／２及び−Ｖｃｃ／２の状態に再充電することでリフレッシュサイクルが完了する。
【００３５】
図８は、この発明の他の実施例を示す。この実施例において、面積６ｆ２の折返し線ディジット線アレイアーキテクチャが用いられている。この実施例において、単一のワード線が相補セルのゲートに接続されている。例えば、図８に示すように、単一のワード線ＷＬ０がセルＭ１とＭ１＊のゲートに接続されている。ワード線ＷＬ０が駆動されると、セルＭ１とＭ１＊は、各ディジット線Ｄ０とＤ０＊とで電荷の充電状態、或いは放電状態を共有する。次に、センスアンプ２６０は、ディジット線Ｄ０の電荷とディジット線Ｄ０＊の電荷とを比較してデータビットを決定する。この実施例は、データビットをアクセスするのに、１本のワード線の駆動のみが要求されるので、好ましい。
【００３６】
図８は、隣り同士に配置される相補セルを示している。しかし、面積６ｆ２の折返し線ディジット線アレイを有する他の実施例では、相補セルを隣り同士に配置しなくてもよい。その実施例を図９に示す。この実施例において、相補セルが近傍に配置されているので、単一のワード線ＷＬ０がセルＭ１とセルＭ１＊のゲートに接続される。ワード線ＷＬが駆動されると、セルＭ１とＭ１＊は、各ディジット線Ｄ０とＤ０＊とで電荷を共有、或いは放電状態を共有する。次に、センスアンプ２７０は、ディジット線Ｄ０の電荷とディジット線Ｄ０＊の電荷とを比較してデータビットを決定する。
【００３７】
図１０は、この発明に係る読み出し動作或いはリフレッシュ動作における波形を示す。ディジット線Ｄ０とディジット線Ｄ０＊との間の差電圧、或いは差信号（Ｖｓｉｇｎａｌ）の大きさは、１本のディジット線が、従来技術のように基準電圧、すなわちＶｃｃ／２としてのみ使用された場合の２倍になる。上述したように、Ｖｓｉｇｎａｌ＝（Ｖｃｅｌｌ×Ｃｃｅｌｌ）／（Ｃｄｉｇｉｔ＋Ｃｃｅｌｌ）である。また、上述したように、Ｖｃｅｌｌ＝１．６５［Ｖ］、Ｃｃｅｌｌ＝５０［ｆＦ］、及びＣｄｉｇｉｔ＝３００［ｆＦ］である場合、Ｖｓｉｇｎａｌ−Ｄ０（基準電圧Ｖｃｃ／２からディジット線Ｄ０までの差電圧）は、２３５ｍＶになる。この発明において、Ｖｓｉｇｎａｌ−Ｄ０＊は、Ｖｃｅｌｌ＝−１．６５Ｖ、Ｃｃｅｌｌ＝５０ｆＦ、及びＣｄｉｇｉｔ＝３００ｆＦである場合、Ｖｃｃ／２基準からディジット線Ｄ０＊に対し、Ｖｓｉｇｎａｌ−Ｄ０＊は、−２３５［ｍＶ］となる。従って、全体の電圧Ｖｓｉｇｎａｌ-ｔｏｔａｌは、４７０［ｍＶ］になる。すなわち、この例において、関連したセンスアンプにより感知されるＤ０とＤ０＊との差信号は、全体で４７０ｍＶになる。
【００３８】
この発明においては、ＤＲＡＭメモリアレイ全体の容量は半減するものの、様々な利点がある。例えば、メモリセルに必要なリフレッシュ動作の間隔を大幅に広げることができる。従来技術において、通常のリフレッシュ周期は、約２００ｍｓである。この発明のようなリフレッシュ周期の延長は、センスアンプに供給される差電圧を２倍にすることが必要となるものの、リフレッシュ周期を約１秒にまで大幅に延長できる。リフレッシュ周期が格段に長くなるので、メモリデバイスに使用される電力を低減することができる。セル面積６Ｆ２の折返しディジット線アーキテクチャアレイのダイを製造するという制約があるが、この制約に打ち勝つような利点、すなわち、リフレッシュ周期が長く、低消費電力のデバイスを提供することができる。なお、発明の例として、この明細書では、面積６Ｆ２のメモリセルが説明されているが、８Ｆ２未満の面積を有するメモリセルであれば、どのようなメモリセルでも同様の効果が得られるため、この発明は面積６Ｆ２のメモリセルに限定されない。
【００３９】
この発明の他の利点は、一部に欠陥があるメモリセルを効果的に用いることができるということである。相補メモリセルを用いることで、データビットの記憶能力が向上し、たとえあるセルに欠陥があり、充分な電荷を保持することができない場合であっても、そのセルの相補セルが、センスアンプが検出できるような電荷を供給することができる。従って、メモリアレイに必要とされる冗長素子を最低限にすることができる。
【００４０】
結論
各メモリセルが６ｆ２の面積を有する複数のメモリセルを備える開放ディジット線及び折返しディジット線ＤＲＡＭメモリアレイの回路及びその作動方法の一実施例を上記に説明した。作動方法の一例において、第１メモリセルに第１ビットを記憶し、第１ビットに相補的である第２ビットを第２メモリセルに記憶する。第１ビットと第２ビットは１つのデータビットを構成する。このデータビットは、第１メモリセルと第２メモリセルとの間の差電圧を比較することにより読み出される。
【００４１】
この発明の具体的な実施例について例示的に説明したが、当業者であれば、図示した具体的な実施例に代替して、同一の目的を達成するものであればどのような構成を用いてもよいことが理解できよう。また、この発明を様々に変更して適用できることは明らかである。従って、この発明の範囲は、請求項の記載とその均等物によってのみ定義される。
【図面の簡単な説明】
【００４２】
【図１】図１は、従来技術に係るＤＲＡＭメモリセルの回路図である。
【図２】図２は、従来技術に係る開放ディジット線アーキテクチャの平面図である。 図２Ａは、従来技術に係る開放ディジット線アーキテクチャのレイアウトを示す回路図である。
【図３】図３は、従来技術に係る代表的な読み出し又は書き込み時の波形図である。
【図４】図４は、従来技術に係る代表的なセンスアンプの回路図である。
【図５】図５は、従来技術に係る折返し線アーキテクチャのレイアウトを示す平面図である。 図５Ａは、従来技術に係る折返し線アーキテクチャのレイアウトを示す回路図である。
【図６】この発明に係るメモリシステムのブロック図である。
【図７】図７は、開放ディジット線アレイにおいて、面積６ｆ２を有するメモリセルをこの発明の一実施例のレイアウトで示す回路図である。
【図８】図８は、折返しアーキテクチャディジット線アレイにおいて、面積６ｆ２を有するメモリセルをこの発明の一実施例のレイアウトで示す回路図である。
【図９】図９は、折返しディジット線アレイにおいて、面積６ｆ２を有し、相補メモリセル同士が近接して配置されていないメモリセルをこの発明の一実施例のレイアウトで示す回路図である。
【図１０】図１０は、この発明の一実施例の読み出し又は書き込み時の波形図である。

Claims (84)

  1. 複数のメモリセルを備える折返しディジット線ＤＲＡＭメモリアレイの駆動方法において、各メモリセルは平面視で面積６Ｆ2を有し、
    第１メモリセルに第１ビットを記憶するステップと、
    第２メモリセルに前記第１ビットと相補的な第２ビットを記憶し、前記第１ビットと第２ビットにより１つのデータビットを形成するステップと
    を有するメモリアレイの駆動方法。
  2. 請求項１記載のメモリアレイの駆動方法において、
    前記データビットが、前記第１メモリセルと前記第２メモリセルとの間の差電圧を感知することにより読み出される
    メモリアレイの駆動方法。
  3. 請求項２記載のメモリアレイの駆動方法において、
    前記差電圧を感知するステップは、さらに、
    前記第１メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第１ディジット線とで共有するステップと、
    前記第２メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第２ディジット線とで共有するステップと、
    前記第１ディジット線と前記第２ディジット線との間の前記差電圧をセンスアンプで比較するステップと
    を有するメモリアレイの駆動方法。
  4. 請求項３記載のメモリアレイの駆動方法において、さらに、
    前記第１メモリセルの前記キャパシタに電荷を再蓄積するステップと、
    前記第２メモリセルの前記キャパシタに電荷を再蓄積するステップと
    を有するメモリアレイの駆動方法。
  5. 請求項４記載のメモリアレイの駆動方法において、前記第１メモリセルの前記キャパシタが、前記第１ビットを表す特定のレベルに電荷を再蓄積する
    メモリアレイの駆動方法。
  6. 請求項４記載のメモリアレイの駆動方法において、前記第２メモリセルの前記キャパシタが、前記第２ビットを表す特定のレベルに電荷を再蓄積する
    メモリアレイの駆動方法。
  7. 複数のメモリセルを備える開放ディジット線ＤＲＡＭメモリアレイの駆動方法において、各メモリセルは平面視で面積６Ｆ2を有し、
    第１メモリセルに第１ビットを記憶するステップと、
    第２メモリセルに前記第１ビットと相補的な第２ビットを記憶し、前記第１ビットと第２ビットにより１つのデータビットを形成するステップと
    を有するメモリアレイの駆動方法。
  8. 請求項７記載のメモリアレイの駆動方法において、
    前記データビットが、前記第１メモリセルと前記第２メモリセルとの間の差電圧を感知されることにより読み出される
    メモリアレイの駆動方法。
  9. 請求項８記載のメモリアレイの駆動方法において、
    前記差電圧を感知するステップは、さらに、
    前記第１メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第１ディジット線とで共有するステップと、
    前記第２メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第２ディジット線とで共有するステップと、
    前記第１ディジット線と前記第２ディジット線との間の前記差電圧をセンスアンプで比較するステップと
    を有するメモリアレイの駆動方法。
  10. 請求項９記載のメモリアレイの駆動方法において、さらに、
    前記第１メモリセルの前記キャパシタに電荷を再蓄積するステップと、
    前記第２メモリセルの前記キャパシタに電荷を再蓄積するステップと
    を有するメモリアレイの駆動方法。
  11. 請求項１０記載のメモリアレイの駆動方法において、前記第１メモリセルの前記キャパシタが、前記第１ビットを表す特定のレベルに電荷を再蓄積する
    メモリアレイの駆動方法。
  12. 請求項１０記載のメモリアレイの駆動方法において、前記第２メモリセルの前記キャパシタが、前記第２ビットを表す特定のレベルに電荷を再蓄積する
    メモリアレイの駆動方法。
  13. 折返しディジット線アーキテクチャで配列された多数のメモリセルをメモリアレイとして備えるＤＲＡＭメモリデバイスの駆動方法において、各メモリセルは平面視で面積６Ｆ2を有し、
    第１メモリセルに電荷を蓄積するステップと、
    前記第１メモリセルに関連付けられた第２メモリセルに相補電荷を蓄え、前記第１メモリセルの電荷と、前記第２メモリセルの相補電荷とで、単一のデータビットを形成するステップと
    を有するメモリデバイスの駆動方法。
  14. 請求項１３記載のメモリデバイスの駆動方法において、
    前記第１メモリセルに蓄えられた電荷が論理状態１を表し、前記第２メモリセルに蓄えられた相補電荷が論理状態０を表す
    メモリデバイスの駆動方法。
  15. 請求項１３記載のメモリデバイスの駆動方法において、
    前記第１メモリセルに蓄えられた電荷が論理状態０を表し、前記第２メモリセルに蓄えられた相補電荷が論理状態１を表す
    メモリデバイスの駆動方法。
  16. 請求項１３記載のメモリデバイスの駆動方法において、さらに、
    前記第１及び前記第２メモリセルに蓄積されているデータビットを読み出すステップを有する
    メモリデバイスの駆動方法。
  17. 請求項１６記載のメモリデバイスの駆動方法において、前記データビットを読み出すステップでは、さらに、
    第１ディジット線を特定のレベルに予め充電するステップと、
    第２ディジット線を前記第１のディジット線と同一の特定のレベルに予め充電するステップと、
    前記第１メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと前記第１ディジット線とで共有するステップと、
    前記第２メモリセルのキャパシタに蓄えられている電荷を、前記キャパシタと前記第２ディジット線とで共有するステップと、
    前記第１ディジット線の電圧と前記第２ディジット線の電圧とを比較して前記データビットの値を決めるステップと
    を有するメモリデバイスの駆動方法。
  18. 請求項１７記載のメモリデバイスの駆動方法において、さらに、
    前記第１メモリセルに電荷を再蓄積するステップと、
    前記第２メモリセルに電荷を再蓄積するステップと
    を有するメモリデバイスの駆動方法。
  19. 開放ディジット線アーキテクチャで配列された多数のメモリセルをメモリアレイとして備えるＤＲＡＭメモリデバイスの駆動方法において、各メモリセルは平面視で面積６Ｆ2を有し、
    第１メモリセルに電荷を蓄積するステップと、
    前記第１メモリセルに関連付けられた第２メモリセルに相補電荷を蓄え、前記第１メモリセルの電荷と、前記第２メモリセルの相補電荷とで、単一のデータビットを形成するステップと
    を有するメモリデバイスの駆動方法。
  20. 請求項１９記載のメモリデバイスの駆動方法において、
    前記第１メモリセルに蓄積された電荷が論理状態１を表し、前記第２メモリセルに蓄えられた相補電荷が論理状態０を表す
    メモリデバイスの駆動方法。
  21. 請求項１９記載のメモリデバイスの駆動方法において、
    前記第１メモリセルに蓄積された電荷が論理状態０を表し、前記第２メモリセルに蓄積された相補電荷が論理状態１を表す
    メモリデバイスの駆動方法。
  22. 請求項１９記載のメモリデバイスの駆動方法において、さらに、
    前記第１及び前記第２メモリセルに蓄積されているデータビットを読み出すステップ
    を有するメモリデバイスの駆動方法。
  23. 請求項２２記載のメモリデバイスの駆動方法において、前記データビットを読み出すステップでは、さらに、
    第１ディジット線を特定のレベルに予め充電するステップと、
    第２ディジット線を前記第１のディジット線と同一の特定のレベルに予め充電するステップと、
    前記第１メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと前記第１ディジット線とで共有するステップと、
    前記第２メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと前記第２ディジット線とで共有するステップと、
    前記第１ディジット線の電圧と前記第２ディジット線の電圧とを比較して前記データビットの値を決めるステップと
    を有するメモリデバイスの駆動方法。
  24. 請求項２３記載のメモリデバイスの駆動方法において、さらに、
    前記第１メモリセルに電荷を再蓄積するステップと、
    前記第２メモリセルに電荷を再蓄積するステップと
    を有するメモリデバイスの駆動方法。
  25. 折返しディジット線アーキテクチャで配列された複数のメモリセルからなるメモリアレイを備えるＤＲＭＡメモリデバイスの前記メモリセルのリフレッシュ方法において、各メモリセルは平面視で面積６Ｆ2を有し、
    第１メモリセルに第１ビットを記憶するステップと、
    第１メモリセルに関連付けられた第２メモリセルに相補第２ビットを記憶し、前記第１ビットと前記相補第２ビットで１つのデータビットを形成するステップと、
    前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの差電圧をセンスアンプで比較して前記データビットを読み出すステップと、
    前記第１メモリセルの前記第１ビットを特定の電圧レベルに再記憶するステップと、
    前記第２メモリセルの前記第２ビットを特定の電圧レベルに再記憶するステップと
    を有するメモリセルのリフレッシュ方法。
  26. 請求項２５記載のメモリセルのリフレッシュ方法において、前記差電圧を比較するステップでは、さらに、
    第１及び第２ディジット線を特定の電圧に予め充電するステップと、
    前記第１メモリセルの前記第１ビットの電荷を前記第１ディジット線に共有させるステップと、
    前記第２メモリセルの前記第２ビットの電荷を前記第２ディジット線に共有させるステップと、
    前記第１ディジット線と前記第２ディジット線との間の前記差電圧を比較するステップと
    を有するメモリセルのリフレッシュ方法。
  27. 請求項２５記載のメモリセルのリフレッシュ方法において、
    前記第１データビットは、論理状態１を表す電荷であり、前記第２データビットは、論理状態０を表す電荷である
    メモリセルのリフレッシュ方法。
  28. 請求項２５記載のメモリセルのリフレッシュ方法において、
    前記第１データビットは、論理状態０を表す電荷であり、前記第２データビットは、論理状態１を表す電荷である
    メモリセルのリフレッシュ方法。
  29. 開放ディジット線アーキテクチャで配列された複数のメモリセルからなるメモリアレイを備えるＤＲＡＭメモリデバイスの前記メモリセルのリフレッシュ方法において、各メモリセルは平面視で面積６Ｆ2を有し、
    第１メモリセルに第１ビットを記憶するステップと、
    第１メモリセルに関連付けられた第２メモリセルに相補第２ビットを記憶し、前記第１ビットと前記相補第２ビットで１つのデータビットを形成するステップと、
    前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの差電圧をセンスアンプで比較して前記データビットを読み出すステップと、
    前記第１メモリセルの前記第１ビットを特定の電圧レベルに再記憶するステップと、
    前記第２メモリセルの前記第２ビットを特定の電圧レベルに再記憶するステップと
    を有するメモリセルのリフレッシュ方法。
  30. 請求項２９記載のメモリセルのリフレッシュ方法において、前記差電圧を比較するステップでは、さらに、
    第１及び第２ディジット線を特定の電圧に予め充電するステップと、
    前記第１メモリセルの前記第１ビットの電荷を前記第１ディジット線に共有させるステップと、
    前記第２メモリセルの前記第２ビットの電荷を前記第２ディジット線に共有させるステップと、
    前記第１ディジット線と前記第２ディジット線との間の前記差電圧を比較するステップと
    を有するメモリセルのリフレッシュ方法。
  31. 請求項２９記載のメモリセルのリフレッシュ方法において、
    前記第１データビットは、論理状態１を表す電荷であり、前記第２データビットは、論理状態０を表す電荷である
    メモリセルのリフレッシュ方法。
  32. 請求項２９記載のメモリセルのリフレッシュ方法において、
    前記第１データビットは、論理状態０を表す電荷であり、前記第２データビットは、論理状態１を表す電荷である
    メモリセルのリフレッシュ方法。
  33. 複数のメモリセルからなる折返しアーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスにおいて、各メモリセルは平面視で面積６Ｆ2を有し、
    データビットを記憶するために互いに関連付けられたメモリセル対を複数有し、前記メモリセル対の各々は、
    第１ビットを記憶する第１メモリセルと、
    前記第１ビットと相補関係にあって、前記第１ビットと１つのデータビットを形成する前記第２ビットを記憶する第２メモリセルと、
    前記メモリセルを読み出すための複数のセンスアンプを有し、
    各センスアンプは、前記メモリセル対に接続され、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す
    ＤＲＡＭメモリデバイス。
  34. 請求項３３記載のＤＲＡＭメモリデバイスにおいて、
    各センスアンプは、前記第１ビットと前記第２ビットを、読み出されたデータビットに基づき特定の電圧レベルに再記憶する
    ＤＲＡＭメモリデバイス。
  35. 請求項３３記載のＤＲＡＭメモリデバイスにおいて、さらに
    メモリ動作を制御するための論理制御回路を有し、この論理制御回路は、データビットを読み出すために、前記メモリセル対を構成する前記第１及び第２メモリセルに接続されたワード線を駆動する
    ＤＲＡＭメモリデバイス。
  36. 請求項３５記載のＤＲＡＭメモリデバイスにおいて、さらに
    前記メモリセルを前記センスアンプへ接続するための複数のディジット線
    を有するＤＲＡＭメモリデバイス。
  37. 請求項３６記載のＤＲＡＭメモリデバイスにおいて、
    前記論理制御回路は、前記第１及び第２メモリセルのデータビットを読み出す前に、前記第１メモリセルに接続された前記ディジット線と前記第２メモリセルに接続された前記ディジット線を特定の電圧レベルに平衡させる
    ＤＲＡＭメモリデバイス。
  38. 複数のメモリセルからなる開放アーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスにおいて、各メモリセルは平面視で面積６Ｆ2を有し、
    データビットを記憶するために互いに関連付けられたメモリセル対を複数有し、前記メモリセル対の各々は、
    第１ビットを記憶する第１メモリセルと、
    前記第１ビットと相補関係にあって、前記第１ビットと１つのデータビットを形成する前記第２ビットを記憶する第２メモリセルと、
    前記メモリセルを読み出すための複数のセンスアンプを有し、
    各センスアンプは、前記メモリセル対に接続され、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す
    ＤＲＡＭメモリデバイス。
  39. 請求項３８記載のＤＲＡＭメモリデバイスにおいて、
    各センスアンプは、前記第１ビットと前記第２ビットを、読み出されたデータビットに基づき特定の電圧レベルに再記憶する
    ＤＲＡＭメモリデバイス。
  40. 請求項３８記載のＤＲＡＭメモリデバイスにおいて、さらに
    メモリ動作を制御するための論理制御回路を有し、この論理制御回路は、データビットを読み出すために、前記メモリセル対を構成する前記第１及び第２メモリセルに接続されたワード線を駆動する
    ＤＲＡＭメモリデバイス。
  41. 請求項４０記載のＤＲＡＭメモリデバイスにおいて、さらに
    前記メモリセルを前記センスアンプへ接続するための複数のディジット線
    を有するＤＲＡＭメモリデバイス。
  42. 請求項４１記載のＤＲＡＭメモリデバイスにおいて、
    前記論理制御回路は、前記第１及び第２メモリセルのデータビットを読み出す前に、前記第１メモリセルに接続された前記ディジット線と前記第２メモリセルに接続された前記ディジット線を特定の電圧レベルに平衡させる
    ＤＲＡＭメモリデバイス。
  43. ＤＲＡＭメモリデバイスにおいて、
    折返しディジット線アーキテクチャで配列された複数のメモリセルを備え、各メモリセルは面積６Ｆ2を有するメモリアレイと、
    各メモリセルは、他の１つのメモリセルと互いに関連付けられ、各メモリセル対は、１つのデータビットを形成する相補ビットを記憶し、
    前記メモリセル対に接続され、メモリセルを読み出しかつリフレッシュする複数のセンスアンプと、
    メモリ動作を制御する論理制御回路とを備え、
    前記論理制御回路は、前記メモリセル対に接続されたワード線を選択的に駆動し、前記メモリセル対に接続されたセンスアンプが、前記メモリセル対に記憶されている前記データビットを読み出しかつリフレッシュする
    ＤＲＡＭメモリデバイス。
  44. 請求項４３記載のＤＲＡＭメモリデバイスにおいて、
    前記メモリセル対の各メモリセルが隣接して配置されている
    ＤＲＡＭメモリデバイス。
  45. 請求項４３記載のＤＲＡＭメモリデバイスにおいて、
    前記メモリセル対の各メモリセルが隣接して配置されていない
    ＤＲＡＭメモリデバイス。
  46. 請求項４３記載のＤＲＡＭメモリデバイスにおいて、
    前記メモリセル対の各々は、ディジット線対によってセンスアンプに接続されている
    ＤＲＡＭメモリデバイス。
  47. 請求項４６記載のＤＲＡＭメモリデバイスにおいて、
    前記論理制御回路は、前記ディジット線に接続された前記メモリセルに対して読み出し動作及びリフレッシュ動作を実行する前に、前記ディジット線対を平衡させる
    ＤＲＡＭメモリデバイス。
  48. ＤＲＡＭメモリデバイスにおいて、
    折返しディジット線アーキテクチャで配列された複数のメモリセルを備え、各メモリセルは面積６Ｆ2を有するメモリアレイと、
    各メモリセルは、他の１つのメモリセルと互いに関連付けられ、各メモリセル対は、１つのデータビットを形成する相補ビットを記憶し、
    前記メモリセル対に接続され、メモリセルを読み出しかつリフレッシュする複数のセンスアンプと、
    メモリ動作を制御する論理制御回路とを備え、
    前記論理制御回路は、前記メモリセル対に接続されたワード線を選択的に駆動し、前記メモリセル対に接続されたセンスアンプが、前記メモリセル対に記憶されている前記データビットを読み出しかつリフレッシュする
    ＤＲＡＭメモリデバイス。
  49. 請求項４８記載のＤＲＡＭメモリデバイスにおいて、
    前記メモリセル対の各々は、ディジット線対によってセンスアンプに接続されている
    ＤＲＡＭメモリデバイス。
  50. 請求項４９記載のＤＲＡＭメモリデバイスにおいて、
    前記論理制御回路は、前記ディジット線に接続された前記メモリセルに対して読み出し動作及びリフレッシュ動作を実行する前に、前記ディジット線対を平衡させる
    ＤＲＡＭメモリデバイス。
  51. メモリシステムにおいて、
    外部命令を供給するプロセッサとＤＲＡＭメモリデバイスとを有し、
    前記ＤＲＡＭメモリデバイスは、
    折返しディジット線アーキテクチャで配列された複数のメモリセルを備えるメモリアレイを含み、
    各メモリセルは平面視で面積６ｆ2を有し、他の１つのメモリセルと互いに関連付けられ、関連付けられている各メモリセル対は、１つのデータビットを形成する相補ビットを記憶し、
    前記メモリセル対に前記相補ビット間の電圧を比較するために接続され、各メモリセル対のデータビットを読み出すセンスアンプと、
    前記プロセッサからの外部命令を受け、データビットを読み出すために各メモリセルに接続されたワード線を選択的に駆動するようにメモリ動作を制御する論理制御回路と
    を備えるメモリシステム。
  52. 請求項５１記載のメモリシステムは、さらに
    前記メモリセル対の各々に接続される一対のディジット線を有し、
    前記一対のディジット線において、一方のディジット線は、メモリセルの一方とセンスアンプとの間に接続され、他方のディジット線は、メモリセルの他方と前記センスアンプとの間に接続される
    メモリシステム。
  53. 請求項５２記載のメモリシステムにおいて、
    前記論理制御回路は、読み出し動作の前に各ディジット線対を平衡させる
    ことを特徴とするメモリシステム。
  54. 請求項５１記載のメモリシステムにおいて、
    前記メモリセル対の一方のメモリセルはビット１を記憶し、前記メモリセル対の他方のメモリセルはビット０を記憶する
    メモリシステム。
  55. 請求項５１記載のメモリシステムにおいて、
    前記センスアンプは、読み出し動作の後に、各メモリセルのビットを特定の電圧まで再記憶する
    メモリシステム。
  56. 請求項５５記載のメモリシステムにおいて、
    前記論理制御回路は、各メモリセルが特定の電圧レベルまで再記憶されるまで前記各ワード線を保持する
    メモリシステム。
  57. メモリシステムにおいて、
    外部命令を供給するプロセッサとＤＲＡＭメモリデバイスとを有し、
    前記ＤＲＡＭメモリデバイスは、
    開放ディジット線アーキテクチャで配列された複数のメモリセルを備えるメモリアレイを含み、
    各メモリセルは平面視で面積６ｆ2を有し、他の１つのメモリセルと関連付けられ、関連付けられている各メモリセル対は、１つのデータビットを形成する相補ビットを記憶し、
    前記メモリセル対に前記相補ビット間の電圧を比較するために接続され、各メモリセル対のデータビットを読み出すセンスアンプと、
    前記プロセッサからの外部命令を受け、データビットを読み出すために各メモリセルに接続されたワード線を選択的に同時に駆動するようにメモリ動作を制御する論理制御回路と
    を備えるメモリシステム。
  58. 請求項５７記載のメモリシステムは、さらに
    前記メモリセル対の各々に接続されている一対のディジット線を有し、
    前記一対のディジット線において、一方のディジット線は、メモリセルの一方とそのメモリセルのセンスアンプとの間に接続され、他方のディジット線は、メモリセルの他方と前記センスアンプとの間に接続される
    メモリシステム。
  59. 請求項５８記載のメモリシステムにおいて、
    前記論理制御回路は、読み出し動作の前に各ディジット線対を平衡させる
    ことを特徴とするメモリシステム。
  60. 請求項５７記載のメモリシステムにおいて、
    前記メモリセル対の一方のメモリセルはビット１を記憶し、前記メモリセル対の他方のメモリセルはビット０を記憶する
    メモリシステム。
  61. 請求項５７記載のメモリシステムにおいて、
    前記センスアンプは、読み出し動作の後に、各メモリセルのビットを特定の電圧まで再記憶する
    メモリシステム。
  62. 請求項６１記載のメモリシステムにおいて、
    前記論理制御回路は、各メモリセルが特定の電圧レベルまで再記憶されるまで前記各ワード線を保持する
    メモリシステム。
  63. 複数のメモリセルを備える折返しディジット線ＤＲＡＭメモリアレイの駆動方法において、各メモリセルは８Ｆ2未満の面積を有し、
    第１メモリセルに第１ビットを記憶するステップと、
    第２メモリセルに前記第１ビットと相補的な第２ビットを記憶し、前記第１ビットと第２ビットにより１つのデータビットを形成するステップと
    を有するメモリアレイの駆動方法。
  64. 請求項６３記載のメモリアレイの駆動方法において、
    前記データビットが、前記第１メモリセルと前記第２メモリセルとの間の差電圧を感知することにより読み出される
    メモリアレイの駆動方法。
  65. 請求項６４記載のメモリアレイの駆動方法において、
    前記差電圧を感知するステップは、さらに、
    前記第１メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第１ディジット線とで共有するステップと、
    前記第２メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第２ディジット線とで共有するステップと、
    前記第１ディジット線と前記第２ディジット線との間の前記差電圧をセンスアンプで比較するステップと
    を有するメモリアレイの駆動方法。
  66. 請求項６５記載のメモリアレイの駆動方法において、さらに、
    前記第１メモリセルの前記キャパシタに電荷を再蓄積するステップと、
    前記第２メモリセルの前記キャパシタに電荷を再蓄積するステップと
    を有するメモリアレイの駆動方法。
  67. 請求項６６記載のメモリアレイの駆動方法において、前記第１メモリセルの前記キャパシタが、前記第１ビットを表す特定のレベルに再充電される
    メモリアレイの駆動方法。
  68. 請求項６６記載のメモリアレイの駆動方法において、前記第２メモリセルの前記キャパシタが、前記第２ビットを表す特定のレベルに再充電される
    メモリアレイの駆動方法。
  69. 複数のメモリセルを備える開放ディジット線ＤＲＡＭメモリアレイの駆動方法において、各メモリセルは８Ｆ2未満の面積を有し、
    第１メモリセルに第１ビットを記憶するステップと、
    第２メモリセルに前記第１ビットと相補的な第２ビットを記憶し、前記第１ビットと第２ビットにより１つのデータビットを形成するステップと
    を有するメモリアレイの駆動方法。
  70. 請求項６９記載のメモリアレイの駆動方法において、
    前記データビットが、前記第１メモリセルと前記第２メモリセルとの間の差電圧を感知することにより読み出される
    メモリアレイの駆動方法。
  71. 請求項７０記載のメモリアレイの駆動方法において、
    前記差電圧を感知するステップは、さらに、
    前記第１メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第１ディジット線とで共有するステップと、
    前記第２メモリセルのキャパシタに蓄積されている電荷を、前記キャパシタと第２ディジット線とで共有するステップと、
    前記第１ディジット線と前記第２ディジット線との間の前記差電圧をセンスアンプで比較するステップと
    を有するメモリアレイの駆動方法。
  72. 請求項７１記載のメモリアレイの駆動方法において、さらに、
    前記第１メモリセルの前記キャパシタに電荷を再蓄積するステップと、
    前記第２メモリセルの前記キャパシタに電荷を再蓄積するステップと
    を有するメモリアレイの駆動方法。
  73. 請求項７２記載のメモリアレイの駆動方法において、前記第１メモリセルの前記キャパシタが、前記第１ビットを表す特定のレベルに再充電される
    メモリアレイの駆動方法。
  74. 請求項７２記載のメモリアレイの駆動方法において、前記第２メモリセルの前記キャパシタが、前記第２ビットを表す特定のレベルに再充電される
    メモリアレイの駆動方法。
  75. 複数のメモリセルからなる折返しアーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスにおいて、各メモリセル８Ｆ2未満の面積を有し、
    データビットを記憶するために互いに関連付けられているメモリセル対を複数有し、前記メモリセル対の各々は、
    第１ビットを記憶する第１メモリセルと、
    前記第１ビットと相補関係にあって、前記第１ビットと１つのデータビットを形成する前記第２ビットを記憶する第２メモリセルと、
    前記メモリセルを読み出すための複数のセンスアンプを有し、
    各センスアンプは、前記メモリセル対に接続され、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す
    ＤＲＡＭメモリデバイス。
  76. 請求項７５記載のＤＲＡＭメモリデバイスにおいて、
    各センスアンプは、前記第１ビットと前記第２ビットを、読み出されたデータビットに基づき特定の電圧レベルに再記憶する
    ＤＲＡＭメモリデバイス。
  77. 請求項７５記載のＤＲＡＭメモリデバイスにおいて、さらに
    メモリ動作を制御するための論理制御回路を有し、この論理制御回路は、データビットを読み出すために、前記メモリセル対を構成する前記第１及び第２メモリセルに接続されたそれぞれのワード線を駆動する
    ＤＲＡＭメモリデバイス。
  78. 請求項７７記載のＤＲＡＭメモリデバイスにおいて、さらに
    前記メモリセルを前記センスアンプへ接続するための複数のディジット線
    を有するＤＲＡＭメモリデバイス。
  79. 請求項７８記載のＤＲＡＭメモリデバイスにおいて、
    前記論理制御回路は、前記第１及び第２メモリセルのデータビットを読み出す前に、前記第１メモリセルに接続された前記ディジット線と前記第２メモリセルに接続された前記ディジット線を特定の電圧レベルに平衡させる
    ＤＲＡＭメモリデバイス。
  80. 複数のメモリセルからなる開放アーキテクチャメモリアレイを備えるＤＲＡＭメモリデバイスにおいて、各メモリセル８Ｆ2未満の面積を有し、
    データビットを記憶するために互いに関連付けられているメモリセル対を複数有し、前記メモリセル対の各々は、
    第１ビットを記憶する第１メモリセルと、
    前記第１ビットと相補関係にあって、前記第１ビットと１つのデータビットを形成する前記第２ビットを記憶する第２メモリセルと、
    前記メモリセルを読み出すための複数のセンスアンプを有し、
    各センスアンプは、前記メモリセル対に接続され、前記第１メモリセルの前記第１ビットと前記第２メモリセルの前記第２ビットとの間の電圧を比較して前記データビットを読み出す
    ＤＲＡＭメモリデバイス。
  81. 請求項８０記載のＤＲＡＭメモリデバイスにおいて、
    各センスアンプは、前記第１ビットと前記第２ビットを、読み出されたデータビットに基づき特定の電圧レベルに再記憶する
    ＤＲＡＭメモリデバイス。
  82. 請求項８０記載のＤＲＡＭメモリデバイスにおいて、さらに
    メモリ動作を制御するための論理制御回路を有し、この論理制御回路は、データビットを読み出すために、前記メモリセル対を構成する前記第１及び第２メモリセルに接続されたそれぞれのワード線を同時に駆動する
    ＤＲＡＭメモリデバイス。
  83. 請求項８２記載のＤＲＡＭメモリデバイスにおいて、さらに
    前記メモリセルを前記センスアンプへ接続するための複数のディジット線
    を有するＤＲＡＭメモリデバイス。
  84. 請求項８３記載のＤＲＡＭメモリデバイスにおいて、
    前記論理制御回路は、前記第１及び第２メモリセルのデータビットを読み出す前に、前記第１メモリセルに接続された前記ディジット線と前記第２メモリセルに接続された前記ディジット線を特定の電圧レベルに平衡させる
    ＤＲＡＭメモリデバイス。
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