JP3137185B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3137185B2 JP10097801A JP9780198A JP3137185B2 JP 3137185 B2 JP3137185 B2 JP 3137185B2 JP 10097801 A JP10097801 A JP 10097801A JP 9780198 A JP9780198 A JP 9780198A JP 3137185 B2 JP3137185 B2 JP 3137185B2
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、主として高集積化
や大容量化に好適なダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）等の半導体記憶装置に関し、詳しくは１
トランジスタ・１キャパシタ構成のフォールデットビッ
ト線方式のセル配列パターンでセルレイアウトされたメ
モリセル構造の半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体製造分野での微細化の進歩
に伴い、ＤＲＡＭ等の半導体記憶装置では高集積化や大
容量化が急速に進展している。こうした半導体記憶装置
の集積回路における高集積化にあって、１トランジスタ
・１キャパシタ構成のメモリセルアレイのセルレイアウ
トは微細化に適しており、その中での大面積化・高速化
にはフォールデットビット線方式のセル配列パターンを
適用することが一般的である。又、それ以外にも様々な
セルレイアウトが提案されている。
【０００３】図６は、従来の半導体記憶装置の一例とし
て１／２ピッチ型フォールデットビット線方式のセル配
列パターンでセルレイアウトされたメモリセル構造を示
したものである。
【０００４】このメモリセル構造では、所定箇所にビッ
トコンタクト１０５ａを有して一方向（横方向）に所定
の間隔を成して揃って延びた複数のビット線１０２ａに
一方向とは異なる他方向（縦方向）に所定の間隔を成し
て揃って延びた複数のワード線１０１ａが交わり、これ
らのワード線１０１ａの特定の隣接するものに跨がるよ
うにビット線１０２ａの長さ方向に沿って複数の素子領
域パターン１００ａが長方帯の形状で所定のパターンを
成して配置されている。素子領域パターン１００ａは両
側に容量コンタクト１０６ａを有し、この状態で各素子
領域パターン１００ａ同士がビット線１０２ａの長さ方
向に１／２ピッチ毎に交互に配列されている。ここでの
素子領域パターン１００ａが配置されることにより、例
えば図示されるような幅ｗ１の素子領域１１０，１１
１，１１２が形成される。
【０００５】又、ビットコンタクト１０５ａの周囲のワ
ード線１０１ａ及びビット線１０２ａの局部を含む所定
の領域にはビットコンタクト１０５ａを拡散層に接合す
る複数のビットコンタクト用局所配線パターン１０３ａ
がパターン化されて配置されており、容量コンタクト１
０６ａの周囲のワード線１０１ａ及びビット線１０２ａ
の局部を含む特定の領域には容量コンタクト１０６ａを
拡散層に接合する複数の容量コンタクト用局所配線パタ
ーン１０４ａがパターン化されて配置されている。これ
により、ビットコンタクト１０５ａはビットコンタクト
用局所配線パターン１０３ａ内に配置され、容量コンタ
クト１０６ａは容量コンタクト用局所配線パターン１０
４ａ内に配置されている。
【０００６】即ち、このメモリセル構造では、素子領域
パターン１００ａがビット線１０２ａの長さ方向に１／
２ピッチ毎に交互に繰り返されているために１／２ピッ
チ型のセルレイアウトと呼ばれる。このメモリセル構造
の１／２ピッチ型のセルレイアウトにおいて、セルの面
積は各素子間の間隔に依存し、間隔が小さければ集積度
が向上する。例えば図６中のセルレイアウトにおいて、
素子領域１１０に注目して隣接する各素子との間隔を考
慮すれば、素子領域１１０に対して素子領域１１１は最
も近接した間隔ｄとなり、素子領域１１２はこれに比べ
てずっと離間された間隔ｓとなる。これらの間隔ｄ，ｓ
を比較すると、間隔ｄは形成・加工される最小間隔とな
るのに対し、間隔ｓはかなり大きく、最小間隔に比べて
余裕がある分だけセルに無駄な面積が生じている。
【０００７】そこで、例えば特公平７−１２０７１４号
公報で開示されているように、メモリセル構造において
このような無駄な領域を低減し、素子領域のパターン密
度を一層高めて素子領域の高密度化を計り得るセルレイ
アウトも提案されている。
【０００８】図７は、素子領域の高密度化を計った半導
体記憶装置の他例として１／４ピッチ型フォールデット
ビット線方式のセル配列パターンでセルレイアウトされ
たメモリセル構造を示したものである。
【０００９】このメモリセル構造においても、図６の場
合と同様に所定箇所にビットコンタクト１０５ｂを有し
て一方向（横方向）に所定の間隔を成して揃って延びた
複数のビット線１０２ｂに一方向とは異なる他方向（縦
方向）に所定の間隔を成して揃って延びた複数のワード
線１０１ｂが交わっているが、ここでは各ワード線１０
１ｂの隣接するもの及び特定のビット線１０２ｂに跨が
るように複数の素子領域パターン１００ｂが両端を直角
に型取りした長方帯の形状でビット線１０２ａの長さ方
向に対して傾いて所定のパターンを成して配置されてい
る。素子領域パターン１００ｂはビットコンタクト１０
５ｂを挟んだ両側に容量コンタクト１０６ｂを有し、こ
の状態で各素子領域パターン１００ｂ同士がビット線１
０２ｂの長さ方向に１／４ピッチ毎に交互に配列されて
いる。ここでの素子領域パターン１００ｂが配置される
ことにより、例えば図示されるような幅ｗ２の素子領域
１１３，１１４，１１５が形成される。
【００１０】又、ここでもビットコンタクト１０５ｂの
周囲のワード線１０１ｂ及びビット線１０２ｂの局部を
含む所定の領域にはビットコンタクト１０５ｂを拡散層
に接合するビットコンタクト用局所配線パターン１０３
ｂがパターン化されて配置されており、容量コンタクト
１０６ｂの周囲のワード線１０１ｂ及びビット線１０２
ｂの局部を含む特定の領域には容量コンタクト１０６ｂ
を拡散層に接合する容量コンタクト用局所配線パターン
１０４ｂがパターン化されて配置されている。これによ
り、ビットコンタクト１０５ｂはビットコンタクト用局
所配線パターン１０３ｂ内に配置され、容量コンタクト
１０６ｂは容量コンタクト用局所配線パターン１０４ｂ
内に配置されている。
【００１１】即ち、このメモリセル構造では、素子領域
パターン１００ｂがビット線１０２ｂの長さ方向に１／
４ピッチ毎に交互に繰り返されているために１／４ピッ
チ型のセルレイアウトと呼ばれる。このメモリセル構造
の１／４ピッチ型のセルレイアウトにおいて、素子領域
１１３に注目して隣接する各素子との間隔を考慮すれ
ば、素子領域１１３に対して素子領域１１４は最も近接
した間隔ｄとなり、素子領域１１５は間隔ｄ´となる。
この間隔ｄ´は図６に示した間隔ｓと比べてかなり小さ
くなり、フィールドの集積度が高くなる。
【００１２】因みに、図６及び図７のメモリセル構造の
セルレイアウトの対比において、セルサイズを同じにし
た場合、１／４ピッチ型の間隔ｄ´を１／２ピッチ型の
間隔ｄと同じにする（即ち、ｄ＝ｄ´とする）と、１／
４ピッチ型の素子領域１１３，１１４，１１５の幅ｗ２
の方が１／２ピッチ型の素子領域１１０，１１１，１１
２の幅ｗ１よりも大きく（ｗ１＜ｗ２）なり、各素子領
域の幅を等しく（ｗ１＝ｗ２）すると、１／４ピッチ型
の間隔ｄ´の方が１／２ピッチ型の間隔ｄよりも大きく
（ｄ´＞ｄ）なる。又、各素子領域における間隔及び幅
を等しくした場合、１／４ピッチ型のセルレイアウトの
方がセルサイズを小さくできる。
【００１３】因みに、半導体記憶装置に関連するその他
の周知技術としては、例えば特開平２−２２６７６３号
公報に開示されたものや、特開平４−６５８７２号公報
に開示されたもの等が挙げられる。
【００１４】
【発明が解決しようとする課題】上述した１／４ピッチ
型のセルレイアウトによるメモリセル構造を有する半導
体記憶装置の場合、容量コンタクトを拡散層に接合する
容量コンタクト用局所配線パターンに注目すると、容量
コンタクトに接続する拡散層が１／２ピッチ型のセルレ
イアウトによるメモリセル構造のものの場合と同様に最
小の分離間隔で配置されるようになっているが、こうし
た構造ではパターン形成時に縮み・目ずれ等が発生する
と、容量コンタクトの拡散層が十分形成されずに拡散層
及び容量コンタクト用局所配線パターンの接触面積が増
加し、結果としてコンタクト抵抗が増加してしまい易い
という欠点がある。
【００１５】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、容量コンタクト間
の分離間隔を広げてコンタクト抵抗の増加を抑制し得る
セルレイアウトによるメモリセル構造の半導体記憶装置
を提供することにある。
【００１６】
【課題を解決するための手段】本発明によれば、所定箇
所にビットコンタクトを有して一方向に所定の間隔を成
して揃って延びた複数のビット線に該一方向とは異なる
他方向に所定の間隔を成して揃って延びた複数のワード
線が交わり、該ワード線の隣接するもの及び該ビット線
の特定のものに跨がるように複数の素子領域が所定の形
状で該ビット線の長さ方向に対して傾いて所定のパター
ンを成して配置されると共に、該素子領域は該ビットコ
ンタクトを挟んだ両側に容量コンタクトを有するメモリ
セル構造の半導体記憶装置において、隣接する素子領域
相互間のワード線長さ方向に平行な該素子領域の間の距
離に対し、ビット線長さ方向に平行な該素子領域の間の
距離が大きくなる角度で該ビット線長さ方向に対して傾
けられた半導体記憶装置が得られる。
【００１７】又、本発明によれば、上記半導体記憶装置
において、素子領域は、容量コンタクトの局部を含む半
導体記憶装置が得られる。
【００１８】更に、本発明によれば、上記何れかの半導
体記憶装置において、素子領域は、傾けられた部分を帯
状局部とし、且つ両端が該帯状局部より屈曲して該帯状
局部の長さ方向とは異なる方向に延在する屈曲部となっ
ている半導体記憶装置が得られる。
【００１９】この半導体記憶装置において、屈曲部は、
ワード線の長さ方向に沿って延びることや、ビット線の
長さ方向に向かって延びることは好ましい。
【００２０】加えて、本発明によれば、上記何れかの半
導体記憶装置において、ワード線及びビット線の局部を
含む所定の領域にパターン化されて配置されると共に、
ビットコンタクトを拡散層に接合する複数のビットコン
タクト用局所配線パターンと、ワード線及びビット線の
局部を含む特定の領域にパターン化されて配置されると
共に、容量コンタクトを拡散層に接合する複数の容量コ
ンタクト用局所配線パターンとを含み、更に、ビットコ
ンタクトは、ビットコンタクト用局所配線パターン内に
配置され、容量コンタクトは、容量コンタクト用局所配
線パターン内に配置された半導体記憶装置が得られる。
【００２１】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体記憶装置について、図面を参照して詳細に説明す
る。
【００２２】図１は、本発明の実施例１の半導体記憶装
置におけるフォールデットビット線方式のセル配列パタ
ーンでセルレイアウトされたメモリセル構造を示したも
のである。
【００２３】このメモリセル構造においても、図７に示
した従来装置の場合と同様に、所定箇所にビットコンタ
クト６を有して一方向（横方向）に所定の間隔を成して
揃って延びた複数のビット線３に一方向とは異なる他方
向（縦方向）に所定の間隔を成して揃って延びた複数の
ワード線２が交わっており、これらの各ワード線２の隣
接するもの及び特定のビット線３に跨がるように複数の
素子領域パターン１が両端を直角に型取りした先細り長
方帯の形状でビット線３の長さ方向に対して傾いて所定
のパターンを成して配置されている。但し、ここでの素
子領域１はビットコンタクト６を挟んだ両側に容量コン
タクト７の局部を有するメモリセル構造となっており、
隣接する素子領域相互間のワード線２の長さ方向に平行
な素子領域の間の距離（分離間隔ｄ３）に対し、ビット
線３の長さ方向に平行な素子領域の間の距離（分離間隔
ｄ１，ｄ２）が大きくなる角度でビット線２の長さ方向
に対して傾けられている。
【００２４】又、ここでもビットコンタクト６の周囲の
ワード線２及びビット線３の局部を含む所定の領域には
ビットコンタクト６を拡散層に接合するビットコンタク
ト用局所配線パターン４がパターン化されて配置されて
おり、容量コンタクト７の周囲のワード線２及びビット
線３の局部を含む特定の領域には容量コンタクト７を拡
散層に接合する容量コンタクト用局所配線パターン５が
パターン化されて配置されている。これにより、ビット
コンタクト６はビットコンタクト用局所配線パターン４
内に配置され、容量コンタクト７は容量コンタクト用局
所配線パターン５内に配置されている。
【００２５】即ち、このメモリセル構造では、ワード線
２及びビット線３の繰り返しのピッチを２Ｆとすると、
フォールデットビット線方式では面積８Ｆ2 のセルがで
きるが、このときＦをほぼ最小間隔の寸法にすることに
より、形成可能な最小のセルレイアウトにできるものと
なっている。
【００２６】図１に示したメモリセル構造の場合、セル
レイアウトによって素子領域１をビット線３の長さ方向
に対して傾けることで、素子領域１の近接するものの分
離間隔ｄ１はＦより大きくなる。又、図１中に示した
Ａ，Ｂは素子領域１の中で容量コンタクト用局所配線パ
ターン５が拡散層と接触する部分であり、電気的に素子
間を分離するのに一番厳しい場所となっている。尚、通
常の１／４ピッチのセルレイアウトでは、この部分の分
離間隔ｄ３が最小分離間隔Ｆの寸法となる。
【００２７】図２は、このメモリセル構造において１／
４ピッチ型のセルレイアウトにより拡散層幅をＦとして
ビット線２の長さ方向に素子領域１を傾けた場合の角度
（°）に対する各素子領域１の間隔（Ｆ）の対応関係を
示したものである。
【００２８】ここでは、近接する素子領域１間の間隔
（Ｆ）は実線で示されるように、傾ける角度を大きくす
れば大きくなるが、容量コンタクト７が形成される拡散
層の位置の間隔（Ｆ）は破線で示されるように傾ける角
度が大きくなる程小さくなり、約１３度以上傾けると最
小分離間隔Ｆになる。通常の１／４ピッチ型のセルレイ
アウトは素子領域１を約２６度程度傾けたものである
が、ここでのセルレイアウトは素子領域１をビット線３
に対して１３度以下に傾けたものであり、このときに
Ａ，Ｂ間の分離間隔ｄ３は最小寸法である最小分離間隔
Ｆよりも大きくなる。又、通常の１／４ピッチ型のセル
レイアウトでは、Ａ，Ｃ間も分離間隔ｄ２も最小の間隔
になるが、ここでのセルレイアウトでは最小分離間隔Ｆ
よりもかなり広くなる。因みに、図２に示したセルレイ
アウトの場合、フォールデットビット線方式のメモリセ
ル構造において、素子領域１を５度程度傾ければほぼ素
子領域１の分離間隔ｄ１，ｄ２，ｄ３の全体が均等なも
のになる。
【００２９】こうしたセルレイアウトを用いた場合、セ
ルサイズを同じとした場合、素子領域１の分離間隔ｄ
１，ｄ２，ｄ３を広げることができるので、コンタクト
抵抗の増加を抑制できて電気的に特性が向上する。又、
素子領域１の分離間隔ｄ１，ｄ２，ｄ３を同等にする
と、セルサイズを小さくできて一層高密度に集積化を行
うことができる。
【００３０】図３は、図１中のＸ−Ｘ線方向の断面図を
示したものである。但し、ここでの半導体記憶装置はＤ
ＲＡＭであるとし、容量コンタクト７が露呈されるよう
に図１中で示されない細部を示している。
【００３１】このＤＲＡＭでは、シリコン基板１０表面
にゲート酸化膜１１及び素子分離酸化膜１２が形成さ
れ、ゲート酸化膜１１上には厚さ１００ｎｍのポリシリ
コンによるゲート下部電極１３が形成されており、この
上に厚さ１００ｎｍのＷＳｉによるゲート上部電極１４
が形成され、これらの２つの電極によってワード線２が
形成される。ゲート上部電極１４上には厚さ８０ｎｍ程
度でゲート上絶縁膜１５が形成され、ゲート下部電極１
３，ゲート上部電極１４，及びゲート上絶縁膜１５の側
壁には厚さ５０ｎｍ程度のゲート側壁絶縁膜１６が形成
されている。このゲート側壁絶縁膜１６は、ビットコン
タクト用局所配線パターン４及び容量コンタクト用局所
配線パターン５とゲート線とを電気的に絶縁するもので
ある。ビットコンタクト用局所配線パターン４上には第
１の層間絶縁膜１７により隔絶されるようにビットコン
タクト６が設けられ、容量コンタクト用局所配線パター
ン５上には交差するビット線３下では第１の層間絶縁膜
１７により隔絶されると共に、交差するビット線３上で
は第２の層間絶縁膜１８により隔絶されるように容量コ
ンタクト７が設けられている。最上部では容量下部電極
１９の表面を容量絶縁膜２０で覆った上で容量上部電極
２１を被せている。
【００３２】図４は、本発明の実施例２の半導体記憶装
置におけるフォールデットビット線方式のセル配列パタ
ーンでセルレイアウトされたメモリセル構造を示したも
のである。
【００３３】このメモリセル構造では、実施例１の場合
のようにビットコンタクト用局所配線パターン４や容量
コンタクト用局所配線パターン５を配置すること無く、
容量コンタクト７及び素子領域１の電気的な接続を直接
接続することを可能とするセルレイアウトとなってい
る。
【００３４】ここでの素子領域１は、ビットコンタクト
６を挟んだ両側に容量コンタクト７を有するメモリセル
構造となっており、図１や図７に示したような両端を直
角に型取りした先細り長方帯の形状でなく、ビット線３
の長さ方向に対して実施例１の場合と同等な角度で傾け
られた部分を帯状局部とし、且つその両端の容量コンタ
クト７と接続する部分の拡散層３２を帯状局部より屈曲
して帯状局部の長さ方向とは異なる方向としてワード線
２の長さ方向に沿って延在する屈曲部としている。
【００３５】このようなメモリセル構造の場合、従来の
１／４ピッチ型のセルレイアウトに比べて容量コンタク
ト７を形成するための拡散層３２を大きくできるため、
容量コンタクト７及び素子領域１の目合わせマージンが
広がる。又、ビットコンタクト６´から見て隣接する素
子領域１までの分離間隔ｄは最小分離間隔Ｆよりも大き
く形成できる。又、ここで実施例１のように容量コンタ
クト用局所配線パターン５を用いても、拡散層３２の部
分で電気的に接触するため接触面積が大きくなるため、
コンタクト抵抗が低減される。
【００３６】この実施例２のセルレイアウトを用いれ
ば、容量コンタクト７を形成するための素子領域（拡散
層３２）を大きくでき、コンタクト抵抗を低減できる。
【００３７】ところで、上述したメモリセル構造におい
ても、一層微細化が進むと、フォトリソグラフィ工程で
のマスクとレジストパターンとの形の差が大きくなり、
特に素子領域１のような細長いパターン関しては、長辺
方向に関しての縮みが顕著になる。例えば図７に示した
従来の１／４ピッチ型のセルレイアウトでは、素子領域
１１３，１１４，１１５の長辺方向が縮むため、拡散層
がワード線１０１ｂの長さ方向に対して十分延びず、目
ずれ等も加わることにより、最悪の場合には容量コンタ
クト１０６ｂを形成するための拡散層が形成されなくな
る。そこで、素子領域パターン１００ｂを上まで延ばす
と隣接する容量コンタクト１０６ｂの間隔が近くなり過
ぎてしまい、互いに接触してしまう可能性が大きくな
り、素子領域１１３，１１４，１１５のパターン形成が
困難になる。そこで、こうした場合の対策も必要にな
る。
【００３８】図５は、本発明の実施例３の半導体記憶装
置におけるフォールデットビット線方式のセル配列パタ
ーンでセルレイアウトされたメモリセル構造を示したも
のである。
【００３９】このメモリセル構造では、実施例１の場合
のようにビットコンタクト用局所配線パターン４や容量
コンタクト用局所配線パターン５を配置しており、素子
領域１はビットコンタクト６を挟んだ両側に容量コンタ
クト７の局部を有するが、ここでは近接する容量コンタ
クト７を形成するための間隔が広げられるように工夫し
ている。
【００４０】即ち、ここでの素子領域１も、図１や図７
に示したような両端を直角に型取りした先細り長方帯の
形状でなく、ビット線３の長さ方向に対して実施例１の
場合と同等な角度で傾けられた部分を帯状局部とし、且
つその両端の容量コンタクト７と接続する部分の拡散層
３３を帯状局部より屈曲して帯状局部の長さ方向とは異
なる方向としてビット線３の長さ方向に沿って延在する
屈曲部としている。ここでは素子領域１を長辺方向に延
ばしても他の素子領域１と接触する可能性が少ないもの
となっている。
【００４１】このように拡散層３３のパターンを延ばす
ことにより、レジストパターンの縮み・目ずれ等が発生
しても容量コンタクト７を形成するための拡散層３３を
十分に形成でき、拡散層３３及び容量コンタクト用局所
配線パターン５の接触面積が増加するため、コンタクト
抵抗の増加を防止できる。尚、この実施例３のセルレイ
アウトでは、フォトリソグラフィーで問題となるパター
ン縮みに対して多少のパターン縮みが生じてもデバイス
としては殆ど問題にならない。
【００４２】
【発明の効果】以上に述べた通り、本発明の半導体記憶
装置によれば、隣接する素子領域相互間のワード線長さ
方向に平行な素子領域の間の距離に対し、ビット線長さ
方向に平行な素子領域の間の距離が大きくなる角度でビ
ット線長さ方向に対して傾けられているので、素子領域
の高密度化が可能になると共に、メモリセルアレイの面
積が同じ場合には素子領域の分離間隔を広くすることが
でき、特に容量コンタクト間の間隔が広げられられるた
め、コンタクト抵抗の増加を抑制できて電気的特性が向
上するようになる。即ち、傾ける角度を工夫することに
より通常の１／４ピッチ型のセルレイアウトに比べて容
量コンタクトが形成される部分の拡散層の間隔を広くで
き、これによって電気的特性が向上する以外にもマスク
レイアウト上の自由度の向上を計り得るようになる。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体記憶装置におけるフ
ォールデットビット線方式のセル配列パターンでセルレ
イアウトされたメモリセル構造を示したものである。
【図２】図１に示すメモリセル構造において１／４ピッ
チ型のセルレイアウトにより素子領域を傾けた場合の角
度に対する各素子領域の間隔の対応関係を示したもので
ある。
【図３】図１中のＸ−Ｘ線方向の断面図を示したもので
ある。
【図４】本発明の実施例２の半導体記憶装置におけるフ
ォールデットビット線方式のセル配列パターンでセルレ
イアウトされたメモリセル構造を示したものである。
【図５】本発明の実施例３の半導体記憶装置におけるフ
ォールデットビット線方式のセル配列パターンでセルレ
イアウトされたメモリセル構造を示したものである。
【図６】従来の半導体記憶装置の一例として１／２ピッ
チ型フォールデットビット線方式のセル配列パターンで
セルレイアウトされたメモリセル構造を示したものであ
る。
【図７】従来の半導体記憶装置の他例として１／４ピッ
チ型フォールデットビット線方式のセル配列パターンで
セルレイアウトされたメモリセル構造を示したものであ
る。
【符号の説明】
１，１００ａ，１００ｂ 素子領域 ２，１０１ａ，１０１ｂ ワード線 ３，１０２ａ，１０２ｂ ビット線 ４，１０３ａ，１０３ｂ ビットコン用局所配線パター
ン ５，１０４ａ，１０４ｂ 容量コンタクト用局所配線パ
ターン ６，６´，１０５ａ，１０５ｂ ビットコンタクト ７，１０６ａ，１０６ｂ 容量コンタクト １０ シリコン基板 １１ ゲート酸化膜 １２ 素子分離酸化膜 １３ ゲート下部電極 １４ ゲート上部電極 １５ ゲート上絶縁膜 １６ ゲート側壁絶縁膜 １７ 第１の層間絶縁膜 １８ 第２の層間絶縁膜 １９ 容量下部電極 ２０ 容量絶縁膜 ２１ 容量上部電極 ３２，３３ 拡散層 １１０，１１１，１１２，１１３，１１４，１１５ 素
子領域

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 所定箇所にビットコンタクトを有して一
    方向に所定の間隔を成して揃って延びた複数のビット線
    に該一方向とは異なる他方向に所定の間隔を成して揃っ
    て延びた複数のワード線が交わり、該ワード線の隣接す
    るもの及び該ビット線の特定のものに跨がるように複数
    の素子領域が所定の形状で該ビット線の長さ方向に対し
    て傾いて所定のパターンを成して配置されると共に、該
    素子領域は該ビットコンタクトを挟んだ両側に容量コン
    タクトを有するメモリセル構造の半導体記憶装置におい
    て、隣接する前記素子領域相互間の前記ワード線長さ方
    向に平行な該素子領域の間の距離に対し、前記ビット線
    長さ方向に平行な該素子領域の間の距離が大きくなる角
    度で該ビット線長さ方向に対して傾けられたことを特徴
    とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記素子領域は、前記容量コンタクトの局部を含む
    ことを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項１又は２記載の半導体記憶装置に
    おいて、前記素子領域は、傾けられた部分を帯状局部と
    し、且つ両端が該帯状局部より屈曲して該帯状局部の長
    さ方向とは異なる方向に延在する屈曲部となっているこ
    とを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置におい
    て、前記屈曲部は、前記ワード線の長さ方向に沿って延
    びたことを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項３記載の半導体記憶装置におい
    て、前記屈曲部は、前記ビット線の長さ方向に向かって
    延びたことを特徴とする半導体記憶装置。
  6. 【請求項６】 請求項１〜５の何れか一つに記載の半導
    体記憶装置において、前記ワード線及び前記ビット線の
    局部を含む所定の領域にパターン化されて配置されると
    共に、前記ビットコンタクトを拡散層に接合する複数の
    ビットコンタクト用局所配線パターンと、前記ワード線
    及び前記ビット線の局部を含む特定の領域にパターン化
    されて配置されると共に、前記容量コンタクトを拡散層
    に接合する複数の容量コンタクト用局所配線パターンと
    を含み、更に、前記ビットコンタクトは、前記ビットコ
    ンタクト用局所配線パターン内に配置され、前記容量コ
    ンタクトは、前記容量コンタクト用局所配線パターン内
    に配置されたことを特徴とする半導体記憶装置。
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