JP3147144B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、スタックド・キャパシタ型のＤＲＡ
Ｍを備えた半導体装置に関する。
し、より詳しくは、スタックド・キャパシタ型のＤＲＡ
Ｍを備えた半導体装置に関する。
【０００２】
【従来の技術】半導体記憶装置のうち記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
知られている。一般に、ＤＲＡＭは、複数の記憶情報を
蓄積する記憶領域である、メモリセルアレイ部と外部の
入出力に必要な、周辺回路部とから構成されている。半
導体チップ上で、大きな面積を占めるメモリセルアレイ
部は、単位記憶情報を蓄積するための、メモリセルが、
マトリクス状に複数個配列されて形成されている。すな
わち１個のＭＯＳトランジスタと、これに接続された１
個のキャパシタとから構成されている。このメモリセル
は、１トランジスタ１キャパシタ型のメモリセルとし
て、広く知られている。このような構成を有するメモリ
セルは、構造が簡単なためメモリセルアレイの集積度を
向上させる事が容易であり、大容量のＤＲＡＭに広く用
いられている。ＤＲＡＭのうち、キャパシタがビット線
より上層に配置されるＣＯＢ（ＣＡＰＡＣＩＴＹ ＯＶ
ＥＲ ＢＩＴＬＩＮＥ）構造を持つ装置が多く採用され
ている。このＣＯＢ構造を持つＤＲＡＭにおいて、キャ
パシタ部とトランジスタの接続部は、比較的アスペクト
比の高いコンタクトを形成しなくてはならない。
ムな入出力が可能なものとして、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
知られている。一般に、ＤＲＡＭは、複数の記憶情報を
蓄積する記憶領域である、メモリセルアレイ部と外部の
入出力に必要な、周辺回路部とから構成されている。半
導体チップ上で、大きな面積を占めるメモリセルアレイ
部は、単位記憶情報を蓄積するための、メモリセルが、
マトリクス状に複数個配列されて形成されている。すな
わち１個のＭＯＳトランジスタと、これに接続された１
個のキャパシタとから構成されている。このメモリセル
は、１トランジスタ１キャパシタ型のメモリセルとし
て、広く知られている。このような構成を有するメモリ
セルは、構造が簡単なためメモリセルアレイの集積度を
向上させる事が容易であり、大容量のＤＲＡＭに広く用
いられている。ＤＲＡＭのうち、キャパシタがビット線
より上層に配置されるＣＯＢ（ＣＡＰＡＣＩＴＹ ＯＶ
ＥＲ ＢＩＴＬＩＮＥ）構造を持つ装置が多く採用され
ている。このＣＯＢ構造を持つＤＲＡＭにおいて、キャ
パシタ部とトランジスタの接続部は、比較的アスペクト
比の高いコンタクトを形成しなくてはならない。
【０００３】図６は、メモリセルアレイ部の平面レイア
ウト図であり、図７は、図６に示したメモリセルアレイ
部のＸ−Ｘ′における断面図である。
ウト図であり、図７は、図６に示したメモリセルアレイ
部のＸ−Ｘ′における断面図である。
【０００４】まず図６を参照して、メモリアレイ部の平
面レイアウトについて説明する。縦方向には、所定の間
隔を隔てて、ワード線３，３ａ，３ｂ，３ｃ，３ｄが形
成されている。そして、横方向には、ワード線３，３
ａ，３ｂ，３ｃ，３ｄと直交する方向に所定の間隔を隔
てて、ビット線２０が複数本配列されている。ビット線
−基板コンタクト２１は、素子形成領域１２の中間部上
方に形成される。隣接する２つのビット線２０間には、
素子形成領域１２が形成されている。素子形成領域１２
の両端部に位置する不純物拡散層１１には、キャパシタ
下部電極（ストレージノード）９を接続するためにポリ
パッド（引き出し電極）５１が形成されている。ポリパ
ッド５１とシリコン基板１との接続は、ワード線３ａ，
３ｂ，３ｃ，３ｄ間のパッド−基板コンタクト部６にて
行われる。ポリパッド５１とキャパシタ下部電極９との
接続は、パッド−キャパシタ電極コンタクト部１０にて
行われている。このようにして、素子形成領域１２に
は、１本のビット線２０を共通にした２つのメモリセル
が形成される。
面レイアウトについて説明する。縦方向には、所定の間
隔を隔てて、ワード線３，３ａ，３ｂ，３ｃ，３ｄが形
成されている。そして、横方向には、ワード線３，３
ａ，３ｂ，３ｃ，３ｄと直交する方向に所定の間隔を隔
てて、ビット線２０が複数本配列されている。ビット線
−基板コンタクト２１は、素子形成領域１２の中間部上
方に形成される。隣接する２つのビット線２０間には、
素子形成領域１２が形成されている。素子形成領域１２
の両端部に位置する不純物拡散層１１には、キャパシタ
下部電極（ストレージノード）９を接続するためにポリ
パッド（引き出し電極）５１が形成されている。ポリパ
ッド５１とシリコン基板１との接続は、ワード線３ａ，
３ｂ，３ｃ，３ｄ間のパッド−基板コンタクト部６にて
行われる。ポリパッド５１とキャパシタ下部電極９との
接続は、パッド−キャパシタ電極コンタクト部１０にて
行われている。このようにして、素子形成領域１２に
は、１本のビット線２０を共通にした２つのメモリセル
が形成される。
【０００５】次に、図７を参照して、ＤＲＡＭのセルア
レイ部の断面構造について説明する。まず図６を参照し
て、Ｘ−Ｘ′断面について、説明する。メモリセルアレ
イ部は、シリコン基板１とシリコン基板上に形成された
ＳｉＯ2 膜からなる素子分離絶縁膜２とを備えている。
シリコン基板１と素子分離絶縁膜２上には、所定の間隔
を隔てて、ポリシリコンからなるワード線３ａ、３ｂ、
３ｃ、３ｄが形成されている。ワード線３ａ、３ｂ、３
ｃ、３ｄを覆うように、ＳｉＯ2 からなる絶縁膜４ａ，
４ｂ，４ｃが形成されている。３ａ，３ｃ間および、３
ｂ，３ｄ間にはポリパッド５１が形成されている。ま
た、ポリパッド５１と平行して、ビット線２０が形成さ
れている。そして、全面を覆うようにＳｉＯ2 からなる
層間絶縁膜７が形成されている。層間絶縁膜７には、ポ
リパッド５１とキャパシタ下部電極９とのコンタクトの
ための、キャパシタコンタクト孔８が形成されている。
キャパシタコンタクト孔８および層間絶縁膜７上には、
キャパシタ下部電極９が形成されており、キャパシタ下
部電極９とポリパッド５１とは、パッド−キャパシタ電
極コンタクト部１０において、電気的に接続されてい
る。また、ポリパッド５１と不純物拡散層１１は、パッ
ド−基板コンタクト部６において、電気的に接続されて
いる。この不純物拡散層１１は、トランジスタのソース
／ドレイン領域にあたるものである。このように従来で
は、ポリパッド５１を介して、トランジスタのソース／
ドレイン領域を構成する不純物拡散層１１とキャパシタ
下部電極９が電気的に接続されている。
レイ部の断面構造について説明する。まず図６を参照し
て、Ｘ−Ｘ′断面について、説明する。メモリセルアレ
イ部は、シリコン基板１とシリコン基板上に形成された
ＳｉＯ2 膜からなる素子分離絶縁膜２とを備えている。
シリコン基板１と素子分離絶縁膜２上には、所定の間隔
を隔てて、ポリシリコンからなるワード線３ａ、３ｂ、
３ｃ、３ｄが形成されている。ワード線３ａ、３ｂ、３
ｃ、３ｄを覆うように、ＳｉＯ2 からなる絶縁膜４ａ，
４ｂ，４ｃが形成されている。３ａ，３ｃ間および、３
ｂ，３ｄ間にはポリパッド５１が形成されている。ま
た、ポリパッド５１と平行して、ビット線２０が形成さ
れている。そして、全面を覆うようにＳｉＯ2 からなる
層間絶縁膜７が形成されている。層間絶縁膜７には、ポ
リパッド５１とキャパシタ下部電極９とのコンタクトの
ための、キャパシタコンタクト孔８が形成されている。
キャパシタコンタクト孔８および層間絶縁膜７上には、
キャパシタ下部電極９が形成されており、キャパシタ下
部電極９とポリパッド５１とは、パッド−キャパシタ電
極コンタクト部１０において、電気的に接続されてい
る。また、ポリパッド５１と不純物拡散層１１は、パッ
ド−基板コンタクト部６において、電気的に接続されて
いる。この不純物拡散層１１は、トランジスタのソース
／ドレイン領域にあたるものである。このように従来で
は、ポリパッド５１を介して、トランジスタのソース／
ドレイン領域を構成する不純物拡散層１１とキャパシタ
下部電極９が電気的に接続されている。
【０００６】次に図８（ａ）〜（ｄ）を参照にして、製
造プロセスについて説明する。図８は、図７に示したメ
モリセルアレイ部の製造プロセスを説明するための断面
図である。まず図８（ａ）に示すようにシリコン基板上
１上に素子形成領域１２と素子分離絶縁膜２を形成し、
素子形成領域１２と素子分離絶縁膜２上には図６に示し
たように所定の間隔を隔てて、ワード線３ａ，３ｂ，３
ｃ，３ｄを形成する。次に、図８（ｂ）のようにワード
線３ａ，３ｂ，３ｃ，３ｄを覆うようにＳｉＯ2 等の絶
縁膜４を形成する。次に、基板−パッドコンタクト形成
のため、ポリパッド５１の接続用のパッド−基板コンタ
クト部６を形成し、次にポリシリコンを堆積させ、パタ
ーンニングを行い、ポリパッド５１を図８（ｃ）のよう
に形成する。次に全面にＳｉＯ2 からなる層間絶縁層７
を形成した後、キャパシタコンタクト孔８を図８（ｄ）
のように形成する。次にキャパシタコンタクト孔８にポ
リシリコン等の導電性物質を堆積させて、キャパシタ下
部電極９をパターンニングにより図６のように形成す
る。
造プロセスについて説明する。図８は、図７に示したメ
モリセルアレイ部の製造プロセスを説明するための断面
図である。まず図８（ａ）に示すようにシリコン基板上
１上に素子形成領域１２と素子分離絶縁膜２を形成し、
素子形成領域１２と素子分離絶縁膜２上には図６に示し
たように所定の間隔を隔てて、ワード線３ａ，３ｂ，３
ｃ，３ｄを形成する。次に、図８（ｂ）のようにワード
線３ａ，３ｂ，３ｃ，３ｄを覆うようにＳｉＯ2 等の絶
縁膜４を形成する。次に、基板−パッドコンタクト形成
のため、ポリパッド５１の接続用のパッド−基板コンタ
クト部６を形成し、次にポリシリコンを堆積させ、パタ
ーンニングを行い、ポリパッド５１を図８（ｃ）のよう
に形成する。次に全面にＳｉＯ2 からなる層間絶縁層７
を形成した後、キャパシタコンタクト孔８を図８（ｄ）
のように形成する。次にキャパシタコンタクト孔８にポ
リシリコン等の導電性物質を堆積させて、キャパシタ下
部電極９をパターンニングにより図６のように形成す
る。
【０００７】このポリパッドは、半導体装置の微細化に
伴って、メモリセル間隔が狭くなり、これに伴い、ワー
ド間に形成される不純物拡散層の幅も狭くなる。このよ
うに狭くなった拡散層に直接キャパシタ電極を接続する
ように形成するのは、製造プロセス上非常に困難であ
り、ポリパッドは必要不可欠のものである。
伴って、メモリセル間隔が狭くなり、これに伴い、ワー
ド間に形成される不純物拡散層の幅も狭くなる。このよ
うに狭くなった拡散層に直接キャパシタ電極を接続する
ように形成するのは、製造プロセス上非常に困難であ
り、ポリパッドは必要不可欠のものである。
【０００８】
【発明が解決しようとする課題】前述のように従来のＤ
ＲＡＭのメモリセルアレイ部では、ポリパッド５１を用
いることによりパッド−キャパシタ電極コンタクト部の
形成を容易にしてきた。しかしながら、この方法では、
パッド形成のためにパッドコンタクトの開孔のパターン
ニングとパッドのパターンニングを別に行なう必要があ
り、製造工程数が増えてしまい、製造期間が長くなって
しまう。
ＲＡＭのメモリセルアレイ部では、ポリパッド５１を用
いることによりパッド−キャパシタ電極コンタクト部の
形成を容易にしてきた。しかしながら、この方法では、
パッド形成のためにパッドコンタクトの開孔のパターン
ニングとパッドのパターンニングを別に行なう必要があ
り、製造工程数が増えてしまい、製造期間が長くなって
しまう。
【０００９】また、素子が微細化されるに従い、ミスア
ライメントマージンが小さくなり、キャパシタコンタク
ト孔のパターンニングの際、下層配線とのショートが生
じやすくなる問題点があった。
ライメントマージンが小さくなり、キャパシタコンタク
ト孔のパターンニングの際、下層配線とのショートが生
じやすくなる問題点があった。
【００１０】そこで、本発明は、前記従来の半導体装置
の欠点を改良し、製造工程数を減少して製造時間の短縮
を図り、また、上部導電層と下部導電層とのショートの
防止を図るものである。
の欠点を改良し、製造工程数を減少して製造時間の短縮
を図り、また、上部導電層と下部導電層とのショートの
防止を図るものである。
【００１１】
【課題を解決するための手段】本発明は、前記課題を解
決するため、次の手段を採用する。（１）キャパシタが
ビット線より上層に配設されたＣＯＢ構造のＤＲＡＭに
おいて、半導体基板の表面上に形成された不純物拡散層
と、前記不純物拡散層と電気的に接続された中間接続層
と、前記中間接続層の上部に配設した前記キャパシタの
下部電極とを備え、前記不純物拡散層の近くに絶縁膜を
介して設けられた他の導電層の上部に中間接続層の一部
が延在され、前記延在された部分の中間接続層と前記キ
ャパシタの下部電極とを接続し、前記中間接続層がポリ
シリコンで形成され、前記ポリシリコンがＤＲＡＭのビ
ット線と同一の層で形成されている半導体装置。
決するため、次の手段を採用する。（１）キャパシタが
ビット線より上層に配設されたＣＯＢ構造のＤＲＡＭに
おいて、半導体基板の表面上に形成された不純物拡散層
と、前記不純物拡散層と電気的に接続された中間接続層
と、前記中間接続層の上部に配設した前記キャパシタの
下部電極とを備え、前記不純物拡散層の近くに絶縁膜を
介して設けられた他の導電層の上部に中間接続層の一部
が延在され、前記延在された部分の中間接続層と前記キ
ャパシタの下部電極とを接続し、前記中間接続層がポリ
シリコンで形成され、前記ポリシリコンがＤＲＡＭのビ
ット線と同一の層で形成されている半導体装置。
【００１２】
【００１３】
【００１４】（２）キャパシタがビット線より上層に配
設されたＣＯＢ構造のＤＲＡＭの製造方法において、半
導体基板の表面上に不純物拡散層を形成後、前記不純物
拡散層の近くに絶縁膜を介して他の導電層を形成し、次
に前記不純物拡散層と電気的に接続され前記他の導電層
の上部に一部が延在された中間接続層とビット線とを同
時に形成し、次に前記延在された部分の前記中間接続層
に接続する前記キャパシタの下部電極のコンタクト部を
形成する半導体装置の製造方法。
設されたＣＯＢ構造のＤＲＡＭの製造方法において、半
導体基板の表面上に不純物拡散層を形成後、前記不純物
拡散層の近くに絶縁膜を介して他の導電層を形成し、次
に前記不純物拡散層と電気的に接続され前記他の導電層
の上部に一部が延在された中間接続層とビット線とを同
時に形成し、次に前記延在された部分の前記中間接続層
に接続する前記キャパシタの下部電極のコンタクト部を
形成する半導体装置の製造方法。
【００１５】
【発明の実施の形態】以下に、本発明の実施の形態例に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００１６】図１は、本発明の第１実施の形態例による
ＤＲＡＭのメモリセルアレイ部を示した平面レイアウト
図である。また図２は、図１に示したメモリセルアレイ
部のＸ−Ｘ′における断面図である。まず図１を参照し
て、本実施の形態例のＤＲＡＭのメモリセルアレイ部
は、縦方向に所定の間隔を隔てて、配列されたワード線
３ａ，３ｂ，３ｃ，３ｄと、前記ワード線３ａ，３ｂ，
３ｃ，３ｄと直交する方向に所定の間隔を隔てて、形成
されたビット線２０と、隣接するビット線２０間の所定
領域に形成された素子形成領域１２と、素子形成領域１
２の両端に位置した不純物拡散層１１に接続され、ビッ
ト線パターンニング時に同時に形成された前記ワード線
３ａ，３ｂ上まで延在した導電性パッド５を備えてい
る。
ＤＲＡＭのメモリセルアレイ部を示した平面レイアウト
図である。また図２は、図１に示したメモリセルアレイ
部のＸ−Ｘ′における断面図である。まず図１を参照し
て、本実施の形態例のＤＲＡＭのメモリセルアレイ部
は、縦方向に所定の間隔を隔てて、配列されたワード線
３ａ，３ｂ，３ｃ，３ｄと、前記ワード線３ａ，３ｂ，
３ｃ，３ｄと直交する方向に所定の間隔を隔てて、形成
されたビット線２０と、隣接するビット線２０間の所定
領域に形成された素子形成領域１２と、素子形成領域１
２の両端に位置した不純物拡散層１１に接続され、ビッ
ト線パターンニング時に同時に形成された前記ワード線
３ａ，３ｂ上まで延在した導電性パッド５を備えてい
る。
【００１７】素子形成領域１２とキャパシタ下部電極
（ストレージノード）９とのコンタクトは、導電性パッ
ド５を介して行われる。すなわち素子形成領域１２と導
電性パッド５とは、パッド−基板コンタクト部６におい
て電気的に接続され、キャパシタ下部電極９と導電性パ
ッド５とは、パッド−キャパシタ電極コンタクト部１０
において電気的に接続されている。本実施の形態例のメ
モリセルアレイ部では、導電性パッド５をワード線３
ａ，３ｂ上まで延在させている。
（ストレージノード）９とのコンタクトは、導電性パッ
ド５を介して行われる。すなわち素子形成領域１２と導
電性パッド５とは、パッド−基板コンタクト部６におい
て電気的に接続され、キャパシタ下部電極９と導電性パ
ッド５とは、パッド−キャパシタ電極コンタクト部１０
において電気的に接続されている。本実施の形態例のメ
モリセルアレイ部では、導電性パッド５をワード線３
ａ，３ｂ上まで延在させている。
【００１８】次に図２を参照して、図１に示したメモリ
セルアレイ部のＸ−Ｘ′断面図について説明する。この
断面図は、シリコン基板上１上の素子形成領域１２と素
子分離絶縁層２上に図１に示したワード線３ａ，３ｂ，
３ｃ，３ｄに対応した間隔で、ワード線３ａ，３ｂ，３
ｃ，３ｄが形成されている。ワード線３ａ，３ｂ，３
ｃ，３ｄを覆うように絶縁膜４ａ，４ｂ，４ｃが形成さ
れている。そして、ワード線３ａ，３ｃ間及び３ｂ，３
ｄ間の素子形成領域１２の両端部のトランジスタのソー
ス／ドレイン領域を形成する不純物拡散層１１とパッド
−基板コンタクト部６を介して、ビット線２０に使用さ
れるタングステンシリサイドまたはポリシリコンのよう
な導電性パッド５が、ワード線３ａ，３ｂ上まで延在し
形成されている。そして、全面にＳｉＯ2 からなる層間
絶縁膜７が形成されている。層間絶縁膜７には、パッド
−キャパシタ電極コンタクト部１０を形成するためにキ
ャパシタコンタクト孔８が形成されている。キャパシタ
コンタクト孔８および層間絶縁膜７上には、キャパシタ
下部電極（ストレージノード）９が形成されている。キ
ャパシタ下部電極９とトランジスタのソース／ドレイン
領域を形成する不純物拡散層１１は、導電性パッド５を
介して、電気的に接続されている。導電性パッド５がワ
ード線３ａ，３ｂ上まで延在しているために、導電性パ
ッド５がワード線３ａ，３ｂの厚み分だけ従来のポリパ
ッドより高い位置に形成されることになり、キャパシタ
コンタクト孔８の深さが、浅くなり、アスペクト比が改
善される。従って、キャパシタコンタクト孔８の形成が
容易になり、従来問題であったコンタクト抜けの不良、
コンタクト抵抗が高くなる不良が低減され、装置全体の
信頼性を向上させることができる。
セルアレイ部のＸ−Ｘ′断面図について説明する。この
断面図は、シリコン基板上１上の素子形成領域１２と素
子分離絶縁層２上に図１に示したワード線３ａ，３ｂ，
３ｃ，３ｄに対応した間隔で、ワード線３ａ，３ｂ，３
ｃ，３ｄが形成されている。ワード線３ａ，３ｂ，３
ｃ，３ｄを覆うように絶縁膜４ａ，４ｂ，４ｃが形成さ
れている。そして、ワード線３ａ，３ｃ間及び３ｂ，３
ｄ間の素子形成領域１２の両端部のトランジスタのソー
ス／ドレイン領域を形成する不純物拡散層１１とパッド
−基板コンタクト部６を介して、ビット線２０に使用さ
れるタングステンシリサイドまたはポリシリコンのよう
な導電性パッド５が、ワード線３ａ，３ｂ上まで延在し
形成されている。そして、全面にＳｉＯ2 からなる層間
絶縁膜７が形成されている。層間絶縁膜７には、パッド
−キャパシタ電極コンタクト部１０を形成するためにキ
ャパシタコンタクト孔８が形成されている。キャパシタ
コンタクト孔８および層間絶縁膜７上には、キャパシタ
下部電極（ストレージノード）９が形成されている。キ
ャパシタ下部電極９とトランジスタのソース／ドレイン
領域を形成する不純物拡散層１１は、導電性パッド５を
介して、電気的に接続されている。導電性パッド５がワ
ード線３ａ，３ｂ上まで延在しているために、導電性パ
ッド５がワード線３ａ，３ｂの厚み分だけ従来のポリパ
ッドより高い位置に形成されることになり、キャパシタ
コンタクト孔８の深さが、浅くなり、アスペクト比が改
善される。従って、キャパシタコンタクト孔８の形成が
容易になり、従来問題であったコンタクト抜けの不良、
コンタクト抵抗が高くなる不良が低減され、装置全体の
信頼性を向上させることができる。
【００１９】図３は、図２に示したメモリセルアレイ部
の製造プロセスを説明するための断面図である。図３
（ａ）〜（ｄ）を参照にして、製造プロセスについて説
明する。まず図３（ａ）に示すようにシリコン基板１上
に素子形成領域１２と素子分離絶縁膜２を形成し、素子
形成領域１２と素子分離絶縁膜２上には、図１に示した
ように所定の間隔を隔てて、ワード線３ａ，３ｂ，３
ｃ，３ｄを形成する。次に、図３（ｂ）のようにワード
線３ａ，３ｂ，３ｃ，３ｄを覆うようにＳｉＯ2 等の絶
縁膜４を形成する。次に、ワード線形成のためにワード
線コンタクト形成の際、同時に導電性パッド５のコンタ
クトを形成する。次にビット線２０として用いるタング
ステンシリサイドあるいはポリシリコン等の導電性の物
質を堆積させて、ビット線２０のパターンニングを行う
と同時に、導電性パッドもワード線３ａ，３ｃ上まで延
在するようにパターンニングを行い、ビット線２０と、
導電性パッド５を同時に図３（ｃ）のように形成する。
次に全面にＳｉＯ2 からなる層間絶縁層７を形成した
後、キャパシタコンタクト孔８を図３（ｄ）のように形
成する。次にキャパシタ下部電極９形成のため、キャパ
シタコンタクト孔８にポリシリコン等の導電性物質を堆
積させて、キャパシタ下部電極９にパターンニングを行
って図２のように形成する。
の製造プロセスを説明するための断面図である。図３
（ａ）〜（ｄ）を参照にして、製造プロセスについて説
明する。まず図３（ａ）に示すようにシリコン基板１上
に素子形成領域１２と素子分離絶縁膜２を形成し、素子
形成領域１２と素子分離絶縁膜２上には、図１に示した
ように所定の間隔を隔てて、ワード線３ａ，３ｂ，３
ｃ，３ｄを形成する。次に、図３（ｂ）のようにワード
線３ａ，３ｂ，３ｃ，３ｄを覆うようにＳｉＯ2 等の絶
縁膜４を形成する。次に、ワード線形成のためにワード
線コンタクト形成の際、同時に導電性パッド５のコンタ
クトを形成する。次にビット線２０として用いるタング
ステンシリサイドあるいはポリシリコン等の導電性の物
質を堆積させて、ビット線２０のパターンニングを行う
と同時に、導電性パッドもワード線３ａ，３ｃ上まで延
在するようにパターンニングを行い、ビット線２０と、
導電性パッド５を同時に図３（ｃ）のように形成する。
次に全面にＳｉＯ2 からなる層間絶縁層７を形成した
後、キャパシタコンタクト孔８を図３（ｄ）のように形
成する。次にキャパシタ下部電極９形成のため、キャパ
シタコンタクト孔８にポリシリコン等の導電性物質を堆
積させて、キャパシタ下部電極９にパターンニングを行
って図２のように形成する。
【００２０】図４は、本発明の第２実施の形態例による
ＤＲＡＭのメモリセルアレイ部の断面図である。図４を
参照して、この第２実施の形態例では、ワード線３ｃ，
３ｄを覆うように導電性パッド５を形成する。図５は、
図４の断面図の平面レイアウト図である。
ＤＲＡＭのメモリセルアレイ部の断面図である。図４を
参照して、この第２実施の形態例では、ワード線３ｃ，
３ｄを覆うように導電性パッド５を形成する。図５は、
図４の断面図の平面レイアウト図である。
【００２１】ここで導電性パッド５がワード線３ｃ，３
ｄ上に延在しているため、キャパシタコンタクト孔８の
形成のためのエッチングの際、導電性パッド５がストッ
パーになり、パターンニングのミスアライメントによる
キャパシタ下部電極９とワード線３ｃ，３ｄとのショー
トを防ぐことができ、製造マージンの拡大ができる。
ｄ上に延在しているため、キャパシタコンタクト孔８の
形成のためのエッチングの際、導電性パッド５がストッ
パーになり、パターンニングのミスアライメントによる
キャパシタ下部電極９とワード線３ｃ，３ｄとのショー
トを防ぐことができ、製造マージンの拡大ができる。
【００２２】
【発明の効果】この発明における半導体装置では、中間
導電層と中間接続層とを同時に形成することにより、製
造工程数が減少して製造時間が短縮される。
導電層と中間接続層とを同時に形成することにより、製
造工程数が減少して製造時間が短縮される。
【００２３】また、本発明では、中間接続層を下部導電
層を覆うように延在形成することにより、中間接続層と
上部導電層とのコンタクト形成の際の異方性エッチング
時に中間接続層はストッパーとなるため、パターンニン
グのミスアライメントが発生した場合、上部導電層と下
部導電層とのショートが防止される。
層を覆うように延在形成することにより、中間接続層と
上部導電層とのコンタクト形成の際の異方性エッチング
時に中間接続層はストッパーとなるため、パターンニン
グのミスアライメントが発生した場合、上部導電層と下
部導電層とのショートが防止される。
【図１】本発明の第１実施の形態例によるＤＲＡＭのメ
モリセルアレイ部を示した平面レイアウト図である。
モリセルアレイ部を示した平面レイアウト図である。
【図２】図１に示したメモリセルアレイ部のＸ−Ｘ′に
おける断面図である。
おける断面図である。
【図３】図２に示したメモリセルアレイ部の製造プロセ
スを説明するための断面図であり、順次（ａ）、
（ｂ）、（ｃ）及び（ｄ）に示す。
スを説明するための断面図であり、順次（ａ）、
（ｂ）、（ｃ）及び（ｄ）に示す。
【図４】本発明の第２実施の形態例によるＤＲＡＭメモ
リセルアレイ部の断面図である。
リセルアレイ部の断面図である。
【図５】図４に示したメモリセルアレイ部の全体平面レ
イアウト図である。
イアウト図である。
【図６】従来のＤＲＡＭのメモリアレイ部を示した平面
レイアウト図である。
レイアウト図である。
【図７】図６に示したメモリセルアレイ部のＸ−Ｘ′に
おける断面図である。
おける断面図である。
【図８】図６に示したメモリセルアレイ部の製造プロセ
スを説明するための断面図であり、順次（ａ）、
（ｂ）、（ｃ）及び（ｄ）に示す。
スを説明するための断面図であり、順次（ａ）、
（ｂ）、（ｃ）及び（ｄ）に示す。
１ シリコン基板 ２ 素子分離絶縁膜 ３，３ａ，３ｂ，３ｃ，３ｄ ワード線 ４，４ａ，４ｂ，４ｃ 絶縁膜 ５ 導電性パッド（引き出し電極） ５１ ポリパッド（引き出し電極） ６ パッド−基板コンタクト部 ７ 層間絶縁膜 ８ キャパシタコンタクト孔 ９ キャパシタ下部電極（ストレージノード） １０ パッド−キャパシタ電極コンタクト部 １１ 不純物拡散層 １２ 素子形成領域 ２０ ビット線 ２１ ビット線−基板コンタクト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/8242 H01L 27/108
Claims (4)
- 【請求項１】 キャパシタがビット線より上層に配設さ
れたＣＯＢ構造のＤＲＡＭにおいて、半導体基板の表面
上に形成された不純物拡散層と、前記不純物拡散層と電
気的に接続された中間接続層と、前記中間接続層の上部
に配設した前記キャパシタの下部電極とを備え、前記不
純物拡散層の近くに絶縁膜を介して設けられた他の導電
層の上部に中間接続層の一部が延在され、前記延在され
た部分の中間接続層と前記キャパシタの下部電極とを接
続し、前記中間接続層がポリシリコンで形成され、前記
ポリシリコンがＤＲＡＭのビット線と同一の層で形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 キャパシタがビット線より上層に配設さ
れたＣＯＢ構造のＤＲＡＭの製造方法において、半導体
基板の表面上に不純物拡散層を形成後、前記不純物拡散
層の近くに絶縁膜を介して他の導電層を形成し、次に前
記不純物拡散層と電気的に接続され前記他の導電層の上
部に一部が延在された中間接続層とビット線とを同時に
形成し、次に前記延在された部分の前記中間接続層に接
続する前記キャパシタの下部電極のコンタクト部を形成
することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記不純物拡散層がＤＲＡＭメモリセル
のトランジスタのドレイン又はソースであることを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記他の導電層がワード線であることを
特徴とする請求項２又は３記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08687696A JP3147144B2 (ja) | 1996-04-09 | 1996-04-09 | 半導体装置及びその製造方法 |
| GB9707195A GB2312094A (en) | 1996-04-09 | 1997-04-09 | Stacked capacitor type DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08687696A JP3147144B2 (ja) | 1996-04-09 | 1996-04-09 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283620A JPH09283620A (ja) | 1997-10-31 |
| JP3147144B2 true JP3147144B2 (ja) | 2001-03-19 |
Family
ID=13899043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08687696A Expired - Fee Related JP3147144B2 (ja) | 1996-04-09 | 1996-04-09 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3147144B2 (ja) |
| GB (1) | GB2312094A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307287B1 (ko) * | 1998-11-20 | 2001-12-05 | 윤종용 | 반도체장치의패드제조방법 |
| JP3956572B2 (ja) | 2000-03-13 | 2007-08-08 | セイコーエプソン株式会社 | 液晶装置用基板の製造方法 |
| KR100820620B1 (ko) * | 2005-08-05 | 2008-04-10 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115245A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置の製造方法 |
| JP2602219B2 (ja) * | 1987-02-06 | 1997-04-23 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2805765B2 (ja) * | 1988-09-13 | 1998-09-30 | ソニー株式会社 | 半導体メモリ装置 |
| KR920009748B1 (ko) * | 1990-05-31 | 1992-10-22 | 삼성전자 주식회사 | 적층형 캐패시터셀의 구조 및 제조방법 |
-
1996
- 1996-04-09 JP JP08687696A patent/JP3147144B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-09 GB GB9707195A patent/GB2312094A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09283620A (ja) | 1997-10-31 |
| GB2312094A (en) | 1997-10-15 |
| GB9707195D0 (en) | 1997-05-28 |
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Legal Events
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