JP3489090B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、１Ｔｒ−１Ｃ型Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
の集積度を向上するために、埋込ビット線を用いた半導
体装置及びその製造方法に関するものである。
製造方法に関するものであり、特に、１Ｔｒ−１Ｃ型Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
の集積度を向上するために、埋込ビット線を用いた半導
体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭの構成としては、１Ｔｒ
−１Ｃ型が一般的であるが、このＤＲＡＭの集積度を向
上するためには、１セル当たりの占有面積を小さくして
できる限り多くのセルを１チップに集積する必要があ
る。
−１Ｃ型が一般的であるが、このＤＲＡＭの集積度を向
上するためには、１セル当たりの占有面積を小さくして
できる限り多くのセルを１チップに集積する必要があ
る。
【０００３】この様なＤＲＡＭにおいて、メモリセルの
蓄積電荷を読み出す場合、ビット線と電荷を共有するこ
とになるが、ビット線にも寄生容量が存在するためにメ
モリセルの電荷情報が小さくなってしまい、情報の読出
が困難になるという問題がある。
蓄積電荷を読み出す場合、ビット線と電荷を共有するこ
とになるが、ビット線にも寄生容量が存在するためにメ
モリセルの電荷情報が小さくなってしまい、情報の読出
が困難になるという問題がある。
【０００４】この問題を解決するためには、ビット線容
量を小さくすれば良く、そのための方法の一つとしては
１つのビット線を介してセンスアンプにつながるセル数
を減らす方法が考えられるが、この場合には、センスア
ンプの数が多くなりすぎて大容量のＤＲＡＭではチップ
面積の増大を招く欠点がある。
量を小さくすれば良く、そのための方法の一つとしては
１つのビット線を介してセンスアンプにつながるセル数
を減らす方法が考えられるが、この場合には、センスア
ンプの数が多くなりすぎて大容量のＤＲＡＭではチップ
面積の増大を招く欠点がある。
【０００５】したがって、大容量ＤＲＡＭの集積度の向
上のためには、チップ面積を増大させることなくビット
線容量自体を低減することが必要になるが、このビット
線容量は、ビット線とセルプレート電極との間の配線層
間容量、及び、ビット線とワード線との間の配線層間容
量が大部分を占めるので、ビット線容量自体を低減する
ためには、ビット線と、ワード線やセルプレート線等の
他の配線層との間の距離を十分大きくすることが必要に
なる。
上のためには、チップ面積を増大させることなくビット
線容量自体を低減することが必要になるが、このビット
線容量は、ビット線とセルプレート電極との間の配線層
間容量、及び、ビット線とワード線との間の配線層間容
量が大部分を占めるので、ビット線容量自体を低減する
ためには、ビット線と、ワード線やセルプレート線等の
他の配線層との間の距離を十分大きくすることが必要に
なる。
【０００６】この様な要請を可能とするためのＤＲＡＭ
セル構造として、シリコン基板の貼り合わせ技術と選択
研磨技術とを用いてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）層の下にビット線を埋め込むことが
提案（必要ならば、特開平４−１１８９６７号公報、特
開平４−２３７１３１号公報、及び、特開平４−３２４
６６０号公報参照）されているいるので、この埋込ビッ
ト線型ＤＲＡＭを図６及び図７を参照して説明する。
セル構造として、シリコン基板の貼り合わせ技術と選択
研磨技術とを用いてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）層の下にビット線を埋め込むことが
提案（必要ならば、特開平４−１１８９６７号公報、特
開平４−２３７１３１号公報、及び、特開平４−３２４
６６０号公報参照）されているいるので、この埋込ビッ
ト線型ＤＲＡＭを図６及び図７を参照して説明する。
【０００７】図６（ａ）参照まず、ｐ型シリコン基板４
１の表面を酸化して厚さ１μｍ程度のＳｉＯ2 膜４２を
形成し、ｐ型シリコン基板４１内部に達する深い溝４３
を形成したのち、ＣＶＤ法によってＰ（リン）ドープ多
結晶Ｓｉで溝４３を埋め込んで埋込導電層４４を形成
し、次いで、その上にポリサイド膜を設けてパターニン
グすることによってビット線４５を形成する。
１の表面を酸化して厚さ１μｍ程度のＳｉＯ2 膜４２を
形成し、ｐ型シリコン基板４１内部に達する深い溝４３
を形成したのち、ＣＶＤ法によってＰ（リン）ドープ多
結晶Ｓｉで溝４３を埋め込んで埋込導電層４４を形成
し、次いで、その上にポリサイド膜を設けてパターニン
グすることによってビット線４５を形成する。
【０００８】図６（ｂ）参照次いで、全面にＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）を用いたＣＶＤ法によってＳｉＯ2 膜４６を形成
して表面を平坦化したのち、シリコン支持基板４７を貼
り合わせ、次いで、埋込導電層４４が露出するまでｐ型
シリコン基板４１を裏面側から研磨して単結晶素子領域
４８を形成する。
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）を用いたＣＶＤ法によってＳｉＯ2 膜４６を形成
して表面を平坦化したのち、シリコン支持基板４７を貼
り合わせ、次いで、埋込導電層４４が露出するまでｐ型
シリコン基板４１を裏面側から研磨して単結晶素子領域
４８を形成する。
【０００９】図７参照次いで、単結晶素子領域４８に素
子分離絶縁膜４９を形成するとともに、その他の領域に
ゲート酸化膜５０を形成する。この時、多結晶Ｓｉは単
結晶Ｓｉより酸化しやすいので、埋込導電層４４の表面
にはゲート絶縁膜５０より厚い酸化膜が形成されると共
に、埋込導電層４４中のＰが固相拡散して、ソース・ド
レイン領域５２の一方が形成される。
子分離絶縁膜４９を形成するとともに、その他の領域に
ゲート酸化膜５０を形成する。この時、多結晶Ｓｉは単
結晶Ｓｉより酸化しやすいので、埋込導電層４４の表面
にはゲート絶縁膜５０より厚い酸化膜が形成されると共
に、埋込導電層４４中のＰが固相拡散して、ソース・ド
レイン領域５２の一方が形成される。
【００１０】次いで、多結晶Ｓｉ膜を堆積させてパター
ニングすることによってワード線となるゲート電極５１
を形成したのち、Ｐをイオン注入してソース・ドレイン
領域５３の他方を形成し、次いで、層間絶縁膜となるＳ
ｉＯ2 膜５４を堆積させ、このＳｉＯ2 膜５４に設けた
コンタクトホールを介してソース・ドレイン領域５３と
接続するｎ+ 型多結晶Ｓｉからなる蓄積電極５５を設
け、次いで、誘電体膜５６を設けたのち金属膜からなる
共通のセルプレート電極５７を設けて、蓄積電極５５／
誘電体膜５６／セルプレート電極５７からなる蓄積容量
を形成する。
ニングすることによってワード線となるゲート電極５１
を形成したのち、Ｐをイオン注入してソース・ドレイン
領域５３の他方を形成し、次いで、層間絶縁膜となるＳ
ｉＯ2 膜５４を堆積させ、このＳｉＯ2 膜５４に設けた
コンタクトホールを介してソース・ドレイン領域５３と
接続するｎ+ 型多結晶Ｓｉからなる蓄積電極５５を設
け、次いで、誘電体膜５６を設けたのち金属膜からなる
共通のセルプレート電極５７を設けて、蓄積電極５５／
誘電体膜５６／セルプレート電極５７からなる蓄積容量
を形成する。
【００１１】この様な構成にすることによって、ビット
線４５とゲート電極５１を兼ねるワード線との間の距
離、或いは、ビット線４５とセルプレート電極５７との
間の距離は、ＳｉＯ2 膜４２及び単結晶素子領域４８を
介することによって増大するので、寄生容量、即ち、ビ
ット線容量が低減する。
線４５とゲート電極５１を兼ねるワード線との間の距
離、或いは、ビット線４５とセルプレート電極５７との
間の距離は、ＳｉＯ2 膜４２及び単結晶素子領域４８を
介することによって増大するので、寄生容量、即ち、ビ
ット線容量が低減する。
【００１２】
【発明が解決しようとする課題】しかし、従来の埋込ビ
ット線型ＤＲＡＭにおいては、ビット線４５とセルトラ
ンスファトランジスタとを接続する埋込導電層４４を予
め形成したのち、この埋込導電層４４にできるだけ整合
するようにゲート電極５１を設けているが、ゲート電極
５１をパターニングする際に、リソグラフィーの位置合
わせ誤差を含んだレイアウトにする必要があり、微細な
大容量ＤＲＡＭを製造するには適した構造ではなかっ
た。
ット線型ＤＲＡＭにおいては、ビット線４５とセルトラ
ンスファトランジスタとを接続する埋込導電層４４を予
め形成したのち、この埋込導電層４４にできるだけ整合
するようにゲート電極５１を設けているが、ゲート電極
５１をパターニングする際に、リソグラフィーの位置合
わせ誤差を含んだレイアウトにする必要があり、微細な
大容量ＤＲＡＭを製造するには適した構造ではなかっ
た。
【００１３】したがって、本発明は、埋込ビット線型Ｄ
ＲＡＭ等の半導体装置を形成する際に、リソグラフィー
の位置合わせ誤差を含んだレイアウトが不要な構造及び
製造方法を提供することを目的とする。
ＲＡＭ等の半導体装置を形成する際に、リソグラフィー
の位置合わせ誤差を含んだレイアウトが不要な構造及び
製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体装置において、基板１上に第１
の絶縁膜２、導電性膜３、第２の絶縁膜４、及び、活性
領域５となる半導体層を設けると共に、活性領域５上に
設けた絶縁ゲート型電界効果トランジスタのゲート電極
６の両側のサイドウォール７に接する導電性材料層１０
を設け、且つ、導電性材料層１０の一方が導電性膜３に
達する溝８内に接して、絶縁ゲート型電界効果トランジ
スタのソース・ドレイン領域９の一方及び導電性膜３と
電気的に接続するとともに、導電性材料層の他方が導電
性サイドウォールを構成することを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体装置において、基板１上に第１
の絶縁膜２、導電性膜３、第２の絶縁膜４、及び、活性
領域５となる半導体層を設けると共に、活性領域５上に
設けた絶縁ゲート型電界効果トランジスタのゲート電極
６の両側のサイドウォール７に接する導電性材料層１０
を設け、且つ、導電性材料層１０の一方が導電性膜３に
達する溝８内に接して、絶縁ゲート型電界効果トランジ
スタのソース・ドレイン領域９の一方及び導電性膜３と
電気的に接続するとともに、導電性材料層の他方が導電
性サイドウォールを構成することを特徴とする。
【００１５】 この様に、絶縁ゲート型電界効果トラン
ジスタのソース・ドレイン領域９の一方と電気的に接続
する導電性材料層１０を、サイドウォール７と自己整合
する溝に埋め込んだので、ゲート電極６と溝８との位置
合わせは全く不要になるため、リソグラフィーに伴う位
置合わせの誤差を考慮する必要が全くなく、集積度が向
上する。
ジスタのソース・ドレイン領域９の一方と電気的に接続
する導電性材料層１０を、サイドウォール７と自己整合
する溝に埋め込んだので、ゲート電極６と溝８との位置
合わせは全く不要になるため、リソグラフィーに伴う位
置合わせの誤差を考慮する必要が全くなく、集積度が向
上する。
【００１６】（２）また、本発明は、上記（１）におい
て、導電性膜３がビット線を構成し、絶縁ゲート型電界
効果トランジスタのゲート電極６がワード線を構成し、
且つ、絶縁ゲート型電界効果トランジスタのソース・ド
レイン領域の他方には蓄積容量が接続されていることを
特徴とする。
て、導電性膜３がビット線を構成し、絶縁ゲート型電界
効果トランジスタのゲート電極６がワード線を構成し、
且つ、絶縁ゲート型電界効果トランジスタのソース・ド
レイン領域の他方には蓄積容量が接続されていることを
特徴とする。
【００１７】この様な配線構造は、ＤＲＡＭに適用する
ことによって、ビット線を構成する導電性膜３とワード
線を構成するゲート電極６との距離、及び、ビット線を
構成する導電性膜３と蓄積容量を構成するセルプレート
電極との間の距離を大きくすることができ、それによっ
てビット線容量の小さなＤＲＡＭを構成することができ
る。
ことによって、ビット線を構成する導電性膜３とワード
線を構成するゲート電極６との距離、及び、ビット線を
構成する導電性膜３と蓄積容量を構成するセルプレート
電極との間の距離を大きくすることができ、それによっ
てビット線容量の小さなＤＲＡＭを構成することができ
る。
【００１８】 （３）また、本発明は、半導体装置の製
造方法において、シリコン基板の表面に素子分離絶縁膜
を形成し、全面に酸化シリコン膜を形成し、次いで、導
電性膜３及び酸化シリコン膜を順次堆積したシリコン基
板の表面に他の基板１を貼り合わせ、シリコン基板の裏
面を研磨して薄層化することによって活性領域５を形成
し、次いで、活性領域５上に設けた絶縁ゲート型電界効
果トランジスタのゲート電極６の側部にサイドウォール
７を形成したのち、このサイドウォール７をマスクとし
て導電性膜３に達する溝８を形成し、この溝８内に絶縁
ゲート型電界効果トランジスタのソース・ドレイン領域
９の一方と電気的に接続する導電性材料を埋め込んだこ
とを特徴とする。
造方法において、シリコン基板の表面に素子分離絶縁膜
を形成し、全面に酸化シリコン膜を形成し、次いで、導
電性膜３及び酸化シリコン膜を順次堆積したシリコン基
板の表面に他の基板１を貼り合わせ、シリコン基板の裏
面を研磨して薄層化することによって活性領域５を形成
し、次いで、活性領域５上に設けた絶縁ゲート型電界効
果トランジスタのゲート電極６の側部にサイドウォール
７を形成したのち、このサイドウォール７をマスクとし
て導電性膜３に達する溝８を形成し、この溝８内に絶縁
ゲート型電界効果トランジスタのソース・ドレイン領域
９の一方と電気的に接続する導電性材料を埋め込んだこ
とを特徴とする。
【００１９】 この様に、ＳＯＩ型の絶縁ゲート型電界
効果トランジスタのソース・ドレイン領域９の一方と電
気的に接続する導電性材料を埋め込むための溝８を、サ
イドウォール７をマスクとして自己整合的に形成したの
で、ゲート電極６と溝８との位置合わせは全く不要にな
り、リソグラフィーに伴う位置合わせの誤差を考慮する
必要がなく、集積度が向上する。
効果トランジスタのソース・ドレイン領域９の一方と電
気的に接続する導電性材料を埋め込むための溝８を、サ
イドウォール７をマスクとして自己整合的に形成したの
で、ゲート電極６と溝８との位置合わせは全く不要にな
り、リソグラフィーに伴う位置合わせの誤差を考慮する
必要がなく、集積度が向上する。
【００２０】 （４）また、本発明は、上記（３）にお
いて、溝８内に導電性材料を埋め込む際に、導電性材料
を全面に堆積させたのち、反応性イオンエッチングする
ことによって、マスクとして用いた上記サイドウォール
および前記サイドウォールの下方に形成された溝の壁面
に接する導電性材料層１０を形成することを特徴とす
る。
いて、溝８内に導電性材料を埋め込む際に、導電性材料
を全面に堆積させたのち、反応性イオンエッチングする
ことによって、マスクとして用いた上記サイドウォール
および前記サイドウォールの下方に形成された溝の壁面
に接する導電性材料層１０を形成することを特徴とす
る。
【００２１】 この様に、溝８内に埋め込む導電性材料
をパターニングして接続電極を形成する際にも、反応性
イオンエッチングを用いることによりマスクレスでパタ
ーニングすることができ、導電性材料のパターニングの
際のリソグラフィーに伴う位置合わせの誤差を考慮する
必要がなく、集積度がさらに向上する。
をパターニングして接続電極を形成する際にも、反応性
イオンエッチングを用いることによりマスクレスでパタ
ーニングすることができ、導電性材料のパターニングの
際のリソグラフィーに伴う位置合わせの誤差を考慮する
必要がなく、集積度がさらに向上する。
【００２２】（５）また、本発明は、上記（３）または
（４）において、導電性膜３がビット線を構成し、絶縁
ゲート型電界効果トランジスタのゲート電極６がワード
線を構成し、且つ、絶縁ゲート型電界効果トランジスタ
のソース・ドレイン領域の他方には蓄積容量が接続され
ていることを特徴とする。
（４）において、導電性膜３がビット線を構成し、絶縁
ゲート型電界効果トランジスタのゲート電極６がワード
線を構成し、且つ、絶縁ゲート型電界効果トランジスタ
のソース・ドレイン領域の他方には蓄積容量が接続され
ていることを特徴とする。
【００２３】この様な配線構造の製造方法をＤＲＡＭに
適用することによって、ビット線を構成する導電性膜３
とワード線を構成するゲート電極６との距離、及び、ビ
ット線を構成する導電性膜３と蓄積容量を構成するセル
プレート電極との間の距離を大きくすることができ、そ
れによってビット線容量の小さな集積度の高いＤＲＡＭ
を製造することができる。
適用することによって、ビット線を構成する導電性膜３
とワード線を構成するゲート電極６との距離、及び、ビ
ット線を構成する導電性膜３と蓄積容量を構成するセル
プレート電極との間の距離を大きくすることができ、そ
れによってビット線容量の小さな集積度の高いＤＲＡＭ
を製造することができる。
【００２４】
【発明の実施の形態】まず、図２乃至図５を参照して本
発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、パッド酸化膜を介して設けたシリコン窒化膜パタ
ーン（図示せず）をマスクとしてシリコン基板１１を選
択酸化することによって素子分離酸化膜１２を形成し、
次いで、シリコン窒化膜パターン及びパッド酸化膜を除
去したのち、ＣＶＤ法を用いて全面に厚さ０．５μｍ程
度のＳｉＯ2 膜を堆積したのち、素子分離酸化膜１２上
の厚さが０．３〜０．４μｍ、例えば、０．３μｍとな
るように研磨することにより、表面が平坦なＳｉＯ2 膜
１３を形成する。
発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、パッド酸化膜を介して設けたシリコン窒化膜パタ
ーン（図示せず）をマスクとしてシリコン基板１１を選
択酸化することによって素子分離酸化膜１２を形成し、
次いで、シリコン窒化膜パターン及びパッド酸化膜を除
去したのち、ＣＶＤ法を用いて全面に厚さ０．５μｍ程
度のＳｉＯ2 膜を堆積したのち、素子分離酸化膜１２上
の厚さが０．３〜０．４μｍ、例えば、０．３μｍとな
るように研磨することにより、表面が平坦なＳｉＯ2 膜
１３を形成する。
【００２５】次いで、ＣＶＤ法を用いて、不純物濃度が
１×１０21〜５×１０21ｃｍ-3、例えば、３×１０21ｃ
ｍ-3で、厚さが、０．１〜０．３μｍ、例えば、０．２
μｍのＰドープｎ+ 型多結晶Ｓｉを堆積させたのち、パ
ターニングすることによって幅０．１〜０．３５μｍ、
例えば、０．１５μｍのビット線１４を形成する。
１×１０21〜５×１０21ｃｍ-3、例えば、３×１０21ｃ
ｍ-3で、厚さが、０．１〜０．３μｍ、例えば、０．２
μｍのＰドープｎ+ 型多結晶Ｓｉを堆積させたのち、パ
ターニングすることによって幅０．１〜０．３５μｍ、
例えば、０．１５μｍのビット線１４を形成する。
【００２６】次いで、ＴＥＯＳを用いたＣＶＤ法によっ
てＳｉＯ2 膜１５を堆積して表面を平坦にしたのち、シ
リコン支持基板１６と重ね、６００〜１０００℃、例え
ば、８５０℃の高温で熱処理することによってシリコン
基板１１とシリコン支持基板１６とを強固に貼り合わせ
る。
てＳｉＯ2 膜１５を堆積して表面を平坦にしたのち、シ
リコン支持基板１６と重ね、６００〜１０００℃、例え
ば、８５０℃の高温で熱処理することによってシリコン
基板１１とシリコン支持基板１６とを強固に貼り合わせ
る。
【００２７】図２（ｂ）参照
次いで、シリコン基板１１の裏面を素子分離酸化膜１２
が露出するまで研磨して薄層化することによって、厚さ
０．１〜０．２μｍ、例えば、０．１μｍの単結晶素子
領域１７を形成する。
が露出するまで研磨して薄層化することによって、厚さ
０．１〜０．２μｍ、例えば、０．１μｍの単結晶素子
領域１７を形成する。
【００２８】図３（ｃ）参照
次いで、素子分離酸化膜１２に囲まれた単結晶素子領域
１７表面を熱酸化して厚さ４．０〜１０．０ｎｍ、好適
には４．０ｎｍのゲート酸化膜１８を形成したのち、厚
さ１００〜２００ｎｍ、例えば、１５０ｎｍの多結晶Ｓ
ｉ、及び、厚さ１０〜１００ｎｍ、例えば、２０ｎｍの
ＳｉＮ膜を順次堆積してパターニングすることによって
ゲート電極１９及びＳｉＮ膜２０を形成する。
１７表面を熱酸化して厚さ４．０〜１０．０ｎｍ、好適
には４．０ｎｍのゲート酸化膜１８を形成したのち、厚
さ１００〜２００ｎｍ、例えば、１５０ｎｍの多結晶Ｓ
ｉ、及び、厚さ１０〜１００ｎｍ、例えば、２０ｎｍの
ＳｉＮ膜を順次堆積してパターニングすることによって
ゲート電極１９及びＳｉＮ膜２０を形成する。
【００２９】次いで、ゲート電極１９をマスクとしてＡ
ｓをイオン注入することによってソース・ドレイン領域
２１を形成したのち、全面に厚さ３０〜７０ｎｍ、例え
ば、５０ｎｍのＳｉＮ膜を堆積し、ＣＨＦ3 ＋ＣＦ4 を
反応ガスとしたＲＩＥ（反応性イオンエッチング）を用
いて、ゲート電極の側壁にＳｉＮ膜からなるサイドウォ
ール２２を形成する。
ｓをイオン注入することによってソース・ドレイン領域
２１を形成したのち、全面に厚さ３０〜７０ｎｍ、例え
ば、５０ｎｍのＳｉＮ膜を堆積し、ＣＨＦ3 ＋ＣＦ4 を
反応ガスとしたＲＩＥ（反応性イオンエッチング）を用
いて、ゲート電極の側壁にＳｉＮ膜からなるサイドウォ
ール２２を形成する。
【００３０】図３（ｄ）参照
次いで、レジストを塗布して、２つのゲート電極１９の
間が開口部となる程度の荒い精度のレジストパターン２
３を形成し、このレジストパターン２３、ＳｉＮ膜２
０、及び、サイドウォール２２をマスクとして露出して
いるシリコン層、即ち、ソース・ドレイン領域２１の一
方、及び、その下のＳｉＯ2 膜１３をＣＨＦ3 を反応ガ
スとしたＲＩＥによってエッチングして、ビット線１４
に達する溝２４を形成する。
間が開口部となる程度の荒い精度のレジストパターン２
３を形成し、このレジストパターン２３、ＳｉＮ膜２
０、及び、サイドウォール２２をマスクとして露出して
いるシリコン層、即ち、ソース・ドレイン領域２１の一
方、及び、その下のＳｉＯ2 膜１３をＣＨＦ3 を反応ガ
スとしたＲＩＥによってエッチングして、ビット線１４
に達する溝２４を形成する。
【００３１】図４（ｅ）参照
次いで、全面にＰドープｎ+ 型多結晶Ｓｉを堆積させて
溝２４を埋め込んだのち、ＨＢｒを反応ガスとしたＲＩ
Ｅによってｎ+ 型多結晶Ｓｉをエッチングすることによ
ってサイドウォール状の接続電極２５を形成する。
溝２４を埋め込んだのち、ＨＢｒを反応ガスとしたＲＩ
Ｅによってｎ+ 型多結晶Ｓｉをエッチングすることによ
ってサイドウォール状の接続電極２５を形成する。
【００３２】なお、この接続電極２５は、ソース・ドレ
イン領域２２の一方と接続するものであり、また、反対
側のサイドウォール２２の側部にもサイドウォール状の
ｎ+型多結晶Ｓｉが残存することになる。
イン領域２２の一方と接続するものであり、また、反対
側のサイドウォール２２の側部にもサイドウォール状の
ｎ+型多結晶Ｓｉが残存することになる。
【００３３】図４（ｆ）参照
次いで、ＣＶＤ法によって、全面に厚さ０．３〜０．５
μｍ、例えば、０．５μｍのＳｉＯ2 膜２６を層間絶縁
膜として堆積させたのち、ソース・ドレイン領域２１の
他方に達するコンタクトホールを形成する。
μｍ、例えば、０．５μｍのＳｉＯ2 膜２６を層間絶縁
膜として堆積させたのち、ソース・ドレイン領域２１の
他方に達するコンタクトホールを形成する。
【００３４】次いで、全面にＰドープｎ+ 型多結晶Ｓｉ
を堆積したのち、エッチバックすることによってコンタ
クトホールに埋め込まれた多結晶Ｓｉプラグ２７を形成
する。
を堆積したのち、エッチバックすることによってコンタ
クトホールに埋め込まれた多結晶Ｓｉプラグ２７を形成
する。
【００３５】次いで、全面に厚さが１０〜３０ｎｍ、例
えば、２０ｎｍのＰドープｎ+ 型多結晶Ｓｉを堆積した
のちパターニングすることによって蓄積容量を構成する
蓄積電極２８を形成する。
えば、２０ｎｍのＰドープｎ+ 型多結晶Ｓｉを堆積した
のちパターニングすることによって蓄積容量を構成する
蓄積電極２８を形成する。
【００３６】次いで、誘電体膜２９として、全面に厚さ
３〜６ｎｍ、例えば、４ｎｍのＳｉＯ2 膜を堆積したの
ち、共通のセルプレート電極３０となる厚さ２００〜５
００ｎｍ、例えば、３００ｎｍのＰドープｎ+ 型多結晶
Ｓｉを堆積することによって、埋込ビット線型ＤＲＡＭ
の基本的構成が完成する。
３〜６ｎｍ、例えば、４ｎｍのＳｉＯ2 膜を堆積したの
ち、共通のセルプレート電極３０となる厚さ２００〜５
００ｎｍ、例えば、３００ｎｍのＰドープｎ+ 型多結晶
Ｓｉを堆積することによって、埋込ビット線型ＤＲＡＭ
の基本的構成が完成する。
【００３７】この様に、本発明の第１の実施の形態にお
いては、従来のＳＯＩ構造を利用した埋込ビット線型Ｄ
ＲＡＭと同様に、ビット線１４とワード線となるゲート
電極１９との間の距離、或いは、ビット線１４とセルプ
レート電極３０との間の距離を大きくすることができる
ので、ビット線容量を大幅に低減することができ、した
がって、小さな蓄積電荷量でも読出が可能になるので、
セルを微細化しても問題がなくなる。
いては、従来のＳＯＩ構造を利用した埋込ビット線型Ｄ
ＲＡＭと同様に、ビット線１４とワード線となるゲート
電極１９との間の距離、或いは、ビット線１４とセルプ
レート電極３０との間の距離を大きくすることができる
ので、ビット線容量を大幅に低減することができ、した
がって、小さな蓄積電荷量でも読出が可能になるので、
セルを微細化しても問題がなくなる。
【００３８】また、本発明の第１の実施の形態において
は、ゲート電極１９の側壁に設けたサイドウォール２２
を利用して、サイドウォール２２に対して自己整合的に
ビット線１４に達し、且つ、接続電極２５を埋め込むた
めの溝２４を形成しているので、リソグラフィーに伴う
位置合わせ誤差を考慮する必要がなくなるので、製造工
程が簡素化すると共に、セルの微細化が可能になる。
は、ゲート電極１９の側壁に設けたサイドウォール２２
を利用して、サイドウォール２２に対して自己整合的に
ビット線１４に達し、且つ、接続電極２５を埋め込むた
めの溝２４を形成しているので、リソグラフィーに伴う
位置合わせ誤差を考慮する必要がなくなるので、製造工
程が簡素化すると共に、セルの微細化が可能になる。
【００３９】また、接続電極２５をパターニングする際
に、ＲＩＥを用いてエッチングしているので、リソグラ
フィーに伴う位置合わせ誤差を考慮する必要がなく、製
造工程がより簡素化すると共に、セルのさらなる微細化
が可能になる。
に、ＲＩＥを用いてエッチングしているので、リソグラ
フィーに伴う位置合わせ誤差を考慮する必要がなく、製
造工程がより簡素化すると共に、セルのさらなる微細化
が可能になる。
【００４０】次に、図５を参照して、本発明の第２及び
第３の実施の形態を簡単に説明する。 図５（ａ）参照 図５（ａ）は、上述の本発明の第１の実施の形態の配線
構造及び製造方法を、周知のオープンビット線構造のＤ
ＲＡＭに適用した場合の概略的平面図を示すものであ
り、ビット線３１とトランジスタ領域３２を構成するソ
ース・ドレイン領域の一方とを接続するためのビット線
コンタクト３４と、２つのワード線３３の間のトランジ
スタ領域３２を構成するソース・ドレイン領域の他方を
蓄積電極に接続するためのキャパシタコンタクト３５が
周期的に形成されることになる。
第３の実施の形態を簡単に説明する。 図５（ａ）参照 図５（ａ）は、上述の本発明の第１の実施の形態の配線
構造及び製造方法を、周知のオープンビット線構造のＤ
ＲＡＭに適用した場合の概略的平面図を示すものであ
り、ビット線３１とトランジスタ領域３２を構成するソ
ース・ドレイン領域の一方とを接続するためのビット線
コンタクト３４と、２つのワード線３３の間のトランジ
スタ領域３２を構成するソース・ドレイン領域の他方を
蓄積電極に接続するためのキャパシタコンタクト３５が
周期的に形成されることになる。
【００４１】図５（ｂ）参照また、図５（ｂ）は、上述
の本発明の第１の実施の形態の配線構造及び製造方法
を、同じく周知の折り返しビット線構造のＤＲＡＭに適
用した場合の概略的平面図を示すものであり、トランジ
スタ領域３２、ビット線コンタクト３４、及び、２つの
キャパシタコンタクト３５からなる組合せ、即ち、メモ
リセルが交互に分散して周期的に配列されることにな
る。
の本発明の第１の実施の形態の配線構造及び製造方法
を、同じく周知の折り返しビット線構造のＤＲＡＭに適
用した場合の概略的平面図を示すものであり、トランジ
スタ領域３２、ビット線コンタクト３４、及び、２つの
キャパシタコンタクト３５からなる組合せ、即ち、メモ
リセルが交互に分散して周期的に配列されることにな
る。
【００４２】この様に、いずれのビット線構造であって
も、本発明においては、ビット線領域が予め埋込層とし
て形成されているので、セル内でビット線用の配線層を
設ける必要がなく、集積度が向上することになる。
も、本発明においては、ビット線領域が予め埋込層とし
て形成されているので、セル内でビット線用の配線層を
設ける必要がなく、集積度が向上することになる。
【００４３】なお、本発明の実施の形態の説明において
は、ビット線としてＰドープの多結晶Ｓｉを用いている
が、Ｐドープ多結晶Ｓｉに限られるものではなく、Ａｓ
ドープ多結晶Ｓｉでも良いし、ＰまたはＡｓをドープし
たアモルファスＳｉでも良く、或いは、ポリサイドでも
良く、さらには、Ｔｉ、Ｗ、或いはＴｉＮ等の導電膜で
あっても良い。
は、ビット線としてＰドープの多結晶Ｓｉを用いている
が、Ｐドープ多結晶Ｓｉに限られるものではなく、Ａｓ
ドープ多結晶Ｓｉでも良いし、ＰまたはＡｓをドープし
たアモルファスＳｉでも良く、或いは、ポリサイドでも
良く、さらには、Ｔｉ、Ｗ、或いはＴｉＮ等の導電膜で
あっても良い。
【００４４】また、誘電体膜２９としてＳｉＯ2 膜を用
いているが、ＳｉＮ膜や、Ｔａ2 Ｏ 5 膜、ＴｉＯ2 膜、
ＳｒＴｉＯ3 膜、ＢａＴｉＯ3 膜、及び、ＢａＳｒＴｉ
Ｏ3膜等の強誘電体膜を用いても良いものであり、特
に、Ｔａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、Ｂａ
ＴｉＯ3 膜、及び、ＢａＳｒＴｉＯ3 膜等の誘電体膜を
用いた場合には、蓄積容量を大きくすることができる。
いているが、ＳｉＮ膜や、Ｔａ2 Ｏ 5 膜、ＴｉＯ2 膜、
ＳｒＴｉＯ3 膜、ＢａＴｉＯ3 膜、及び、ＢａＳｒＴｉ
Ｏ3膜等の強誘電体膜を用いても良いものであり、特
に、Ｔａ2 Ｏ5 膜、ＴｉＯ2 膜、ＳｒＴｉＯ3 膜、Ｂａ
ＴｉＯ3 膜、及び、ＢａＳｒＴｉＯ3 膜等の誘電体膜を
用いた場合には、蓄積容量を大きくすることができる。
【００４５】また、上記の実施の形態においては、ゲー
ト電極１９をマスクとしてソース・ドレイン領域を形成
しているが、このような形態に限られるものではなく、
ゲート電極１９をマスクとして浅い低抵抗のソース・ド
レイン領域を形成したのち、サイドウォール２２を形成
し、次いで、サイドウォール２２をマスクとして深いソ
ース・ドレインを形成して、所謂ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にしても良い。
ト電極１９をマスクとしてソース・ドレイン領域を形成
しているが、このような形態に限られるものではなく、
ゲート電極１９をマスクとして浅い低抵抗のソース・ド
レイン領域を形成したのち、サイドウォール２２を形成
し、次いで、サイドウォール２２をマスクとして深いソ
ース・ドレインを形成して、所謂ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にしても良い。
【００４６】また、上記の実施の形態においては、基板
を貼り合わせる際にはシリコン支持基板１６表面にＳｉ
Ｏ2 膜を形成していないが、シリコン支持基板１６表面
にもＳｉＯ2 膜を形成したのち基板を貼り合わせても良
く、さらに、支持基板としては石英基板等の絶縁性基板
を用いても良いものである。
を貼り合わせる際にはシリコン支持基板１６表面にＳｉ
Ｏ2 膜を形成していないが、シリコン支持基板１６表面
にもＳｉＯ2 膜を形成したのち基板を貼り合わせても良
く、さらに、支持基板としては石英基板等の絶縁性基板
を用いても良いものである。
【００４７】また、本発明の実施の形態の説明において
は、１Ｔｒ−１Ｃ型ＤＲＡＭで説明しており、この様な
ＤＲＡＭが本発明の実施の形態の典型例ではあるが、本
発明はＤＲＡＭに限られるものではなく、ＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）や一般の半
導体装置、特に、ＭＯＳ型半導体集積回路装置の局所配
線（Ｌｏａｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）として
も適用されるものであり、いずれにしても、サイドウォ
ールを利用したエッチングにより自己整合的に埋込配線
層に達する深い溝を設け、この溝内に接続電極を設ける
点が本発明の基本的技術思想である。
は、１Ｔｒ−１Ｃ型ＤＲＡＭで説明しており、この様な
ＤＲＡＭが本発明の実施の形態の典型例ではあるが、本
発明はＤＲＡＭに限られるものではなく、ＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）や一般の半
導体装置、特に、ＭＯＳ型半導体集積回路装置の局所配
線（Ｌｏａｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）として
も適用されるものであり、いずれにしても、サイドウォ
ールを利用したエッチングにより自己整合的に埋込配線
層に達する深い溝を設け、この溝内に接続電極を設ける
点が本発明の基本的技術思想である。
【００４８】さらに、本発明は、溝内に設けた接続電極
をパターニングする際に、ＲＩＥを用いることにより、
サイドウォールに対して自己整合的にサイドウォール状
の接続電極を形成する点にも特徴を有するものである。
をパターニングする際に、ＲＩＥを用いることにより、
サイドウォールに対して自己整合的にサイドウォール状
の接続電極を形成する点にも特徴を有するものである。
【００４９】
【発明の効果】本発明によれば、埋込ビット線構造を用
いているのでビット線容量を小さくすることができ、且
つ、ビット線に接続する接続電極を形成する際に、ゲー
ト電極側部に設けたサイドウォールを利用して自己整合
的に形成しているので、リソグラフィーに伴う位置合わ
せマージンを含まずに精度良く加工でき、したがって、
集積度の高い埋込ビット線型ＤＲＡＭを製造することが
できる。
いているのでビット線容量を小さくすることができ、且
つ、ビット線に接続する接続電極を形成する際に、ゲー
ト電極側部に設けたサイドウォールを利用して自己整合
的に形成しているので、リソグラフィーに伴う位置合わ
せマージンを含まずに精度良く加工でき、したがって、
集積度の高い埋込ビット線型ＤＲＡＭを製造することが
できる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
程の説明図である。
【図５】本発明の第２及び第３の実施の形態の製造工程
の説明図である。
の説明図である。
【図６】従来の埋込ビット線型ＤＲＡＭの途中までの製
造工程の説明図である。
造工程の説明図である。
【図７】従来の埋込ビット線型ＤＲＡＭの図６以降の製
造工程の説明図である。
造工程の説明図である。
１ 基板
２ 第１の絶縁膜
３ 導電性膜
４ 第２の絶縁膜
５ 活性領域
６ ゲート電極
７ サイドウォール
８ 溝
９ ソース・ドレイン領域
１０ 導電性材料層
１１ シリコン基板
１２ 素子分離酸化膜
１３ ＳｉＯ2 膜
１４ ビット線
１５ ＳｉＯ2 膜
１６ シリコン支持基板
１７ 単結晶素子領域
１８ ゲート絶縁膜
１９ ゲート電極
２０ ＳｉＮ膜
２１ ソース・ドレイン領域
２２ サイドウォール
２３ レジストパターン
２４ 溝
２５ 接続電極
２６ ＳｉＯ2 膜
２７ 多結晶Ｓｉプラグ
２８ 蓄積電極
２９ 誘電体膜
３０ セルプレート電極
３１ ビット線
３２ トランジスタ領域
３３ ワード線
３４ ビット線コンタクト
３５ キャパシタコンタクト
４１ ｐ型シリコン基板
４２ ＳｉＯ2 膜
４３ 溝
４４ 埋込導電層
４５ ビット線
４６ ＳｉＯ2 膜
４７ シリコン支持基板
４８ 単結晶素子領域
４９ 素子分離絶縁膜
５０ ゲート絶縁膜
５１ ゲート電極
５２ ソース・ドレイン領域
５３ ソース・ドレイン領域
５４ ＳｉＯ2 膜
５５ 蓄積電極
５６ 誘電体膜
５７ セルプレート電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−82918（ＪＰ，Ａ)
特開 平４−237131（ＪＰ，Ａ)
特開 平４−324660（ＪＰ，Ａ)
特開 平７−326615（ＪＰ，Ａ)
特開 平３−217054（ＪＰ，Ａ)
特開 昭64−89559（ＪＰ，Ａ)
特開 平９−232446（ＪＰ，Ａ)
特開 平４−118967（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (5)
- 【請求項１】 基板上に第１の絶縁膜、導電性膜、第２
の絶縁膜、及び、活性領域となる半導体層を設けると共
に、前記活性領域上に設けた絶縁ゲート型電界効果トラ
ンジスタのゲート電極の両側のサイドウォールに接する
導電性材料層を設け、且つ、前記導電性材料層の一方が
前記導電性膜に達する溝内に接して、前記絶縁ゲート型
電界効果トランジスタのソース・ドレイン領域の一方及
び前記導電性膜と電気的に接続するとともに、前記導電
性材料層の他方が導電性サイドウォールを構成すること
を特徴とする半導体装置。 - 【請求項２】 上記導電性膜がビット線を構成し、上記
絶縁ゲート型電界効果トランジスタのゲート電極がワー
ド線を構成し、且つ、前記絶縁ゲート型電界効果トラン
ジスタのソース・ドレイン領域の他方には蓄積容量が接
続されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 シリコン基板の表面に素子分離絶縁膜を
形成し、全面に酸化シリコン膜を形成し、次いで、導電
性膜及び酸化シリコン膜を順次堆積した前記シリコン基
板の表面に他の基板を貼り合わせ、前記シリコン基板の
裏面を研磨して薄層化することによって活性領域を形成
し、次いで、前記活性領域上に設けた絶縁ゲート型電界
効果トランジスタのゲート電極の側部にサイドウォール
を形成したのち、前記サイドウォールをマスクとして前
記導電性膜に達する溝を形成し、前記溝内に前記絶縁ゲ
ート型電界効果トランジスタのソース・ドレイン領域の
一方と電気的に接続する導電性材料を埋め込んだことを
特徴とする半導体装置の製造方法。 - 【請求項４】 上記溝内に上記導電性材料を埋め込む際
に、前記導電性材料を全面に堆積させたのち、反応性イ
オンエッチングすることによって、マスクとして用いた
上記サイドウォールおよび前記サイドウォールの下方に
形成された溝の壁面に接する導電性材料層を形成するこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 上記導電性膜がビット線を構成し、上記
絶縁ゲート型電界効果トランジスタのゲート電極がワー
ド線を構成し、且つ、前記絶縁ゲート型電界効果トラン
ジスタのソース・ドレイン領域の他方には蓄積容量が接
続されていることを特徴とする請求項３または４に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03949396A JP3489090B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03949396A JP3489090B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232537A JPH09232537A (ja) | 1997-09-05 |
| JP3489090B2 true JP3489090B2 (ja) | 2004-01-19 |
Family
ID=12554588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03949396A Expired - Fee Related JP3489090B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489090B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401513B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
| JP2010118675A (ja) * | 2010-01-12 | 2010-05-27 | Sony Corp | 固体撮像素子及びその製造方法 |
| FR2955200B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
-
1996
- 1996-02-27 JP JP03949396A patent/JP3489090B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232537A (ja) | 1997-09-05 |
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