JP2867601B2 - 半導体装置 - Google Patents
半導体装置Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にスタック型ダイナミ
ックRAMに関する。
ックRAMに関する。
従来のスタック型ダイナミックRAMメモリセル構造の
一例を、第３図を参照して説明する。第３図において、
１は、例えばＰ型シリコン基板であり、この基板１表面
にはフィールド酸化膜２が形成されている。このフィー
ルド酸化膜２によって囲まれたＰ型シリコン基板１表面
にMOSトランジスタのｎ型ソース領域７とｎ型ドレイン
領域８が形成されており、ｎ型ドレイン領域８とメモリ
セル用キャパシタ下面電極11が層間絶縁膜９にあけられ
たコンタクトホールにより接続されている。下面電極11
の上面には絶縁膜12を介して、メモリセル用キャパシタ
上面電極13が形成されている。ドレイン領域８とソース
領域７の間のＰ型シリコン基板１表面には、ゲート絶縁
膜３を介してトランスファゲート電極４が形成されてお
り、この上を層間絶縁膜９が覆っており、ソース領域と
シリサイド配線16が層間絶縁膜14にあけられたコンタク
トホールにより接続されている。
一例を、第３図を参照して説明する。第３図において、
１は、例えばＰ型シリコン基板であり、この基板１表面
にはフィールド酸化膜２が形成されている。このフィー
ルド酸化膜２によって囲まれたＰ型シリコン基板１表面
にMOSトランジスタのｎ型ソース領域７とｎ型ドレイン
領域８が形成されており、ｎ型ドレイン領域８とメモリ
セル用キャパシタ下面電極11が層間絶縁膜９にあけられ
たコンタクトホールにより接続されている。下面電極11
の上面には絶縁膜12を介して、メモリセル用キャパシタ
上面電極13が形成されている。ドレイン領域８とソース
領域７の間のＰ型シリコン基板１表面には、ゲート絶縁
膜３を介してトランスファゲート電極４が形成されてお
り、この上を層間絶縁膜９が覆っており、ソース領域と
シリサイド配線16が層間絶縁膜14にあけられたコンタク
トホールにより接続されている。
このようなスタック型ダイナミックRAMは、１トラン
ジスタ１キャパシタ型と称されるものであり、その動作
は以下のようなものである。すなわち、書き込み時にｎ
型ソース領域７に情報電荷を与え、トランスファゲート
電極４を選択状態にすることによりｎ型ドレイン領域８
を介して、キャパシタ下面電極11に伝達し、絶縁膜12を
介して上面電極13との間の電荷が蓄積される。この状態
でトランスファゲート４を非選択状態にすることによ
り、データが保持される。読み出し時には、トランスフ
ァゲート４を選択状態にすれば蓄積された電荷がｎ型ソ
ース領域７へ伝達される。
ジスタ１キャパシタ型と称されるものであり、その動作
は以下のようなものである。すなわち、書き込み時にｎ
型ソース領域７に情報電荷を与え、トランスファゲート
電極４を選択状態にすることによりｎ型ドレイン領域８
を介して、キャパシタ下面電極11に伝達し、絶縁膜12を
介して上面電極13との間の電荷が蓄積される。この状態
でトランスファゲート４を非選択状態にすることによ
り、データが保持される。読み出し時には、トランスフ
ァゲート４を選択状態にすれば蓄積された電荷がｎ型ソ
ース領域７へ伝達される。
上述した従来のスタック型ダイナミックRAMでは、メ
モリセル用キャパシタ下面電極11及び絶縁膜12及びメモ
リセル用キャパシタ上面電極13からなるセルキャパシタ
は、トランスファゲート上の中間からフィールド酸化膜
上にわたり形成され、キャパシタ電極の形状は平面的に
広がっている。したがって、このような構造では近年の
記憶容量増加に伴う単位セル面積の縮小化に対し、セル
キャパシタの容量の増加に対応できないという問題点が
あった。
モリセル用キャパシタ下面電極11及び絶縁膜12及びメモ
リセル用キャパシタ上面電極13からなるセルキャパシタ
は、トランスファゲート上の中間からフィールド酸化膜
上にわたり形成され、キャパシタ電極の形状は平面的に
広がっている。したがって、このような構造では近年の
記憶容量増加に伴う単位セル面積の縮小化に対し、セル
キャパシタの容量の増加に対応できないという問題点が
あった。
本発明の半導体装置は、トランスファゲートの両脇に
突出したサイドウォールを形成し、層間絶縁膜を介して
MOSトランジスタのドレイン領域側のフィールド酸化膜
上からトランスファゲートの上部にわたり下面電極及び
キャパシタ絶縁膜及び上面電極を形成する。このような
構造とすることにより、単位セル面積を拡大させること
なく、キャパシタ電極の面積を増加させることができ、
キャパシタの容量を増加することができる。
突出したサイドウォールを形成し、層間絶縁膜を介して
MOSトランジスタのドレイン領域側のフィールド酸化膜
上からトランスファゲートの上部にわたり下面電極及び
キャパシタ絶縁膜及び上面電極を形成する。このような
構造とすることにより、単位セル面積を拡大させること
なく、キャパシタ電極の面積を増加させることができ、
キャパシタの容量を増加することができる。
つぎに本発明を実施例により説明する。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を製造
工程順に説明するための断面図である。第１図（ａ）に
おいて、Ｐ型シリコン基板１を選択酸化法を用いて4000
Å程度のフィールド酸化膜２を形成し、その上に熱酸化
により約200Åのゲート絶縁膜となる二酸化シリコン膜
３を、さらに、CVD法を用いてゲート電極となる約3000
Åのポリシリコン膜４を、またその上に約3000Åのツノ
出し用のシリコン窒化膜５を順次積層する。それからホ
トリソグラフィ技術を用いて二酸化シリコン膜３、ポリ
シリコン膜４、シリコン窒化膜５の３層の積層体を所望
のパターンにエッチングし、イオン注入によりn-型不純
物領域７′,8′を形成する。つぎに第１図（ｂ）のよう
に、CVD法を用いてサイドウォール形成のために約2000
Åの二酸化シリコン層６を形成し、異方性ドライエッチ
ングを行い、二酸化シリコン層によるサイドウォール６
を形成する。つぎに再度イオン注入を行いLDDトランジ
スタのソース（またはドレイン）、ドレイン（またはソ
ース）領域となるn+不純物領域7,8を形成する。つぎに
第１図（ｃ）にように、シリコン窒化膜５を除去してゲ
ート電極４の上面より上方に突出した角（ツノ）状のサ
イドウォール６となし、つぎに全面に層間絶縁膜として
CVD法により約2000Åの二酸化シリコン膜９を成長さ
せ、ホトリソグラフィ技術を用いて、二酸化シリコン膜
９にドレイン不純物領域８へ通じるコンタクトホール10
を形成する。つぎにその上にキャパシタの下面電極とな
るポリシリコン膜をCVD法により約4000Å成長させ、ホ
トリソグラフィ技術を用いて所望のパターンにエッチン
グしメモリセル用キャパシタ下面電極11を形成する。そ
の後、下面電極11の上にキャパシタ絶縁膜としてCVD法
により窒化膜12を約100Å成長させ、その後熱酸化法に
より窒化膜12表面に酸化膜を形成する。それから、酸化
膜を覆うようにCVD法を用いてキャパシタの上面電極と
なる約1500Åのポリシリコン膜を成長させ、ホトリソグ
ラフィ技術を用いてエッチングし、メモリセル用キャパ
シタ上面電極13を形成する。次に全面に層間絶縁膜とし
て、CVD法により二酸化シリコン層14を成長させ、ホト
リソグラフィ技術を用いてソース領域７′へ通じるコン
タクトホール15を二酸化シリコン層14に形成し、つぎ
に、例えばシリサイドをスパッタ法により堆積させ、ホ
トリソグラフィ技術を用いて配線16を形成する。
工程順に説明するための断面図である。第１図（ａ）に
おいて、Ｐ型シリコン基板１を選択酸化法を用いて4000
Å程度のフィールド酸化膜２を形成し、その上に熱酸化
により約200Åのゲート絶縁膜となる二酸化シリコン膜
３を、さらに、CVD法を用いてゲート電極となる約3000
Åのポリシリコン膜４を、またその上に約3000Åのツノ
出し用のシリコン窒化膜５を順次積層する。それからホ
トリソグラフィ技術を用いて二酸化シリコン膜３、ポリ
シリコン膜４、シリコン窒化膜５の３層の積層体を所望
のパターンにエッチングし、イオン注入によりn-型不純
物領域７′,8′を形成する。つぎに第１図（ｂ）のよう
に、CVD法を用いてサイドウォール形成のために約2000
Åの二酸化シリコン層６を形成し、異方性ドライエッチ
ングを行い、二酸化シリコン層によるサイドウォール６
を形成する。つぎに再度イオン注入を行いLDDトランジ
スタのソース（またはドレイン）、ドレイン（またはソ
ース）領域となるn+不純物領域7,8を形成する。つぎに
第１図（ｃ）にように、シリコン窒化膜５を除去してゲ
ート電極４の上面より上方に突出した角（ツノ）状のサ
イドウォール６となし、つぎに全面に層間絶縁膜として
CVD法により約2000Åの二酸化シリコン膜９を成長さ
せ、ホトリソグラフィ技術を用いて、二酸化シリコン膜
９にドレイン不純物領域８へ通じるコンタクトホール10
を形成する。つぎにその上にキャパシタの下面電極とな
るポリシリコン膜をCVD法により約4000Å成長させ、ホ
トリソグラフィ技術を用いて所望のパターンにエッチン
グしメモリセル用キャパシタ下面電極11を形成する。そ
の後、下面電極11の上にキャパシタ絶縁膜としてCVD法
により窒化膜12を約100Å成長させ、その後熱酸化法に
より窒化膜12表面に酸化膜を形成する。それから、酸化
膜を覆うようにCVD法を用いてキャパシタの上面電極と
なる約1500Åのポリシリコン膜を成長させ、ホトリソグ
ラフィ技術を用いてエッチングし、メモリセル用キャパ
シタ上面電極13を形成する。次に全面に層間絶縁膜とし
て、CVD法により二酸化シリコン層14を成長させ、ホト
リソグラフィ技術を用いてソース領域７′へ通じるコン
タクトホール15を二酸化シリコン層14に形成し、つぎ
に、例えばシリサイドをスパッタ法により堆積させ、ホ
トリソグラフィ技術を用いて配線16を形成する。
つぎに本発明の第２の実施例を第２図（ａ），（ｂ）
を用いて説明する。第１実施例の第１図（ｃ）におい
て、二酸化シリコン膜９をovd法により成長させたの
ち、ホトリソグラフィ技術により二酸化シリコン膜９に
ドレイン領域８へ通じるコンタクトホールを形成する
際、第２図（ａ）のように、サイドウォール６上からフ
ィールド酸化膜２上にわたりホトレジスト21を除去す
る。その後、二酸化シリコン膜９をエッチングし、第２
図（ｂ）のように、ドレイン領域８の通じるセルフアラ
インコンタクトホール22を形成する。その後、第１図実
施例と同様の工程を施し、下面キャパシタ電極11,キャ
パシタ絶縁膜12,上面電極13などを形成する。
を用いて説明する。第１実施例の第１図（ｃ）におい
て、二酸化シリコン膜９をovd法により成長させたの
ち、ホトリソグラフィ技術により二酸化シリコン膜９に
ドレイン領域８へ通じるコンタクトホールを形成する
際、第２図（ａ）のように、サイドウォール６上からフ
ィールド酸化膜２上にわたりホトレジスト21を除去す
る。その後、二酸化シリコン膜９をエッチングし、第２
図（ｂ）のように、ドレイン領域８の通じるセルフアラ
インコンタクトホール22を形成する。その後、第１図実
施例と同様の工程を施し、下面キャパシタ電極11,キャ
パシタ絶縁膜12,上面電極13などを形成する。
以上説明したように本発明は、スタック型ダイナミッ
クRAMのメモリセルのMOSトランジスタのサイドウォール
を角状に形成することにより、メモリセルの集積度を低
下させることなくキャパシタ電極の面積を増加させるこ
とができ、容量を増加できるという効果を有する。
クRAMのメモリセルのMOSトランジスタのサイドウォール
を角状に形成することにより、メモリセルの集積度を低
下させることなくキャパシタ電極の面積を増加させるこ
とができ、容量を増加できるという効果を有する。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を製造工
程順に説明するための断面図、第２図（ａ），（ｂ）は
本発明の第２の実施例を製造工程順に説明するための断
面図、第３図は従来の半導体装置の段面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート絶縁膜、４……ゲート電極、５……ツノ出し
用窒化膜、６……サイドウォール、７……ソース領域、
８……ドレイン領域、9,14……層間絶縁膜、10,15……
コンタクトホール、11……キャパシタ下面電極、12……
キャパシタ絶縁膜、13……キャパシタ上面電極、16……
シリサイド配線。
程順に説明するための断面図、第２図（ａ），（ｂ）は
本発明の第２の実施例を製造工程順に説明するための断
面図、第３図は従来の半導体装置の段面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート絶縁膜、４……ゲート電極、５……ツノ出し
用窒化膜、６……サイドウォール、７……ソース領域、
８……ドレイン領域、9,14……層間絶縁膜、10,15……
コンタクトホール、11……キャパシタ下面電極、12……
キャパシタ絶縁膜、13……キャパシタ上面電極、16……
シリサイド配線。
Claims (1)
- 【請求項１】一導電型半導体基板上にゲート絶縁膜を介
して形成されたゲート電極と、このゲート電極の両側に
このゲート電極を間にはさむようにして前記基板に形成
された反対導電型のソース（またはドレイン）およびド
レイン（またはソース）領域と、前記ゲート電極の上お
よびドレイン領域の上にわたり形成された、絶縁膜を間
にはさむ下面電極と上面電極からなるメモリセル用キャ
パシタとを有する半導体装置において、前記ゲート電極
の両脇にこのゲート電極上面より突出した絶縁物のサイ
ドウォールが形成され、このサイドウォールの前記ドレ
イン側のサイドウォールを含み前記ゲート電極上面から
ドレイン領域上面にわたり絶縁膜を介して前記メモリセ
ル用キャパシタが形成されていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118169A JP2867601B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118169A JP2867601B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414866A JPH0414866A (ja) | 1992-01-20 |
| JP2867601B2 true JP2867601B2 (ja) | 1999-03-08 |
Family
ID=14729828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118169A Expired - Lifetime JP2867601B2 (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867601B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359155B1 (ko) * | 1995-04-07 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체소자의전하저장전극의제조방법 |
-
1990
- 1990-05-08 JP JP2118169A patent/JP2867601B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414866A (ja) | 1992-01-20 |
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