JP2950550B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、フィールド酸化膜とゲート電極との上側
にわたって、容量部を積層配置した１トランジスタ１キ
ャパシタ型のダイナミックランダムアクセスメモリ（以
下、DRAMという）装置の製造に適用して好適な半導体記
憶装置の製造方法に関するものである。

（従来の技術） 従来、半導体装置の容量素子として、１トランジスタ
型RAMの容量部分はデータ線部となるソース拡散領域と
トランスファーゲート部とともに厚い酸化膜からなるい
わゆるフィールド酸化膜間の基板表面近傍に形成されて
いた。

しかしながら、半導体集積回路の高集積化が進行する
につれ、かかる容量部の占める領域を縮小させる必要が
生じている。

このため基板表面に形成される絶縁膜を、誘電率の大
きなものとして蓄積電荷量を増大させるか、若しくは容
量部を前記フィールド酸化膜上に形成する等の方法が提
案されている。

特に、フィールド酸化膜上の誘電層により容量素子を
形成するという方法は、小さなセル面積で、大きな蓄積
容量を有する容量素子を得ることが可能で、集積回路の
高集積化に有効である。

そこで、積層型の容量素子の蓄積電荷量を同程度の占
有面積について増加させた積層容量素子に関して、特開
昭57−112066号公報（以下、第１従来例という）により
開示されている。

第２図はこの第１従来例の１トランジスタ型RAMの構
成を示す断面図である。

この第２図において、１はＰ型シリコン基板、２と３
はn⁺拡散領域、４はフィールド酸化膜、５と７はフィー
ルド酸化膜４上に形成された導電層、６と９はSiO₂等の
絶縁膜、８は多晶質シリコン等からなるゲート電極、10
はAl等の金属からなるビット線である。

フィールド酸化膜４上の導電層５と７が絶縁膜６で互
いに分離され、電荷の蓄積を可能にしている。

この第２図では、フィールド酸化膜４上に、３層のた
とえばＰをドープしたポリシリコン層による導電層5,7
をそれぞれSiO₂等の絶縁膜6,11を介して形成されてい
る。

導電層５と12は、それぞれ接続され、容量素子の接地
電極となり、また、導電層７はn⁺型拡散領域２と接続し
て、電荷蓄積電極となっている。

この第２図より明らかなように、接地電極となる導電
層５と12と電荷蓄積電極となる導電層７との対向面積を
大きくすることができ、その蓄積電荷量の増大を図って
いる。

また、同じ平面的なキャパシタ電極の面積で大容量を
得るようにした多層キャパシタが特開昭59−104156号公
報（以下、第２従来例という）により開示されている。

第３図（Ａ）〜第３図（Ｄ）はこの多層キャパシタの
製造工程断面図である。

まず、第３図（Ａ）に示すように、Ｐ型のSi基板21上
に例えばLOCOS法でフィールド酸化膜22を形成した後、
このSi基板21の素子領域に熱酸化膜23₁を形成する。

次いで、全面に厚さ約0.5μｍの多結晶シリコン層を
形成した後、全面にリンを拡散し、写真蝕刻法によりパ
ターニングして、開孔部24を有する導電体膜としての多
結晶シリコンからなる第１のキャパシタ電極25を形成す
る。

ここで、Si基板21、熱酸化膜23₁および第１のキャパ
シタ電極25により第１のキャパシタが形成される。

次いで、熱酸化処理を施して、前記１のキャパシタ電
極25の周囲に第３図（Ｂ）に示すように厚さ1000Åの第
１の酸化膜26を形成する。

この後、写真蝕刻法により開孔部24から露出するSi基
板21上の熱酸化膜23₁のみを除去する。

次に、第３図（Ｃ）に示すように、全面に厚さ0.5μ
ｍの多結晶シリコン層を形成した後、全面にリンを拡散
し、写真蝕刻法によりパターニングして一部が前記開孔
部24を通ってSi基板21に接続する導電体膜としての多結
晶シリコンからなる第２のキャパシタ電極27を形成す
る。ここで、第２のキャパシタ電極27、第１の酸化膜26
および第１のキャパシタ電極25により第２のキャパシタ
が形成され、かつこの第２のキャパシタと前記第１のキ
ャパシタとにより並列接続された２層構造の多層キャパ
シタが構成される。

次いで、前記第２のキャパシタ電極27の周囲に厚さ約
1000Åの第２の酸化膜28を形成する。

次いで、露出するSi基板21上の熱酸化膜23₁を除去し
た後、熱酸化処理を再度施してSi基板21上にゲート酸化
膜となる熱酸化膜23₂を形成する。

さらに、全面に多結晶シリコン層を形成した後、写真
蝕刻法によりパターニングして熱酸化膜23₂の一部から
第1,第２の酸化膜26,28の一部に亘る領域上に多結晶シ
リコンからなるワード線電極29を形成する。

次に、露出する熱酸化膜23₂を除去した後、第３図
（Ｄ）に示すように、露出するSi基板21表面にリン拡散
を行なってビット線となるN⁺拡散層30を形成する。

以下、常法により、全面にCVD−酸化膜31を形成した
後、前記N⁺拡散層30、ワード線電極29、第１の多結晶シ
リコンパターン25の夫々の一部に対応するCVD−酸化膜3
1、第１の熱酸化膜26部分に第１〜第３のコンタクト部3
2₁〜32₃を形成し、しかる後これらコンタクト部32₁〜32
₃にAlからなる取出し電極33₁〜33₃を形成し、さらに全
面に保護膜34を形成することによりＤ−RAMを製造す
る。

（発明が解決しようとする課題） しかしながら、上記第１従来例および第２従来例のい
ずれにおいても、製造工程が複雑であり、したがって、
製造歩留りも悪く、コストの低減化を阻害するものであ
る。

また、第１従来例では、フィールド酸化膜４上の導電
層５と７間を絶縁膜６で互いに分離して、キャパシタを
形成しており、第２従来例ではSi基板21と熱酸化膜23₁
と第１キャパシタ電極25とで第１のキャパシタを形成
し、第２のキャパシタ電極27と、第１の酸化膜26と第１
のキャパシタ電極25とにより第２のキャパシタを形成
し、多層キャパシタとしているから、実効的なキャパシ
タ面積が少ないという問題点があった。

この発明は、前記従来技術がもっている問題点のう
ち、製造工程が複雑で製造歩留まりが悪く、コストの低
減を阻害するという点と、実効的なキャパシタ面が小さ
い点について解決した半導体記憶装置の製造方法を提供
するものである。

（課題を解決するための手段） この発明は、半導体基板上に形成されるトランジスタ
部及びキャパシタ部を有する半導体記憶装置の製造方法
において、前記キャパシタ部を形成する工程は、前記半
導体基板上に層間絶縁膜を形成する工程と、前記層間絶
縁膜上に第１のプレート電極、第１の誘電膜、第１のス
トレージ電極を順次形成した後、これらの層の一部を開
口して前記半導体基板を露出させる開口を形成する工程
と、この開口の側壁に絶縁性のサイドウォールを形成す
る工程と、前記露出した半導体基板上から前記第１のス
トレージ電極上に延在する第２のストレージ電極を形成
する工程と、前記第２のストレージ電極上に前記第１の
誘電膜に接続する第２の誘電膜を形成する工程と、前記
第２の誘電膜上に第２のプレート電極を形成する工程と
を有するものである。

（作用） 本発明の構成によれば、第１のストレージ電極と電極
接続領域とを第２のストレージ電極で接続され、この第
１、第２のストレージ電極をストレージ電極とし、その
上の誘電体を介して形成された第２のプレート電極とス
トレージ電極の下層の第１のプレート電極とによりスト
レージ電極を挾み込む構造となり、セルの面積を増大す
ることなく、キャパシタ容量がほぼ倍増となる。したが
って、前記問題点を除去できる。

（実施例） 以下、この発明の半導体記憶装置の製造方法の実施例
について図面に基づき説明する。

第１図（Ａ）ないし第１図（Ｈ）はその一実施例の工
程断面図である。

まず、第１図（Ａ）に示すように、Ｐ型シリコンから
なる半導体基板41（以下基板という）にチャネルストッ
プ領域42をイオン注入によって形成した後、約600（n
m）の膜厚のフィールド酸化膜43を選択酸化法によって
形成する。

続いて、熱酸化処理によって、酸化シリコンを約25
（nm）の膜厚で成長させ、さらに、減圧CVD（Chemical
Vapor Deposition:化学的気相成長）法によって約300
（nm）の膜厚でポリシリコンを被着する。

しかる後、このポリシリコンにリン（Ｐ）を５×10²⁰
（cm^-3）程度の不純物濃度で拡散させる。

次に、図示していないレジストパターンをマスクとし
て、四フッ化炭素（CF₄）を用いたドライエッチング技
術により上述のポリシリコンをパターニングし、ゲート
電極44が得られる。

この後、フッ酸を用いて上述したゲート電極44に対す
るセルフアラインでゲート酸化膜45が形成される。

続いて、上述したゲート電極44とフィールド酸化膜43
とをイオン注入のマスクとして、砒素（As）を６×10¹⁵
（cm^-2）程度のドーズ量でイオン注入する。

このようなイオン注入によって、ゲート電極44とフィ
ールド酸化膜43との間に相当する基板41には電極接続領
域46が形成される。

さらに、ゲート電極44の、電極接続領域とは相対する
側の基板41には配線接続領域47が形成される。

この電極接続領域46および配線接続領域47はMOSトラ
ンジスタのソースドレイン領域も兼ねている。

次に、CVD法を用いて、基板41の表面に酸化シリコン
を成長させて、約150（nm）の膜厚で層間絶縁膜48を形
成し、第１図（Ａ）に示すような下地が得られる。

次に、第１図（Ｂ）に示すように、上述の層間絶縁膜
48の表面に減圧CVD法により、約100nmの膜厚でポリシリ
コンを堆積し、４×10²⁰cm^-3程度の濃度でＰ（リン）を
拡散して、第１のプレート電極49とする。

続いて、減圧CVD法でセルキャパシタの誘電体となる
第１の窒化シリコン膜50を厚さ20nmで堆積する。

次いで、減圧CVD法でポリシリコンを厚さ100nm程堆積
し、４×10²⁰cm^-3程度の濃度でリンを拡散して、第１の
ストレージ電極51とする。

しかる後、ホトリソエッチング技術によって、電極接
続領域46の一部に第１図（Ｃ）に示すように、コンタク
トホール52を開口し、基板41を露出させる。

次に、CVD法により、シリコン酸化膜を厚さ200nm程堆
積した後、異方性エッチング技術を用いて、コンタクト
ホール52の段差部にセルフアラインで第１図（Ｄ）に示
すように、シリコン酸化膜からなるサイドウォール53を
形成する。

このサイドウォール53の形成で第１のストレージ電極
51上には、シリコン酸化膜は除去されている。

次に、第１図（Ｅ）に示すように、この第１のストレ
ージ電極51と電極接続領域46とを電気的に接続するた
め、減圧CVD法により、ポリシリコン54を厚さ100nmで堆
積し、４×10²⁰cm^-3程度の濃度でリンを拡散する。

このポリシリコン54は第１のストレージ電極51を電極
接続領域46に電気的に接続するとともに、第２のストレ
ージ電極となる。

この場合、サイドウォール53の形成後に、ポリシリコ
ン54で第１のストレージ電極51と電極接続領域46を電気
的に接続しているから、サイドウォール53の頂部と第１
のストレージ電極51との接触部において、第１のストレ
ージ電極51のポリシリコンはエッチングによって、導電
性に影響を与えるようなダメージがない。

すなわち、第１図（Ｄ）において、第１の窒化シリコ
ン膜50の上に第１のストレージ電極となるポリシリコン
を堆積させずにサイドウォールを形成すると、このサイ
ドウォール形成時のエッチングにより、サイドウォール
53の上部での窒化シリコン膜50にダメージが与えられ
る。

しかし、この点について、上述のごとく、この発明で
はそのダメージを回避できることになる。

次に、第１図（Ｆ）に示すように、ホトリソエッチン
グ技術を用いて第１のストレージ電極51と第２のストレ
ージ電極となるポリシリコン54を同時にパターニングし
て、ストレージ電極55全体が完成する。

続いて、減圧CVD法で、セルキャパシタの誘電体とな
る第２の窒化膜56を厚さ20nmで堆積する。

次いで、第１図（Ｇ）に示すように、減圧CVD法でポ
リシリコンを厚さ100nm程堆積し、４×10²⁰cm^-3程度の
濃度で、リンを拡散して、第２のプレート電極57とな
る。

次に、従来のホトリソエッチング技術を用いて、第１
のプレート電極49および第２のプレート電極57を加工し
て、第１図（Ｈ）の断面構造を得る。

すなわち、コンタクト部を除いて、第２のストレージ
電極（ポリシリコン54）の上側にもキャパシタが形成さ
れ、実効的キャパシタ面積が従来に比較してほぼ２倍と
なる。

上述した工程に続き、従来周知の技術によって中間絶
縁膜、配線用金属パターン、保護膜またはその他図示し
ていない種々の構成成分を形成することにより、上述の
スタックキャパシタを備えた半導体記憶装置が完成す
る。

（発明の効果） 以上、詳細に説明したように、この発明によれば、基
板に形成された電極接続領域上に層間絶縁膜を介して、
第１のプレート電極と第１の窒化シリコン膜と第１のス
トレージ電極とを順次堆積させた後に、コンタクトホー
ルを形成してサイドウォールを形成し、その後第１のス
トレージ電極と電極接続部とを第２のストレージ電極で
接続し、第２のストレージ電極上に誘電体を介して第２
のプレート電極を形成することにより、第１および第２
のプレート電極でストレージ電極を挾むようにしたの
で、従来法に比べ実効的なキャパシタ面積をほぼ２倍に
することができる。

このキャパシタ容量の増加により、セルからの読出信
号が大きくなり、動作範囲の広い半導体装置あるいは、
従来よりセル面積の縮少を可能とし、記憶容量の大きな
半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図（Ａ）ないし第１図（Ｈ）はこの発明の半導体記
憶装置の製造方法の一実施例の工程断面図、第２図は従
来の積層容量素子の断面図、第３図（Ａ）ないし第３図
（Ｄ）は従来の多層キャパシタの製造方法を説明するた
めの工程断面図である。 41……基板、46……電極接続領域、48……層間絶縁膜、
49……第１のプレート電極、50……第１の窒化シリコン
膜、51……第１のストレージ電極、52……コンタクトホ
ール、53……サイドウォール、54……ポリシリコン、55
……ストレージ電極、56……第２の窒化膜、57……第２
のプレート電極。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に形成されるトランジスタ部
   及びキャパシタ部を有する半導体記憶装置の製造方法に
   おいて、 前記キャパシタ部を形成する工程は、 前記半導体基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第１のプレート電極、第１の誘電
   膜、第１のストレージ電極を順次形成した後、これらの
   層の一部を開口して前記半導体基板を露出させる開口を
   形成する工程と、 この開口の側壁に絶縁性のサイドウォールを形成する工
   程と、 前記露出した半導体基板上から前記第１のストレージ電
   極上に延在する第２のストレージ電極を形成する工程
   と、 前記第２のストレージ電極上に前記第１の誘電膜に接続
   する第２の誘電膜を形成する工程と、 前記第２の誘電膜上に第２のプレート電極を形成する工
   程とを有することを特徴とする半導体記憶装置の製造方
   法。