JP2892443B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、スタック型メモリセルを有するDRAM（Dy
namic Random Access Memory）ICの段差被覆性の大幅な
改善と電極面積を最大限広く形成できるようにした半導
体装置の製造方法に関するものである。
namic Random Access Memory）ICの段差被覆性の大幅な
改善と電極面積を最大限広く形成できるようにした半導
体装置の製造方法に関するものである。
（従来の技術） 基板Si表面上に、セルキャパシタを形成するいわゆる
プレーナ型DRAMの微細化は、面積上の制限から高集積化
に適さず、1MDRAM以降はスタックまたはトレンチ型に代
表される３次元構造のセルが精力的に開発されてきた。
プレーナ型DRAMの微細化は、面積上の制限から高集積化
に適さず、1MDRAM以降はスタックまたはトレンチ型に代
表される３次元構造のセルが精力的に開発されてきた。
その中でも、スタックキャパシタセルは製造上の容易
性から広く使用されているが、今後の微細化のために
は、さらに容量の増加が必須とされている。
性から広く使用されているが、今後の微細化のために
は、さらに容量の増加が必須とされている。
第３図は従来の代表的なスタックキャパシタセルの断
面構造を示したものである。この第３図において、１は
半導体Si基板、2,3はこの半導体基板１と反対の導電性
を有する拡散層で、４は酸化膜ある。
面構造を示したものである。この第３図において、１は
半導体Si基板、2,3はこの半導体基板１と反対の導電性
を有する拡散層で、４は酸化膜ある。
また、５は薄い絶縁膜であり、６はその上に形成され
たトランスファゲート電極、7,8はそれぞれ下部電極と
ゲート電極を分離するための絶縁膜である。
たトランスファゲート電極、7,8はそれぞれ下部電極と
ゲート電極を分離するための絶縁膜である。
この絶縁膜7,8上には、多結晶Si膜９が形成されてい
る。この多結晶Si膜９は下部電極となるものである。こ
の多結晶Si膜９上には、容量となる薄い絶縁膜10が形成
されており、通常はこの絶縁膜10は酸化膜、窒化膜の複
合膜が使用される。
る。この多結晶Si膜９は下部電極となるものである。こ
の多結晶Si膜９上には、容量となる薄い絶縁膜10が形成
されており、通常はこの絶縁膜10は酸化膜、窒化膜の複
合膜が使用される。
この薄い絶縁膜10上に上部電極となる多結晶Si膜11が
形成されており、さらに、その上に酸化膜12、メタル配
線層13が順次形成されている。
形成されており、さらに、その上に酸化膜12、メタル配
線層13が順次形成されている。
絶縁膜12は、下層配線層とメタル配線層13との分離を
行うための絶縁膜であり、通常ボロン、リンなどの不純
物として含む酸化膜が使用されている。
行うための絶縁膜であり、通常ボロン、リンなどの不純
物として含む酸化膜が使用されている。
また、メタル配線層13はコンタクト部14を介して半導
体基板１と導通する。
体基板１と導通する。
なお、15は拡散層２と多結晶Si膜９とが導通するよう
に形成したコンタクト部である。
に形成したコンタクト部である。
（発明が解決しようとする課題） 従来のスタックキャパシタセルは以上のような構造を
なしており、微細化するうえで、以下に列挙する課題が
ある。
なしており、微細化するうえで、以下に列挙する課題が
ある。
（１）キャパシタ容量が多結晶Si膜9,11からなる下部電
極、上部電極面積および電極間に介在する薄い絶縁膜10
で規定されるため、微細化を進めるうえでは、電極面積
の維持、膜質を損なうことなく絶縁膜10を薄膜化する必
要がある等、困難な点が多々ある。
極、上部電極面積および電極間に介在する薄い絶縁膜10
で規定されるため、微細化を進めるうえでは、電極面積
の維持、膜質を損なうことなく絶縁膜10を薄膜化する必
要がある等、困難な点が多々ある。
（２）微細化した場合、メモリセル部分で半導体基板と
導通を図るコンタクト部14が微細化され、特にスタック
構造では、段差が急峻となるため、コンタクト部分での
アルミ配線の段差被覆性の低下、固相エピタキシャルに
よるコンタクト抵抗の増大等信頼性上の課題が顕在化し
てくる。
導通を図るコンタクト部14が微細化され、特にスタック
構造では、段差が急峻となるため、コンタクト部分での
アルミ配線の段差被覆性の低下、固相エピタキシャルに
よるコンタクト抵抗の増大等信頼性上の課題が顕在化し
てくる。
この発明は前記従来技術が持っている問題点のうち、
電極面積を維持するのが困難な点と、微細化に伴いアル
ミ配線の段差的被覆性の低下をきたす点について解決し
た半導体装置の製造方法を提供するものである。
電極面積を維持するのが困難な点と、微細化に伴いアル
ミ配線の段差的被覆性の低下をきたす点について解決し
た半導体装置の製造方法を提供するものである。
（課題を解決するための手段） この発明は前記問題点を解決するために、半導体装置
の製造方法において、半導体基板の能動領域にトランス
ファゲート電極形成後絶縁膜を形成して平坦化してビッ
トおよびセル用のコンタクト孔を形成する工程と、この
コンタクト孔を下部電極となる多結晶Si膜で埋めてキャ
パシタ絶縁膜および上部電極と絶縁膜を順次形成後、上
部電極のパターニング時に下部電極も連続エッチングに
より除去して下部電極を１ビットずつに分割するように
下部電極を露出させる工程とを導入したものである。
の製造方法において、半導体基板の能動領域にトランス
ファゲート電極形成後絶縁膜を形成して平坦化してビッ
トおよびセル用のコンタクト孔を形成する工程と、この
コンタクト孔を下部電極となる多結晶Si膜で埋めてキャ
パシタ絶縁膜および上部電極と絶縁膜を順次形成後、上
部電極のパターニング時に下部電極も連続エッチングに
より除去して下部電極を１ビットずつに分割するように
下部電極を露出させる工程とを導入したものである。
（作 用） この発明によれば、半導体装置の製造方法において、
以上のような工程を導入したので、下部電極のパターニ
ング前に絶縁膜が平坦化され、下部電極のパターニング
を高精度で行い得るとともに、その後キャパシタ絶縁
膜、上部電極、絶縁膜を形成して、上部電極のパターニ
ングと同時に下部電極のパターニングを行い、下部電極
を１ビットずつに分割するから、ビット線のコンタクト
部にあらかじめ下部電極が埋め込まれ、ビット線となる
配線部分の段差が急峻にならなくなり、したがって前記
問題点を除去できる。
以上のような工程を導入したので、下部電極のパターニ
ング前に絶縁膜が平坦化され、下部電極のパターニング
を高精度で行い得るとともに、その後キャパシタ絶縁
膜、上部電極、絶縁膜を形成して、上部電極のパターニ
ングと同時に下部電極のパターニングを行い、下部電極
を１ビットずつに分割するから、ビット線のコンタクト
部にあらかじめ下部電極が埋め込まれ、ビット線となる
配線部分の段差が急峻にならなくなり、したがって前記
問題点を除去できる。
（実施例） 以下、この発明の半導体装置の製造方法の実施例につ
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｉ）はその一実施例の工程断面図である。
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｉ）はその一実施例の工程断面図である。
まず、第１図（ａ）において、100はSi半導体基板、1
01,102はメモリセルの能動領域191を分離する厚いフィ
ールド絶縁膜である。
01,102はメモリセルの能動領域191を分離する厚いフィ
ールド絶縁膜である。
次いで、第１図（ｂ）に示すように、薄いゲート絶縁
膜103を能動領域191上に形成し、主に多結晶Si膜、ポリ
サイド構造からなるトランスファゲート電極104,105を
パターニングした後、このSi半導体基板100と反対の導
電性を有する拡散層106,107,108を形成する。
膜103を能動領域191上に形成し、主に多結晶Si膜、ポリ
サイド構造からなるトランスファゲート電極104,105を
パターニングした後、このSi半導体基板100と反対の導
電性を有する拡散層106,107,108を形成する。
次に、第１図（ｃ）に示すように、全面に第１の絶縁
膜を形成し、ボロンまたはリンを高濃度の不純物として
含む絶縁膜のリフローもしくは公知のエッチバック技術
により平坦な層109を得る。
膜を形成し、ボロンまたはリンを高濃度の不純物として
含む絶縁膜のリフローもしくは公知のエッチバック技術
により平坦な層109を得る。
次に、キャパシタ下部電極となる多結晶Si膜とSi半導
体基板100と導通を得るためのコンタクト孔110,111と、
ビット線となる配線とSi半導体基板100との導通を得る
ためのビットコンタクト孔112をそれぞれ第１図（ｄ）
に示すように、ホトリソグラフィおよびエッチングによ
り開孔する。
体基板100と導通を得るためのコンタクト孔110,111と、
ビット線となる配線とSi半導体基板100との導通を得る
ためのビットコンタクト孔112をそれぞれ第１図（ｄ）
に示すように、ホトリソグラフィおよびエッチングによ
り開孔する。
次いで、第１図（ｅ）に示すように、前記コンタクト
孔110,111及びビットコンタクト孔112を埋め尽くし、平
坦部で3000Å以内の堆積膜厚を有する多結晶Si膜を減圧
CVD法によて堆積した後、ビットコンタクトを挟んで２
ビット分となる面積をパターニング形成し、多結晶Si膜
パターン113を得た後、キャパシタ絶縁膜114を全面に形
成する。
孔110,111及びビットコンタクト孔112を埋め尽くし、平
坦部で3000Å以内の堆積膜厚を有する多結晶Si膜を減圧
CVD法によて堆積した後、ビットコンタクトを挟んで２
ビット分となる面積をパターニング形成し、多結晶Si膜
パターン113を得た後、キャパシタ絶縁膜114を全面に形
成する。
第２図は第１図（ｅ）の工程で得た段階でのメモリセ
ルの平面図を示したものである。この第２図における20
0で囲まれた領域は能動領域を示し、第１図（ａ）の能
動領域191と同じである。また204,205はトランスファゲ
ート電極の配線である。206,208は多結晶Si膜とSi基板
との導通を図るためのコンタクト孔であり、第１図
（ｅ）で示した多結晶Si膜パターン113で埋められてい
る。
ルの平面図を示したものである。この第２図における20
0で囲まれた領域は能動領域を示し、第１図（ａ）の能
動領域191と同じである。また204,205はトランスファゲ
ート電極の配線である。206,208は多結晶Si膜とSi基板
との導通を図るためのコンタクト孔であり、第１図
（ｅ）で示した多結晶Si膜パターン113で埋められてい
る。
また、第２図の207はビット配線とSi半導体基板との
導通をとるためのビットコンタクト孔であり、ビットコ
ンタクトを形成するように、同様に第１図（ｅ）で示し
た多結晶Si膜パターン113で埋められている。201は下部
電極となる多結晶Si膜の形成パターンであり、通常はビ
ット線コンタクトを境にして分離されるようにパターン
形成されているが、この発明では、２ビット分が１体と
なっている。
導通をとるためのビットコンタクト孔であり、ビットコ
ンタクトを形成するように、同様に第１図（ｅ）で示し
た多結晶Si膜パターン113で埋められている。201は下部
電極となる多結晶Si膜の形成パターンであり、通常はビ
ット線コンタクトを境にして分離されるようにパターン
形成されているが、この発明では、２ビット分が１体と
なっている。
ここで、説明を再び第１図に戻す。第１図（ｆ）で
は、前記キャパシタ絶縁膜114上に上部電極となる多結
晶Si膜115,第２の絶縁膜116を連続形成する。
は、前記キャパシタ絶縁膜114上に上部電極となる多結
晶Si膜115,第２の絶縁膜116を連続形成する。
次に、第１図（ｇ）に示すように、ビットコンタクト
を含む開孔部117を形成するように、前記第２の絶縁膜1
16,多結晶Si膜115,キャパシタ絶縁膜114,多結晶Si膜パ
ターン113をエッチングにより除去する。また、この
時、ビットコンタクト部分に埋め込まれた多結晶Si膜パ
ターン113に相当する多結晶Si膜190が露出する迄エッチ
ング処理する。
を含む開孔部117を形成するように、前記第２の絶縁膜1
16,多結晶Si膜115,キャパシタ絶縁膜114,多結晶Si膜パ
ターン113をエッチングにより除去する。また、この
時、ビットコンタクト部分に埋め込まれた多結晶Si膜パ
ターン113に相当する多結晶Si膜190が露出する迄エッチ
ング処理する。
第２図の平面図では、上部電極のパターン203は破線
で示すように、下部電極201を必ず分離するようエッチ
ング処理が施される。
で示すように、下部電極201を必ず分離するようエッチ
ング処理が施される。
次に、第１図（ｈ）に示すように、再度全面に第３の
絶縁膜を形成し、公知のエッチバック処理により、上部
電極となる多結晶Si膜115,下部電極となる多結晶Si膜パ
ターン113の側面を覆うようにサイドウォール膜118,119
として残存させる。
絶縁膜を形成し、公知のエッチバック処理により、上部
電極となる多結晶Si膜115,下部電極となる多結晶Si膜パ
ターン113の側面を覆うようにサイドウォール膜118,119
として残存させる。
最後に、第１図（ｉ）に示すように、前記ビット線コ
ンタクト部分に埋め込まれた多結晶Si膜190に導通する
ように、アルミニウムを主体とした配線120を形成し、
スタック型メモリセルを得る。
ンタクト部分に埋め込まれた多結晶Si膜190に導通する
ように、アルミニウムを主体とした配線120を形成し、
スタック型メモリセルを得る。
（発明の効果） 以上詳述したように、この発明によれば、トランスフ
ァゲート電極の形成後、第１の絶縁膜を平坦化してコン
タクト孔を形成後、下部電極でコンタクト孔を埋め込ん
でキャパシタ絶縁膜と上部電極および第２の絶縁膜を順
次形成し、下部電極が露出するまで、上部電極のパター
ニングを行って、下部電極を１ビットずつ分割するよう
にしたので、下部電極パターニング以前に下層絶縁膜が
十分平坦化されているため、下部電極のパターニング精
度、合わせ余裕等が向上し、電極実効面積の拡大が可能
となる。
ァゲート電極の形成後、第１の絶縁膜を平坦化してコン
タクト孔を形成後、下部電極でコンタクト孔を埋め込ん
でキャパシタ絶縁膜と上部電極および第２の絶縁膜を順
次形成し、下部電極が露出するまで、上部電極のパター
ニングを行って、下部電極を１ビットずつ分割するよう
にしたので、下部電極パターニング以前に下層絶縁膜が
十分平坦化されているため、下部電極のパターニング精
度、合わせ余裕等が向上し、電極実効面積の拡大が可能
となる。
また、ビット線コンタクト部に予め多結晶Si膜が埋め
込まれており、ビット線となる配線部分の段差が急峻と
ならず、配線被覆性が大幅に向上する。
込まれており、ビット線となる配線部分の段差が急峻と
ならず、配線被覆性が大幅に向上する。
さらに、上部電極と下部電極の多結晶Si膜を連続エッ
チング処理するため合わせ余裕等を考慮する必要がない
等の利点がある。
チング処理するため合わせ余裕等を考慮する必要がない
等の利点がある。
第１図（ａ）ないし第１図（ｉ）はこの発明の半導体装
置の製造方法の一実施例の工程断面図、第２図は同上実
施例における第１図（ｅ）の工程終了段階の平面図、第
３図は従来のスタックキャパシタセルの断面図である。 100……Si半導体基板、101,102……フィールド絶縁膜、
103……ゲート絶縁膜、104,105,204,205……トランスフ
ァゲート電極、106〜108……拡散層、109……平坦な
層、110〜112,117,206〜208……コンタクト孔、113……
多結晶Si膜パターン、114……キャパシタ絶縁膜、115,1
90……多結晶Si膜、116……絶縁膜、118,119……サイド
ウォール、191、200……能動領域。
置の製造方法の一実施例の工程断面図、第２図は同上実
施例における第１図（ｅ）の工程終了段階の平面図、第
３図は従来のスタックキャパシタセルの断面図である。 100……Si半導体基板、101,102……フィールド絶縁膜、
103……ゲート絶縁膜、104,105,204,205……トランスフ
ァゲート電極、106〜108……拡散層、109……平坦な
層、110〜112,117,206〜208……コンタクト孔、113……
多結晶Si膜パターン、114……キャパシタ絶縁膜、115,1
90……多結晶Si膜、116……絶縁膜、118,119……サイド
ウォール、191、200……能動領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8282 H01L 27/04 H01L 21/822
Claims (1)
- 【請求項１】（ａ）半導体基板上の能動領域にトランス
ファゲート電極を形成した後、表面を平坦化した第１の
絶縁膜を形成する工程と、 （ｂ）前記基板に導通するコンタクト孔およびビットコ
ンタクト孔を形成し、前記コンタクト孔およびビットコ
ンタクト孔を含めて下部電極となる多結晶Si膜を形成
し、その上にキャパシタ絶縁膜を形成し、更に前記キャ
パシタ絶縁膜上に上部電極となる多結晶Si膜および第２
の絶縁膜を順次形成する工程と、 （ｃ）ビットコンタクトとなる領域の前記第２の絶縁膜
と、前記上部電極となる多結晶Si膜と、前記キャパシタ
絶縁膜と、前記下部電極となる多結晶Si膜とをエッチン
グにより除去し、下部電極の多結晶Si膜を１ビット分に
分割するように前記ビットコンタクト孔を埋めた多結晶
Si膜を露出させる工程と、 （ｄ）前記エッチングにより除去した部分の側壁を、第
３の絶縁膜で被覆してサイドウォール膜を形成する工程
と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152721A JP2892443B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152721A JP2892443B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0445571A JPH0445571A (ja) | 1992-02-14 |
| JP2892443B2 true JP2892443B2 (ja) | 1999-05-17 |
Family
ID=15546700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152721A Expired - Fee Related JP2892443B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892443B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| JPH08236622A (ja) * | 1995-02-28 | 1996-09-13 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-06-13 JP JP2152721A patent/JP2892443B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445571A (ja) | 1992-02-14 |
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