JP3940440B2 - 半導体メモリ装置のキャパシター製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 68
- 239000003990 capacitor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 239000000463 material Substances 0.000 claims description 325
- 238000005530 etching Methods 0.000 claims description 206
- 125000006850 spacer group Chemical group 0.000 claims description 189
- 238000000034 method Methods 0.000 claims description 34
- 239000002131 composite material Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 30
- 238000002955 isolation Methods 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 325
- 238000003860 storage Methods 0.000 description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 40
- 239000011229 interlayer Substances 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 235000012239 silicon dioxide Nutrition 0.000 description 18
- 239000000377 silicon dioxide Substances 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 15
- 238000000151 deposition Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- -1 HTO Chemical compound 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【産業上の利用分野】
本発明は半導体メモリ装置の情報電荷記憶用キャパシター製造方法に係り、特にメモリセルの高信頼性と大きいセルキャパシタンスのためのダブルシリンダー形ストレージ電極を含む高集積半導体メモリのキャパシター製造方法に関する。
【0002】
【従来の技術】
メモリセル面積の減少によるセルキャパシタンスの減少はDRAM(Dynamic Random Access Memory)の集積度増加を妨げる要因となるが、セルキャパシタンスの減少問題はメモリセルの読み出し能力を低下させソフトエラー率を増加させるだけでなく、低電圧での素子動作を妨げ、作動の際電力消耗を過多にするので半導体メモリ装置の高集積化のためには必ず解決されるべき課題である。
【0003】
通常、約1.5μm2 のメモリセル面積を有する64Mb級DRAMにおいては一般的な2次元的なスタック形メモリセルを使用するならTa2 O5 のような高誘電率の物質を使用しても充分なキャパシタンスが得にくいので3次元的構造のスタック形キャパシターを提案しセルキャパシタンスの向上を図っている。二重スタック(Double stack)構造、フィン(Fin) 構造、円筒形電極 (Cylindrical electrode)構造、スプレッドスタック(Spread stack)構造及びボックス(Box) 構造はメモリセルのセルキャパシタンス増加のため提案されたスタック形キャパシターである。
【0004】
円筒構造は円筒の外面だけでなく内面まで有効キャパシター領域に利用でき3次元的スタック形キャパシター構造になるが、特に64Mb級メモリセルやそれ以上に高集積されるメモリセルに適した構造である。又、現在は円筒の内部に円柱或いは他の円筒を添加することによりシリンダーの内面及び外面だけでなく、シリンダー内に形成された柱や内部シリンダーの外面までも有効セルキャパシタンス領域に利用するための改善されたスタック形キャパシター構造が提案されている。
【0005】
一例として、T.カガ(Kaga)らが提案した1.5V動作64MbDRAMのための王冠形のスタック形キャパシターセル(Crown-Shaped Stacked-Capacitor Cell for 1.5-V Operation 64-Mb DRAM's)にはシリンダー(外部シリンダー)の内部に又他の内部シリンダーが形成されている。(このような構造を以下ダブルシリンダーと称する)
【0006】
図1乃至図4は前記T.カガ(Kaga)らの論文に述べられている従来の方法による半導体メモリ装置のダブルシリンダー形スタック形キャパシターの製造方法を説明するために示した断面図である。
【0007】
図1は外部シリンダーを形成するための第1多結晶シリコン層34とスペーサ36を形成する段階を説明する。特に、フィールド酸化膜12により活性領域及び分離領域に区切られた半導体基板の前記活性領域に、一つのビットライン20とドレイン領域16を共有しそれぞれが一つずつのソース領域14及びゲート電極18を具備する2個のトランジスタを形成した後に、結果物全面に前記トランジスタを他の導電層(以後の段階により製造される導電層)から絶縁させるための絶縁層19を形成する。次いで、この結果物全面に平坦化層22を形成した後、前記ソース領域14上に積層されている絶縁層及び平坦化層を部分的に除きストレージ電極をソース電極14と連結するためのコンタクトホールを形成する。こうして得られた結果物の全面に第1多結晶シリコンを沈積し前記コンタクトホールを満たす柱電極30を形成し、これで得られた結果物全面に第1二酸化シリコン層24と窒化シリコン層26及び第2二酸化シリコン層32を積層し続ける。そして、前記ソース領域14上に形成された第2二酸化シリコン層32、窒化シリコン層26及び第1二酸化シリコン層24を部分的に除き井戸を形成する。この井戸は各セル単位で限定された模様に形成され前記柱電極30の表面を露出させる。次に、結果物全面に外部シリンダーを形成するための第1多結晶シリコン層34を形成した後、前記第1多結晶シリコン層34の上に第3二酸化シリコン層を形成する。この第3二酸化シリコン層を異方性蝕刻することにより前記井戸の内部側壁に第3二酸化シリコン層からなるスペーサ36を形成する。
【0008】
図2では第2多結晶シリコン層38及び第4二酸化シリコン層40を形成する段階を説明する。図1の段階以後に、スペーサ36が形成されている結果物の全面に第3多結晶シリコンを蒸着し外部シリンダーを形成するための第2多結晶シリコン層38を形成しこの結果物の全面に第4二酸化シリコン層40を形成し第2多結晶シリコン層の表面が露出されないようにする。
【0009】
図3ではストレージ電極100を形成する段階を説明している。図2の段階を完了した後に、前記第4の二酸化シリコン層40をエッチバックするが、この際エッチバック工程は前記第2多結晶シリコン層38の一部分が外部に露出されるまで結果物の全面に対し実施される。前記第2多結晶シリコン層38の露出された部分を異方性蝕刻で除き第1多結晶シリコン層34の一部を露出させこの露出された部分も同様に異方性蝕刻により除かれる。こうして外部シリンダー34′及び内部シリンダー38′からなるストレージ電極100を形成する。この際、参照符号40′は前記第4二酸化シリコン層40をエッチバックすることにより内部シリンダー内に残された酸化物を指示する。
【0010】
図4ではキャパシターを完成する段階を説明する。図3に示す酸化物滓40′、スペーサ36及び第2二酸化シリコン層32を取り除いた後前記ストレージ電極100全面に誘電体膜110を形成し、次いで結果物の全面に第4多結晶シリコンを蒸着しプレート電極120を形成することにより、ストレージ電極100、誘電体膜110及びプレート電極120からなるキャパシターを完成する。
【0011】
前述した従来の方法による半導体メモリ装置のキャパシター製造方法によると、外部円筒の内部に又他の内部円筒の添加されたダブルシリンダー形ストレージ電極が形成でき半導体メモリ装置のセルキャパシタンスを向上させることはできるが、次のような短所を有する。
【0012】
第1)図1に示したように柱電極の形成のためコンタクトホールを形成した後このコンタクトホールを第1多結晶シリコンで満たすが、第1多結晶シリコンがコンタクトホールを埋める状態によりその上部に形成される円筒の模様が左右されるのでコンタクトホール部分にのみ前記第1多結晶シリコンを正確に満たすことが重要だが、その工程が非常に難しい。
【0013】
第2)図1に示したように、前記第2二酸化シリコン層32を異方性蝕刻し前記井戸を形成する工程において、前記井戸はその側壁が傾斜するよう形成されやすいが、プレート電極形成の際セルの間に孔(Void)を発生させ半導体メモリ装置の電気的特性を潜在的に低下させる。
【0014】
第3)図3に説明したように、第4の二酸化シリコン層40をエッチバックする工程はその程度が調節しにくいので均一のセルキャパシタンスの確保が困難である。
【0015】
第4)図2でのように、ストレージ電極が三つの多結晶シリコンにより構成されるので、各多結晶シリコン間の境界面には自然酸化膜ができ直列抵抗成分が大きくなり、各導電層間の接着性のよくない場合ウェハーを回転する時のように力を加えると多結晶シリコンのかけらが取れることもある。
【0016】
第5)こうして得られたダブルシリンダー形電極の端部分が尖って形成されるので漏洩電流の発生する可能性が多い等の問題点が指摘された。
【0017】
【発明が解決しようとする課題】
本発明の目的は半導体装置の高集積度と大きいセルキャパシタンスが確保できる半導体メモリ装置のダブルシリンダー形キャパシターを製造する方法を提供する。
【0018】
【課題を達成するための手段】
前記目的を達成するために、本発明は導電層或いは導電性パターンの上に外部シリンダーを形成するための蝕刻マスク(以下、外部蝕刻マスクという)と内部シリンダーを形成するための蝕刻マスク(以下、内部蝕刻マスクという)を形成した後前記外部蝕刻マスクと内部蝕刻マスクを利用し前記導電層又は導電性パターンを蝕刻することを特徴とする半導体メモリ装置のキャパシター製造方法を提供する。
【0019】
要約すれば、本発明は半導体基板上に導電性構造物を形成する段階と、前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、前記外部蝕刻マスク及び内部蝕刻マスクを利用し前記導電性構造物を異方性蝕刻することによりダブルシリンダー形の第1電極を形成する段階と、前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、前記第1電極を被覆する誘電体膜を形成する段階と、前記誘電体膜の上に第2電極を形成する段階を具備することを特徴とする半導体メモリ装置のキャパシター製造方法を提供する。前記導電性構造物は各セル単位に形成される導電性パターン或いは外部蝕刻マスクの外側に溝を有する導電層となる。又、前記導電性パターンはその縁の近所に突出された段差部が形成できる。
【0020】
外部蝕刻マスクは突出された段差部分の外壁に形成されたスペーサであり、内部蝕刻マスクは突出された段差部分の内壁に形成されたスペーサである。
【0021】
本発明の一態様によれば、前記外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、各セル単位で限定された模様の第1物質層パターンを形成する段階と、前記第1物質層パターンの側壁に第1スペーサを形成する段階と、前記第1スペーサの側壁に第2スペーサを形成する段階と、前記第1物質層パターンと第1スペーサ及び第2スペーサを利用し前記導電層を異方性蝕刻することにより、各セル単位に形成される導電層パターンを形成する段階と、第1物質層パターン及び第2スペーサを取り除く段階と、前記第1スペーサを蝕刻マスクとして利用し前記導電性パターンを異方性蝕刻し部分的に蝕刻することにより突出された段差部を有する第2導電性パターンを形成する段階と、前記突出された段差部分の内部側壁に内部スペーサを形成し前記突出された段差部分の外部側壁に外部スペーサを形成する段階と、前記第1スペーサを取り除く段階により形成される。
【0022】
本発明の他の態様によると、前記外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、各セル単位に形成される第1物質層パターンを形成する段階と、前記第1物質層パターンの側壁に第1スペーサを形成する段階と、第1スペーサの側壁に第2スペーサを形成する段階と、前記第1物質層パターン及び第1スペーサと第2スペーサを利用し前記導電層を異方性蝕刻することにより、各セル単位に形成される導電性パターンを形成する段階と、前記第1物質層パターン及び第2スペーサを取り除く段階と、第1スペーサの内壁に内部蝕刻マスクを形成し第1スペーサの外壁に外部蝕刻マスクを形成した後前記第1スペーサを取り除く段階により形成され得る。
【0023】
本発明の又他の態様によれば、溝を有する導電層と外部蝕刻マスク及び内部蝕刻マスクは、半導体基板上に導電層を形成する段階と、前記導電層上に第1物質層を形成する段階と、第2物質層パターンと第3物質パターンから構成され各セル単位に形成される複合パターンを形成する段階と、前記複合パターン上に第1スペーサを形成する段階と、前記第1スペーサと第3物質層パターンを蝕刻マスクとして利用し第1物質層を異方性蝕刻することにより第1物質層パターンを形成する段階と、前記第1スペーサ及び第3物質層パターンを取り除く段階と、前記第1物質層パターンの側壁に外部蝕刻マスクを形成し第2物質層パターンの側壁に内部蝕刻マスクを形成する段階と、前記第2物質層パターンを取り除き溝を形成することにより、溝を具備した導電層パターンを提供する段階により形成される。
【0024】
本発明の又他の態様によれば、溝を具備する導電層と外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、前記導電層上に第1物質層を形成する段階と、第1物質層上に第2物質層パターンと第3物質層パターンから構成され各セル単位に形成される複合パターンを形成する段階と、前記複合パターンの上に第1スペーサを形成する段階と、第1スペーサと第3物質層パターンを蝕刻マスクとして利用し第1物質層を異方性蝕刻することにより第1物質層パターンを形成する段階と、第1スペーサと第3物質層を取り除く段階と、第1物質層パターンの側壁に外部蝕刻マスクを形成し第2物質層パターンの側壁に内部蝕刻マスクを形成する段階と、前記第2物質層パターンを取り除き溝を形成することにより溝を具備する導電層パターンを提供する段階と、前記第1物質層パターンを異方性蝕刻する段階により形成される。
【0025】
本発明の又他の態様によると、溝を具備する導電層と外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、前記導電層の上に第1物質層パターンと第2物質層パターンから構成され各セル単位に形成される複合パターンを形成する段階と、セル単位で隣り合う前記複合パターンの間に入り込んだ部分を有する第3物質層を形成する段階と、前記入り込んだ部分の側壁に第1スペーサを形成する段階と、前記第1スペーサを蝕刻マスクとして利用し前記第3物質層を異方性蝕刻することにより第1スペーサの下に第3物質層パターンを形成する段階と、前記第1スペーサ及び第2物質層パターンを取り除く段階と、前記第3物質層パターンの外壁に外部蝕刻マスクを形成し前記第3物質層パターンと第1物質層パターンの間に内部蝕刻マスクを形成する段階と、前記外部蝕刻マスク、内部蝕刻マスク、第3物質層パターン及び第1物質層パターンを蝕刻マスクとして利用し前記導電層を部分的に蝕刻することにより、溝を具備する導電層を提供する段階と、前記第1物質層パターンと前記第3物質層パターンを取り除く段階により形成される。
【0026】
【作用】
本発明によれば、キャパシターのダブルシリンダー形ストレージ電極は外部シリンダーを形成するための外部蝕刻マスクと内部シリンダーを形成するための内部蝕刻マスクを利用し一つの導電層から形成される。これは自然酸化膜の影響を避け電極の耐久性を高め、内部シリンダーと外部シリンダーの高さを等しくすることにより、大きいセルキャパシタンスが確保できる。又、本発明のストレージ電極は端が尖っておらずそれによる漏洩電流問題が避けられる。
【0027】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
【0028】
〔第1実施例〕
図5乃至図9は本発明による半導体メモリ装置の製造方法の第1実施例を説明する断面図である。
【0029】
図5は第1導電層50の上に第1物質パターン52を形成する段階を示す。特に、複数の活性領域を分離(隔離)するために半導体基板10の上にフィールド酸化膜12を形成する。次いで、ビットライン20とドレイン領域16を共有しソース領域14とゲート電極18を個々に具備する複数のトランジスタが各活性領域上に形成される。ゲート電極18はフィールド酸化膜12の上にまで延長配置されワードライン18′を形成する。そして、純粋な酸化膜、例えば高温酸化膜HTO を結果物の全面に塗布し前記トランジスタを以後の工程により形成される導電素子(例えば、ストレージ電極)から絶縁させるための絶縁層19を形成する。絶縁層19の上には絶縁物質、例えばBPSG(borophosphorous silicate glass)やPSG(phosphor silicate glass )が結果物全面に塗布され、次いで平坦化工程が遂行されその表面が平坦化された平坦化層22を形成する。
【0030】
平坦化層22の上には任意の蝕刻方法に関して蝕刻率(蝕刻速度)の相異なる二絶縁物質、例えばHTOのような酸化物と窒化シリコン(Si3 N4 )のような窒化物が交互に蒸着され蝕刻阻止層42と第1、第2及び第3隔離層として第1層間絶縁膜44、第2層間絶縁膜46と第3層間絶縁膜48を形成する。この際、蝕刻阻止層42は窒化シリコンのような窒化物を約100〜200Åの厚さで蒸着し形成する。第1層間絶縁膜44はHTOのような酸化物を500〜1,000Åの厚さで蒸着し形成する。第2層間絶縁膜46は窒化シリコンのような窒化物を約500〜1,000Åの厚さで蒸着し形成する。第3層間絶縁膜48はHTOのような酸化物を約500〜1,000Åの厚さで蒸着し形成する。
【0031】
第1及び第3層間絶縁膜44、48は第2層間絶縁膜46を下部構造物(即ち、蝕刻阻止層42)及び上部構造物(例えば後続段階で形成される第1導電層)から分離するために形成される。
【0032】
次に、トランジスタのソース領域の直上に沈積された物質を取り除きストレージ電極をソース領域14と連結するコンタクトホールを形成する。導電性物質、例えば不純物のドープされた多結晶シリコンをコンタクトホールを形成した結果物の表面上に約4,000〜6,000Åの厚さで沈積し前記コンタクトホールを満たす第1導電層50を形成する。第1導電層50の上には任意の蝕刻に対し第1導電層を構成する物質と蝕刻率の異なる第1物質を1,000〜1,500Åの厚さで塗布し第1物質層を形成する。そして、第1物質層を各セル単位で限定されるようパタニングし第1物質パターン52を完成する。第1物質として酸化シリコンを使用することもできる。
【0033】
図6は第1スペーサ54、第2スペーサ56及び第1導電性パターン50aを形成する段階を説明する。図5に示す結果物全面に窒化シリコンを塗布し約500〜1,000Å位の厚さで窒化シリコンを形成する。その後、前記窒化シリコン層を異方性蝕刻し第1物質パターン52の側壁に第1スペーサ54を形成する。この結果物の全面に酸化物を約500〜1,000Å位の厚さで塗布し酸化膜を形成し、この酸化膜を異方性蝕刻し第1スペーサ54の側壁に第2スペーサ56を形成する。次に、第1物質パターン52と第1スペーサ54及び第2スペーサ56を蝕刻マスクとして使用し第1導電層50の露出された部分を第3層間絶縁膜48の表面が露出されるまで異方性蝕刻し第1導電性パターン50aを形成する。
【0034】
図7はその縁の近所に突出された段差部分を具備する第2導電性パターン50bを形成する段階を説明する。それぞれ酸化物から構成された第1物質パターン52、第2スペーサ56及び第3層間絶縁膜48を取り除いた後に、第1スペーサ54を蝕刻マスクとして利用し第1導電性パターン50aを所定の深さ、例えば500Å位蝕刻することにより、その縁近所に突出された段差部分を有する第2導電性パターン50bを形成する。この段差部分は後続く段階で第3スペーサを形成するために使用される。
【0035】
図8はダブルシリンダーを形成するための第3スペーサ58a、58bを形成した後に第2導電性パターン50bを蝕刻する段階を説明する。図7の段階を終えた後に、ともに窒化シリコンから構成された第1スペーサ54及び第2層間絶縁膜46を取り除く。次に、任意の蝕刻に対し第1導電性物質50とその蝕刻率の異なる第2物質、例えばHTOのような酸化シリコン又は窒化シリコンを前記結果物の全面に約500〜1,000Åの厚さで塗布し第2物質層を形成する。第2物質として、本実施例ではHTOが使用された。第2物質層を異方性蝕刻し第2導電性パターンの突出された段差部分の側壁にダブルシリンダー構造を形成するための第3スペーサ58a、58bと第2導電性パターンの側壁にダミースペーサ58′を形成する。ここで、参照符号58a、58bは各々外部シリンダーと内部シリンダーを形成するための第3スペーサを指す。この際、第1層間絶縁膜44は部分的に蝕刻され第2導電性パターンの間にある蝕刻阻止層42の一部を露出させる。外部シリンダーを形成するための第3スペーサ58a及び内部シリンダーを形成するための第3スペーサ58bを蝕刻マスクとして利用し、第2導電性パターン50bを約3,000〜5,000Åの厚さで異方性蝕刻することにより、図9に示すストレージ電極100を形成する。ここで、点線で表した部分はこの蝕刻段階から取り除かれる部分を意味し、この蝕刻の深さは蝕刻時間を調節することにより制御される。(このようなエッチングを時間エッチングとする)
【0036】
図9はキャパシターを完成する段階を示す。図8の段階以後に、全て酸化シリコンからなる第3スペーサ58a、58bとダミースペーサ58′、第1層間絶縁膜44はBOE(buffered oxide etchant)又は希釈されたHF溶液を利用した湿式蝕刻により取り除かれる。次いで、誘電体膜110、例えば酸化物/窒化物/酸化物(ONO)膜や窒化物/酸化物(NO)膜或いはTa2 O5 膜をストレージ電極100の全面にSiO等価厚さで45〜60Åの厚さで塗布するか、電極材の多結晶シリコン表面を熱窒化するか、あるいは電極としてシリコン電極上に金属タンタルTaを付着させた後に表面酸化する。この時、シリコン電極100を軽くエッチングして、多結晶構造による凹凸を形成させれば、一層の表面積拡大が期待できる。次に、導電性物質、即ち不純物のドープされた多結晶シリコンを誘電体膜110の上に蒸着しプレート電極120を形成する。
【0037】
〔第2実施例〕
図10乃至図11は本発明による半導体メモリ装置のキャパシター製造方法の第2実施例を示す断面図である。
【0038】
本実施例は第2層間絶縁膜46を形成する代わりに第2導電層が形成されることを除けば第1実施例と類似した方法で遂行される。第2導電層を構成する物質は、望ましくは第1導電層50を構成する物質と同一の物質が用いられる。
【0039】
図10はその縁近所に突出された段差部分を有する第2導電性パターン50bを形成する段階を説明する。本段階は第1実施例の図7に説明したような方法で遂行される。しかしながら、第2導電性パターン50bを形成するために第1スペーサ54をエッチングマスクとして利用し第1導電性パターン50aを異方性蝕刻する際、これと共に第2導電層も蝕刻され、第2導電性パターン50bの下で各セル単位で限定された模様に第2導電性パターン60を形成する。第2導電性パターン60はダブルシリンダー形のストレージ電極に電気的に連結された付加的なフィン構造の電極となる。
【0040】
図11は本実施例によるキャパシターを完成する段階を説明する。図10の段階以後に、図8乃至図9に示す段階が第1実施例のような方法で遂行され二つのシリンダー(内部及び外部シリンダー)と一端がトランジスタのソース領域14に連結され他端がダブルシリンダー形電極100bに連結され、これを支持する柱電極100aと前記柱電極100aがその中心を通過するフィン構造の付加電極100cを有するダブルシリンダー形の電極100bを有するストレージ電極100を形成する。
【0041】
〔第3実施例〕
図12乃至図15は本発明による半導体メモリ装置のキャパシター製造方法の第3実施例を説明する断面図である。
【0042】
第1実施例では第2導電性パターン50bを形成するために第1導電性パターン50aを部分的に蝕刻した後ダブルシリンダー形のストレージ電極を形成するための第3スペーサ58a、58bを第2導電性パターン50bの突出部の側壁に形成した。この際、本実施例ではダブルシリンダー形ストレージ電極を形成するためのスペーサ62a、62bを(図8でのように)第1導電性パターン50aを蝕刻せず第1スペーサ54の側壁に直接形成した。
【0043】
図12は第1導電性パターン50a上に第1スペーサ54を残して置く段階を説明する。図5及び図6に示した段階を遂行した後、全て酸化シリコンからなる第2スペーサ56及び第1物質層パターン52をBOE或いは希釈されたHF溶液を利用し湿式蝕刻することにより取り除く。
【0044】
図13は第3スペーサ62a、62bを形成する段階を説明する。図12の段階を終えた後、結果物全面に任意の蝕刻に対し第1スペーサ54及び第1導電性パターン50aを構成する物質と蝕刻率の異なる第2物質、例えばHTOのような酸化物を500〜1,000Åの厚さで塗布し、第2物質層を形成する。次いで、第2物質を異方性蝕刻しダブルシリンダー形ストレージ電極を形成するための第3スペーサ62a、62bを形成する。ここで、参照番号62a、62bはそれぞれ外部シリンダーと内部シリンダーを形成するための第3スペーサを指示する。この際、ダミースペーサ62′は第1導電性パターン50aの側壁に形成される。
【0045】
図14は第1導電性パターン50aを蝕刻する段階を説明する。第1スペーサ54を取り除いた後外部シリンダーを形成するための第3スペーサ62a及び内部シリンダーを形成するための第3スペーサ62bを第1実施例のような方法で蝕刻マスクとして利用し第 1導電性パターン50aを約3,000〜5,000Å位の厚さまで異方性蝕刻する。窒化シリコンから構成された第1スペーサ54を取り除く際、窒化シリコンから構成された第2絶縁層46も共に取り除かれる。ここで、点線で表示される部分は本蝕刻段階により取り除かれる。
【0046】
図15はキャパシターを完成する段階を説明する。図14の段階以後に、第3スペーサ62a、62b、ダミースペーサ62′及び第1層間絶縁膜44を取り除く。次に、誘電体膜110及びプレート電極120が第1実施例のような方法で形成され、そうしてストレージ電極100、誘電体膜110及びプレート電極120を備えて形成されたキャパシターを完成する。
【0047】
本実施例によれば、ストレージ電極の高さは第1実施例に比べ約500〜1,000Å位高くなる。即ち、第1実施例によると、第1導電性パターンは第2導電性パターンを形成するために蝕刻されるべきであった。しかしながら、本実施例ではこのようなエッチングが要らず、従って第1実施例に比べ同じ厚さを有する導電層に対してより高いストレージ電極が得られる。
【0048】
付加的に、第2層間絶縁膜46が第1導電層を構成する物質と同じ物質からなる第2導電層に代われれば、図11に示したような主なダブルシリンダー形電極上に付加的なフィン構造の電極を有するストレージ電極が本実施例により得られることは注目すべきである。
【0049】
〔第4実施例〕
図16乃至図23は本発明による半導体メモリ装置のキャパシター製造方法に関する第4実施例を説明する断面図である。
【0050】
図16は第1導電層50、第1物質層78、第2物質層80及び第3物質層82を形成する段階を説明する。
【0051】
特に、第2層間絶縁膜46と第3層間絶縁膜48を形成する過程が略されることを除いては第1実施例の手続きが第1導電層50(図5)を形成するところまで反復される。任意の蝕刻に対し第1導電層50を構成する物質と蝕刻率の異なる第1物質、例えば窒化シリコンのような窒化物やHTOのような酸化物を第1導電層50の上に約1,000Å位の厚さで塗布し第1物質層78を形成する。又、任意の異方性蝕刻に対し第1導電層50を構成する物質と同じ蝕刻率を有する第2物質、例えば多結晶シリコンを第1物質層78の上に約1,000Å位の厚さで塗布し第2物質層80を形成する。その後、任意の等方性蝕刻に対し第2物質層78、第1物質層80及び第1導電層76を構成する物質と蝕刻率の異なる第3物質、例えばHTOのような酸化物或いはシリコン窒化物のような窒化物を第2物質層上に約1,000Å位の厚さで塗布し、第3物質層82を形成する。
【0052】
図17は複合パターン83を形成する段階を説明する。第3物質層と第2物質層を従来の写真蝕刻工程を通じて異方性蝕刻し、各セル単位で限定され第3物質層パターン82a及び第2物質層80aからなる複合パターン83を形成する。
【0053】
図18は第1スペーサ84と第1の第1物質層パターン78aを形成する段階を説明する。図17の段階以後に、複合パターン83の形成されている結果物全面にHTOのような酸化物を約1,000Åの厚さで塗布し酸化膜を形成する。こうして得られた酸化膜は複合パターンの側壁に第1スペーサ84を形成するために異方性蝕刻される。次いで、複合パターン83と第1スペーサ84を蝕刻マスクとして利用し第1物質層78を異方性蝕刻することにより第1の第1物質層パターン78aを形成する。
【0054】
図19はダブルシリンダーを形成するための第2スペーサ86a、86bを形成する段階を説明する。BOEのようなエッチング溶液を利用し湿式蝕刻をすることにより第1スペーサ83及び第3物質層パターン82aを取り除いた後、HTOにような酸化物を結果物全面に約500Å位の厚さで塗布し酸化膜を形成する。酸化膜は異方性蝕刻され、第2物質層パターン80aの側壁に外部シリンダーを形成するための第2スペーサ86a及び第1の第1物質層パターン78aの側壁に内部シリンダーを形成するための第2スペーサ86bを形成する。
【0055】
図20は第1導電性パターン50cを形成する段階を説明する。図19の段階以後に、結果物上の第2物質層パターン80aを第1の第1物質層パターン78aの表面が外部に露出されるまで異方性蝕刻し第2物質層パターン80aを取り除く。この際、これと同時に第2物質と同一の物質からなる第1導電層50の一部分(第1の第1物質層パターン78a上に外部シリンダーを形成するための第2スペーサ86aの間)が第2物質層パターン80aの厚さと同じ深さで部分的に蝕刻され第2スペーサ86aの間に溝を有する第1導電性パターン50cを形成する。この段階は第2物質層パターン80aを構成する物質と第1導電層50を構成する物質と同一の物質なので容易に遂行され得る。そうして、各セルの間に溝を有する第1導電性パターン50cが得られる。
【0056】
ここで、第1導電層50の蝕刻された量(溝の深さ)は第2物質層パターン80aの厚さにより決定され得るので、この段階は時間蝕刻工程でぶつかる工程再現性問題に構わず容易に遂行され得る。
【0057】
図21は第2の第1物質層パターン78bを形成する段階を説明する。図20の段階以後に、第1の第1物質層パターンは第2スペーサ86bを蝕刻マスクとして異方性蝕刻され、第2スペーサ86bの下部に位置し第1物質からなる第2の第1物質層パターン78bを形成する。
【0058】
図22はダブルシリンダー形ストレージ電極100を形成する段階を説明する。図21の段階以後に、結果物全面に第2スペーサ86a、86bを蝕刻マスクとし第1導電層パターン50cを蝕刻対象物とし、第1層間絶縁膜44の表面が露出されるまで異方性蝕刻を実施しダブルシリンダー形ストレージ電極100を形成する。ここで、溝の深さがダブルシリンダーの下部支持部分の厚さt(第1導電層の厚さ−溝の深さ)を決定することに注意しなければならない。
【0059】
図23は誘電体膜110とプレート電極120を形成しキャパシターを完成する段階を説明する。第2スペーサ86a、86b、第2の第1物質層パターン78bと第1層間絶縁膜44を取り除いた後、誘電体膜110及びプレート電極120を第1実施例のような方法で形成し、ストレージ電極100、誘電体膜110及びプレート電極120からなるキャパシターを完成する。
【0060】
本実施例で、図20に示すように第1導電層50の溝を形成する時、溝の深さは第2物質層パターン80aの厚さにより決定されるので、この実施例の方法は容易に遂行され得る。このような溝(凹部)形成と下部電極の分離過程を要約すると次のようになる。
【0061】
第1工程で厚さt1の電極層Aを基板上に形成し、第2工程で目的の下部電極外周より少し小さい平面形状を有する第1マスクを電極層Aの上方に形成する。第1マスクは厚さt2であって、特定のエッチング操作を受ける時にエッチ速度が導電層AのN倍である。
【0062】
第3工程では第1マスク上に第2マスク層を形成し、これに異方性エッチング操作を施して、第1マスク及び導電層Aに影響することなく、第1マスク側面にサイドスペーサを形成する。
【0063】
第4工程において前記特定エッチング操作により第1マスクと導電層Aを同時にエッチし、この時に前記サイドスペーサがエッチされなければ、一定時間後には、サイドスペーサにより囲まれた領域を残して導電層Aが島状に残り、島と島の間では基板が露出する。この時、第1マスクの直下では、導電層Aに凹部が生じて、その底の厚さはt2/Nとなるはずである。
【0064】
現実には種々のバラツキが考えられるので、基板露出を検知した後に若干のオーバーエッチを続けて工程を終わらせる。従って、t2/Nをオーバーエッチ量に対し十分厚くするとよい。このような方法は被エッチング物である導電層Aと第1マスクとの自己整合的操作であって、工程管理を容易にする。又、前記実施例のように、導電層Aと第1マスクの間に他の目的を有するマスクを介在させ、エッチングを2工程に分離しても本質的な変化はない。
【0065】
〔第5実施例〕
図24乃至図30は本発明による半導体メモリ装置の製造方法の第5実施例を説明する断面図である。
【0066】
図24は第1導電層50と複合パターン79を形成する段階を説明する。第1実施例の手続きが、第1層間絶縁膜44、第2層間絶縁膜46及び第3層間絶縁膜48を形成することを略するのを除けば第1導電層50を形成することまで(図5)反復される。ストレージ電極をソース領域14に連結するコンタクトホールを形成した後、不純物のドープされた多結晶シリコンのような導電性物質を結果物の全面に4,000〜6,000Åの厚さで沈積し第1導電層50を形成する。その次に、任意の蝕刻に対し第1導電層を構成する物質とその蝕刻率の異なる物質、例えば酸化物(即ち、CVD酸化物)や窒化物(即ち、窒化シリコン)を第1導電層の全面に500〜1,000Åの厚さで沈積し第1物質層を形成する。そして、任意の蝕刻に対し第1物質層と第1導電層を構成する物質と蝕刻率の異なる物質、例えば窒化物(第1物質が酸化物の場合)や酸化物(第1物質が窒化物の場合)を500〜1,000Å位の厚さで沈積し、第1物質層上に第2物質層を形成する。この第2物質層上にはフォトレジストが塗布されフォトレジスト膜が形成され、このフォトレジスト膜は露光及び現像過程を経てパタニングされ、各セル単位で限定された模様のフォトレジストパターンPRを形成する。フォトレジストパターンPRを蝕刻マスクとして使用し、第2物質層及び第1物質層を蝕刻することにより、第1物質層パターン78と第2物質層パターン80からなる複合パターン79を形成する。
【0067】
選択的には、コンタクトホールを形成する前に隔離層49を平坦化層22上に形成することもできる。隔離層49は望ましくは任意の蝕刻に対し第2物質層パターン80を構成する物質と蝕刻率の等しかったり似た物質を平坦化層22上に約500〜1,000Å位の厚さで沈積し形成できる。
【0068】
図25は第3物質層82及び第1スペーサ83を形成する段階を説明する。フォトレジストパターンPRを取り除いた後、第1物質層パターンを構成する物質と同一の物質を複合パターン79の形成されている結果物の全面に、約500〜1,000Åの厚さで沈積し、複合パターン79を被覆し、複合パターンの間にリセスされた部分を有する第3物質層82を形成する。次に、第2物質層パターン80を構成する物質と同一の物質を第3物質層上に約500Åの厚さで塗布し第4物質層を形成し、この第4物質層を異方性蝕刻し第3物質層82のリセスされた部分の側壁に第1スペーサ83を形成する。その結果、第3物質層82は複合パターン79と第1スペーサ83の間に介される。
【0069】
図26は第3物質層パターン82aを形成する段階を説明する。図25の段階以後に、第1スペーサ83を蝕刻マスクとして利用し第3物質層を第1導電層50の表面が外部に露出されるまで異方性蝕刻する。そうして、第3物質層パターン82aが第1スペーサ83の直下に形成される。
【0070】
この際、複合パターン79を構成する第2物質層パターン80を成す物質は所定の異方性蝕刻に対し第3物質層82を成す物質と蝕刻率が異なるので第2物質層80は第1物質層78が異方性蝕刻されることから防ぐ。それに、第3物質層パターン82aが第1物質層パターン78を完全に取り囲む円筒状に形成され第1物質層パターンから所定の距離ほど離れて位置することに注目する必要がある。この間隔は第3物質層82の厚さにより決定される。
【0071】
図27は外部シリンダーを形成するのに外部蝕刻マスクとして利用される第4物質層スペーサ90a及び内部シリンダーを形成することにおいて内部エッチングマスクとして利用される第4物質層スペーサ90bを形成する段階を説明する。第1スペーサ83及び第2物質層パターン80を取り除いた後、任意の蝕刻に対し第1導電層50及び第1物質層パターン78を構成する物質と蝕刻率の異なる物質、例えば第2物質層パターン80を成す物質と同一の物質(即ち、窒化物或いは酸化物)を結果物の全面に沈積し、第4物質層を形成した後、第1物質層パターン78及び第3物質層パターン82aが外部に露出されるまで第4物質層をエッチバックして第3物質層パターン82aの外壁に外部シリンダーを形成するための外部蝕刻マスクとして第4物質層スペーサ90aを形成し第1物質層パターン78と第3物質層パターン82aの間の空間に内部シリンダーを形成するための内部蝕刻マスクとして第4物質層パターン90bを形成する。
【0072】
図28は外部シリンダーを形成するための外部蝕刻マスクとして使用される第4物質スペーサ90a及び内部シリンダーを形成するための第4物質パターン90bを含む第1導電層パターン50aを形成する段階を説明する。第1導電層50を約500〜1,000Å位の厚さで異方性蝕刻した後、第1物質層パターン78、第3物質層パターン82a、第4物質スペーサ90a及び第4物質パターン90bを蝕刻マスクとして使用し外部蝕刻マスクの間に溝を有する第1導電層パターン50aを形成するためにBOEのような酸化物エッチング溶液や燐酸のような窒化物エッチング溶液を用い湿式蝕刻することにより第1物質層パターン78及び第3物質層パターン82aを取り除く。
【0073】
図29はストレージ電極100を形成する段階を説明する。図28の段階以後、第1導電層パターン50aの直下に形成された隔離層49の表面が外部に露出されるまで第4物質スペーサ90a及び第4物質パターン90bを蝕刻マスクとして使用し第1導電層パターン50aを異方性蝕刻することにより、各セル単位で分離されたダブルシリンダー形のストレージ電極100を形成する。
【0074】
図30は誘電体膜110及びプレート電極120を形成しキャパシターを完成する段階を説明する。第4物質スペーサ90a及び第4物質パターン90bと隔離層49を取り除いた後、誘電体膜110とプレート電極120を第1実施例のような方法で形成することにより、ストレージ電極100、誘電体膜110及びプレート電極120からなるキャパシターを完成する。
【0075】
ここで、平坦化層上の隔離層の取り除かれた表面領域はセルキャパシタンスを増加させるために有効セルキャパシタンス領域に使用され得る。
【0076】
〔第6実施例〕
図31乃至図35は本発明による半導体メモリ装置の製造方法の第6実施例を説明する断面図である。本実施例では第5実施例の第1導電層上に形成された第2蝕刻阻止層を利用しキャパシターを製造する方法を示す。第2蝕刻阻止層を形成することを除けば本実施例の過程は第5実施例の過程と類似して進行される。
【0077】
図31は第1導電層50、第2蝕刻阻止層51及び複合パターン79を形成する段階を説明する。第2層間絶縁膜46と第3層間絶縁膜48を形成する工程を略することを除けば第1導電層50を形成するところまで(図5)第1実施例の手続きが繰り返される。結果物の中の第1導電層50の上に第2蝕刻阻止層51が約20〜30Å位の厚さで形成される。本実施例で使用される第2蝕刻阻止層51は第1導電層50が外部に露出される時自然的に形成される自然酸化膜であることが望ましい。しかしながら、任意の従来の工程により自然酸化膜のように薄く形成され得る酸化膜や窒化膜が自然酸化膜に代われる。
【0078】
次に、複合パターン79は第5実施例のような方法で自然酸化膜51の上に形成される。しかしながら、この実施例で第1物質層パターン78を構成する物質は第5実施例の第1物質層パターンを構成する物質とは異なる。特に、任意の蝕刻に関し第1導電層50を構成する物質と同じ蝕刻率を有する物質、例えば不純物のドープされた多結晶シリコンを第1物質層パターン78に使用し得る。
【0079】
それに、平坦化層22上に第1蝕刻阻止層42を形成するために任意の蝕刻に関し第2物質層パターン80を構成する物質と蝕刻率が等しかったり似た物質を平坦化層22の上に約70〜500Å位の厚さで沈積した後、任意の蝕刻に対し第2物質層を構成する物質と蝕刻率の異なる物質を第1蝕刻阻止層42上に約70〜1,000Å位の厚さで沈積し第1層間絶縁膜44を形成する。
【0080】
図32は第1スペーサ83と第3物質層パターン82aを形成する段階を説明する。この段階は任意の蝕刻に関し第1物質層パターン48を構成する物質と蝕刻率の同じ物質、例えば多結晶シリコンを第3物質層パターン82aに使用することを除けば、前述したように得られた第2蝕刻阻止層を使用する第5実施例中の図25及び図26に述べられている方法と同じ方式で遂行される。
【0081】
図33は外部シリンダーを形成するための外部蝕刻マスクとして用いられる第4物質層スペーサ90a及び内部シリンダーを形成するための内部蝕刻マスクとして使用される第4物質スペーサ90bを形成する段階を説明する。第1スペーサ83及び第2物質層パターン80を取り除いた後に、窒化物のような第4物質を結果物上に塗布し第4物質層を形成し、この第4物質層は第1物質層パターン78及び第3物質層パターン82aの表面が外部に露出されるまで異方性蝕刻されることにより、外部シリンダーを形成するための外部蝕刻マスクとして用いられる第4物質層スペーサ90a及び内部シリンダーを形成するための内部蝕刻マスクとして用いられる第4物質スペーサ90bを形成する。第2蝕刻阻止層として酸化膜或いは窒化膜が自然酸化膜の代わりに形成されれば、この酸化物や窒化物は第1物質層パターン78及び第3物質層パターン80aがその上に形成された結果物上に第4物質層として塗布される。
【0082】
図34はストレージ電極100を形成する段階を説明する。図33の段階以後に、第1物質層パターン78、第3物質層パターン82a、第4物質スペーサ90a及び第4物質パターン90bを蝕刻マスクとして利用し、外部蝕刻マスクとして使用される第4物質層スペーサ90aの間に挟まれた第2蝕刻阻止層51の一部を選択的に取り除き、第4物質層スペーサ90aの間に位置する第1導電層50の一部を外部に露出させる。次に、第1物質層パターン78、第3物質層82a及び第4物質層スペーサ90aの間の第1導電性50の露出された部分を取り除き、(図28の第1導電層50aと似た模様を有する)第4物質層スペーサ90aの間に介された溝を有する第1導電性パターンを形成する。第1物質層パターン78と第3物質層82aを取り除いた後、第2蝕刻阻止層51の露出された部分と第1導電層50を第1層間絶縁膜44の表面が外部に露出されるまで異方性蝕刻する。
【0083】
図35は誘電体膜110及びプレート電極120を形成しキャパシターを完成する段階を説明する。第4物質スペーサ90a及び第4物質パターン90b、第1層間絶縁膜42を取り除いた後、誘電体膜110及びプレート電極120を第1実施例のような方法で形成することにより、ストレージ電極100、誘電体膜110及びプレート電極120を具備するキャパシターを完成する。
【0084】
本実施例(第6実施例)によると、同じ高さのダブルシリンダーを具備するストレージ電極を第1導電層の上に形成された第2蝕刻阻止層を利用し製造し得る。
【0085】
【発明の効果】
本発明によれば、キャパシターのストレージ電極は単一導電層から得られる。これは自然酸化膜の影響を避けることである。ストレージ電極は一つの導電層から形成されるので電極は容易に破砕されず、一方同じ高さを有する内部シリンダー及び外部シリンダーを得て大きいセルキャパシタンスが確保できる。又、このように形成されたストレージ電極はストレージ電極が相異なる層から形成された場合のように素子間の弱い結合力により容易に破砕されない。
【0086】
本発明によるストレージ電極は電極の端部が尖っておらず漏洩電流の発生が避けられる。又、蝕刻マスクを使用しストレージ電極を形成するために導電層を直接蝕刻するのでストレージ電極が傾斜して形成されることを避け空洞が生ずることが避けられ、本発明による半導体メモリ装置の信頼性を高めることに寄与する。
【0087】
それに、ストレージ電極の下部表面は有効セルキャパシタンス領域に利用されることができ高い集積度を達成するためのセルキャパシタンスを増加させることに貢献する。
【0088】
そして、主なダブルシリンダー形電極部分の直下に付加的なフィン構造の電極を有するストレージ電極が形成されセルキャパシタンスを増加させる。
【図面の簡単な説明】
【図1】 従来の方法による半導体メモリ装置のダブルシリンダー形キャパシター製造方法を説明するために示した断面図である。
【図2】 同じく従来の方法による製造方法を説明するために示した断面図である。
【図3】 同じく従来の方法による製造方法を説明するために示した断面図である。
【図4】 同じく従来の方法による製造方法を説明するために示した断面図である。
【図5】 本発明による半導体メモリ装置のキャパシター製造方法の第1実施例を説明するために示した断面図である。
【図6】 同じく第1実施例を説明するために示した断面図である。
【図7】 同じく第1実施例を説明するために示した断面図である。
【図8】 同じく第1実施例を説明するために示した断面図である。
【図9】 同じく第1実施例を説明するために示した断面図である。
【図10】 本発明による半導体メモリ装置のキャパシター製造方法の第2実施例を説明するために示した断面図である。
【図11】 同じく第2実施例を説明するために示した断面図である。
【図12】 本発明による半導体メモリ装置のキャパシター製造方法の第3実施例を説明するために示した断面図である。
【図13】 同じく第3実施例を説明するために示した断面図である。
【図14】 同じく第3実施例を説明するために示した断面図である。
【図15】 同じく第3実施例を説明するために示した断面図である。
【図16】 本発明による半導体メモリ装置のキャパシター製造方法の第4実施例を説明するために示した断面図である。
【図17】 同じく第4実施例を説明するために示した断面図である。
【図18】 同じく第4実施例を説明するために示した断面図である。
【図19】 同じく第4実施例を説明するために示した断面図である。
【図20】 同じく第4実施例を説明するために示した断面図である。
【図21】 同じく第4実施例を説明するために示した断面図である。
【図22】 同じく第4実施例を説明するために示した断面図である。
【図23】 同じく第4実施例を説明するために示した断面図である。
【図24】 本発明による半導体メモリ装置のキャパシター製造方法の第5実施例を説明するために示した断面図である。
【図25】 同じく第5実施例を説明するために示した断面図である。
【図26】 同じく第5実施例を説明するために示した断面図である。
【図27】 同じく第5実施例を説明するために示した断面図である。
【図28】 同じく第5実施例を説明するために示した断面図である。
【図29】 同じく第5実施例を説明するために示した断面図である。
【図30】 同じく第5実施例を説明するために示した断面図である。
【図31】 本発明による半導体メモリ装置のキャパシター製造方法の第6実施例を説明するために示した断面図である。
【図32】 同じく第6実施例を説明するために示した断面図である。
【図33】 同じく第6実施例を説明するために示した断面図である。
【図34】 同じく第6実施例を説明するために示した断面図である。
【図35】 同じく第6実施例を説明するために示した断面図である。
【符号の説明】
10 半導体基板、12 フィールド酸化膜、14 ソース領域、16 ドレイン領域、18 ゲート電極、18′ワードライン、19絶縁層、22 平坦化層、24 第1二酸化シリコン層、26 窒化シリコン層、30 柱電極、32第2二酸化シリコン層、34 第1多結晶シリコン層、34′外部シリンダー、36 スペーサ(第3二酸化シリコン層)、38 第2多結晶シリコン層、38′内部シリンダー、40 第4二酸化シリコン層、42 蝕刻阻止層、44 第1層間絶縁膜、46 第2層間絶縁膜、48 第3層間絶縁膜、49 隔離層、50 第1導電層、50a 第1導電性パターン、50b 第2導電性パターン、50c 第1導電性パターン、52 第1物質パターン、54 第1スペーサ、56 第2スペーサ、58a,58b 第3スペーサ、58′ダミースペーサ、60 第2導電性パターン、62a,62b スペーサ、62′ダミースペーサ、78 第1物質層、78a,78b 第1物質層パターン、79 複合パターン、80 第2物質層、82 第3物質層、82a 第3物質層パターン、83 複合パターン、84 第1スペーサ、86a 第2スペーサ、90a 第4物質層スペーサ、90b 第4物質層パターン、100 ストレージ電極、110 誘電体膜、120 プレート電極
Claims (13)
- 半導体基板上に、導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第1電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第1電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第2電極を形成する段階を具備し、
前記導電性構造物は各セル単位に形成される導電性パターンであり、
前記外部蝕刻マスクは前記導電性構造物の縁の近所に突出された段差部分の外壁に形成されたスペーサであり、
前記内部蝕刻マスクは前記突出された段差部分の内壁に形成されたスペーサであることを特徴とする半導体メモリ装置のキャパシター製造方法。 - 前記外部蝕刻マスク及び内部蝕刻マスクは、
前記半導体基板上に導電層を形成する段階と、
各セル単位に形成される第1物質層パターンを前記導電層上に形成する段階と、
前記第1物質層パターンの側壁に第1スペーサを形成する段階と、
前記第1スペーサの側壁に第2スペーサを形成する段階と、
前記第1物質層パターンと前記第1スペーサ及び第2スペーサを蝕刻マスクとして利用し前記導電層を異方性蝕刻することにより、前記第1物質層パターン及び前記第2スペーサを取り除く段階と、
前記第1スペーサを蝕刻マスクとして利用し前記導電性構造物の各セル単位に形成される導電性パターンを異方性に部分的に蝕刻することにより突出された段差部分を有する第2の導電性パターンを形成する段階と、
前記突出された段差部の内壁に内部シリンダーを形成し、且つ、その外壁には外部シリンダーを形成するための第3スペーサを形成する段階と、
前記第1スペーサを取り除く段階により形成されることを特徴とする請求項1記載の半導体メモリ装置のキャパシター製造方法。 - 半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第1電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第1電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第2電極を形成する段階を具備し、
前記導電性構造物は、各セル単位に形成される導電性パターンであり、
前記外部蝕刻マスクと内部蝕刻マスクは、
前記半導体基板上に導電層を形成する段階と、
各セル単位に第1物質層パターンを前記導電層上に形成する段階と、
前記第1物質層パターンの側壁に第1スペーサを形成する段階と、
前記第1スペーサの側壁に第2スペーサを形成する段階と、
前記第1物質層パターン及び前記第1スペーサと第2スペーサを蝕刻マスクとして利用し前記導電層を異方性蝕刻することにより、各セル単位で前記導電性パターンを形成する段階と、
前記第1物質層パターン及び前記第2スペーサを取り除く段階と、
前記第1スペーサの内壁に内部蝕刻マスクを、そして前記第1スペーサの外壁に外部蝕刻マスクを形成した後前記第1スペーサを取り除く段階により形成されることを特徴とする半導体メモリ装置のキャパシター製造方法。 - 半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第1電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第1電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第2電極を形成する段階を具備し、
前記導電性構造物は各セル単位に形成される導電性パターンであり、前記導電性パターンを形成する段階に先立ち、半導体基板の上の絶縁物質からなる平坦層への蝕刻を阻止する蝕刻阻止層、第1隔離層、第2隔離層及び第3隔離層を形成する段階を更に具備し、
前記第1隔離層及び第3隔離層は酸化物から構成され、前記第2隔離層は導電性物質から構成され、
前記第2隔離層は前記導電性パターンの下に各セル単位で蝕刻されて一端がトランジスタのソース領域に連結され他端がダブルシリンダー形電極に連結され、
前記ダブルシリンダー形電極を支持する柱電極と前記柱電極がその中心を通過するフィン構造の電極を前記ダブルシリンダー形電極の下部に形成することを特徴とする半導体メモリ装置のキャパシター製造方法。 - 半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第1電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第1電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第2電極を形成する段階を具備する導体メモリ装置のキャパシター製造方法であって、
前記導電性構造物は、各セル単位の間に溝を有する導電層にセル単位に形成される導電性パターンによって構成されており、
前記導電性構造物は、
前記半導体基板上に導電層を形成する段階と、
前記導電層上に第1物質層を形成する段階と、
各セル単位に第2物質層パターン及び第3物質層パターンから構成された複合パターンを前記第1物質層上に形成する段階と、
前記複合パターンの側壁に第1スペーサを形成する段階と、
前記第1スペーサ及び前記第3物質層パターンを蝕刻マスクとして使用し前記第1物質層を異方性蝕刻することにより第1物質層パターンを形成する段階と、 前記第1スペーサ及び前記第3物質層パターンを取り除く段階と、
前記第1物質層パターンの側壁に前記外部蝕刻マスクを形成し前記第2物質層パターンの側壁に内部蝕刻マスクを形成する段階と、
前記第2物質層パターンを取り除き、導電性構造物を構成する各セル単位の間に溝を形成することにより、溝を有する導電性パターンを提供する段階を具備して形成されることを特徴とする半導体メモリ装置のキャパシター製造方法。 - 前記外部蝕刻マスク及び前記内部蝕刻マスクは前記第1スペーサ及び前記第3物質層パターンを取り除く段階以後に得られた結果物上に第3物質層を塗布し前記第3物質層を異方性蝕刻することにより形成された第2スペーサ及び第3スペーサであることを特徴とする請求項5記載の半導体メモリ装置のキャパシター製造方法。
- 半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第1電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第1電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第2電極を形成する段階を具備する半導体メモリ装置のキャパシター製造方法において、
前記半導体基板上に導電性構造物を形成する段階は、
前記半導体基板上に導電層を形成する段階と、
前記導電層上に第1物質層を形成する段階と、
前記第1物質層上に第2物質層パターン及び第3物質層パターンから構成され各セル単位に複合パターンを前記第1物質層上に形成する段階と、
前記複合パターンの側壁に第1スペーサを形成する段階と、
前記第1スペーサ及び前記第3物質層パターンを蝕刻マスクとして使用し前記第1物質層を異方性蝕刻することにより第1物質層パターンを形成する段階と、 前記第1スペーサ及び前記第3物質層パターンを取り除く段階と、
前記第1物質層パターンの側壁に前記外部蝕刻マスクを形成し前記第2物質層パターンの側壁に内部蝕刻マスクを形成する段階と、
前記第2物質層パターンを取り除き各セルの間に溝を形成して溝を有する導電層パターンを提供する段階からなることを特徴とする半導体メモリ装置のキャパシター製造方法。 - 半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第1電極を形成する段階と、前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第1電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第2電極を形成する段階を具備する半導体メモリ装置のキャパシター製造方法であって、
前記半導体基板上に導電性構造物を形成する段階は、
前記半導体基板上に導電層を形成する段階と、
前記導電層の上に第1物質層パターン及び第2物質層パターンから構成され各セル単位に形成された複合パターンを形成する段階と、
前記各セル単位に形成された複合パターンを構成する第1物質層パターン及び第2物質層パターンの間に入り込んだ部分を有する第3物質層を形成する段階と、
前記入り込んだ部分の側壁に第1スペーサを形成する段階と、
前記第1スペーサを蝕刻マスクとして利用し前記第3物質層を異方性蝕刻することにより前記第1スペーサの下部に第3物質層パターンを形成する段階と、
前記第1スペーサ及び前記第2物質層パターンを取り除く段階と、
前記第3物質層パターンの外壁に前記外部蝕刻マスクを形成し前記第3物質層パターンと前記第1物質層パターンの間に内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク、内部蝕刻マスク、前記第3物質層パターン及び前記第1物質層パターンを蝕刻マスクとして使用し前記導電層を部分的に蝕刻することにより、溝を有する前記導電層を提供する段階と、
前記第1物質層パターン及び前記第3物質層パターンを取り除く段階により形成されることを特徴とする半導体メモリ装置のキャパシター製造方法。 - 前記複合パターンを形成する段階以前に前記導電層の上に前記導電層の蝕刻を阻止する前記第2蝕刻阻止層を形成する段階を更に具備することを特徴とする請求項8記載の半導体メモリ装置のキャパシター製造方法。
- 半導体基板上に導電層を形成する段階と、
前記導電層に各セル単位に第1物質層パターンを形成する段階と、
前記第1物質層パターンの側壁に第1スペーサ及び第2スペーサを順次的に形成する段階と、
第1物質層パターン及び前記第1スペーサと第2スペーサを蝕刻マスクとして使用し前記導電層を異方性蝕刻することにより各セル単位で第1導電性パターンを形成する段階と、
前記第1物質層パターン及び前記第2スペーサを取り除く段階と、
前記第1スペーサを蝕刻マスクとして使用し前記第1導電性パターンを部分的に蝕刻することにより、突出された段差部を有する第2導電性パターンを形成する段階と、
前記突出された段差部分の内壁に内部スペーサを形成し前記突出された段差部分の外壁に外部スペーサを形成する段階と、
前記内部スペーサ及び前記外部スペーサを蝕刻マスクとして使用し前記第2導電性パターンを異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置のキャパシター製造方法。 - 半導体基板上に導電層を形成する段階と、
前記導電層の上に各セル単位に第1物質層パターンを形成する段階と、
前記第1物質層パターンの側壁に第1スペーサ及び第2スペーサを順次的に形成する段階と、
前記第1物質層パターンと前記第1スペーサ及び第2スペーサを蝕刻マスクとして使用し前記導電層を異方性蝕刻することにより、各セル単位に第1導電性パターンを形成する段階と、
前記第1物質層パターン及び前記第2スペーサを取り除く段階と、
前記第1スペーサの内壁に内部スペーサを、そして前記第1スペーサの外壁に外部スペーサを形成する段階と、
前記内部スペーサ及び外部スペーサを蝕刻マスクとして使用し前記第1導電性パターンを異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置の製造方法。 - 半導体基板上に導電層を形成する段階と、
前記導電層上に第1物質層を形成する段階と、
第2物質層パターンと第3物質層パターンから構成され各セル単位に複合パターンを前記第1物質層上に形成する段階と、
前記複合パターンの側壁に第1スペーサを形成する段階と、
前記第1スペーサと前記第3物質層パターンを蝕刻マスクとして利用し前記第1物質層を異方性蝕刻することにより第1物質層パターンを形成する段階と、
前記第1スペーサ及び前記第3物質層パターンを取り除く段階と、
前記第1物質層パターンの側壁に第2スペーサを、そして前記第2物質層パターンの側壁に第3スペーサを形成する段階と、
前記第2物質層パターンを取り除いて溝を形成することにより、各セル単位に溝を有する導電層パターンを提供する段階と、
前記第1物質層パターンと前記導電層を異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置の製造方法。 - 半導体基板上に導電層を形成する段階と、
前記導電層の上に第1物質層パターンと第2物質層パターンから構成され各セル単位に形成される複合パターンを形成する段階と、
前記各セル単位に形成される第1物質層パターンと第2物質層パターンから構成される複合パターンの間に入り込んだ部分を有する第3物質層を形成する段階と、
前記入り込んだ部分の側壁に第1スペーサを形成する段階と、
前記第1スペーサを蝕刻マスクとして利用し前記第3物質層を異方性蝕刻することにより、前記第1スペーサの下部に第3物質層パターンを形成する段階と、 前記第1スペーサ及び前記第2物質層パターンを取り除く段階と、
前記第3物質層パターンの外壁に第2スペーサを形成し前記第3物質層パターンと前記第1物質層パターンの間に第4物質層パターンを形成する段階と、
前記第2スペーサ、前記第4物質層パターン、前記第3物質層パターン及び前記第1物質層パターンを蝕刻マスクとして使用し前記導電層を部分的に蝕刻することにより溝を有する前記導電層を提供する段階と、
前記第1物質層パターンと前記第3物質層パターンを取り除く段階と、
前記第2スペーサ及び前記第4物質層パターンを蝕刻マスクとして使用し前記導電層を異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1992-012648 | 1992-07-15 | ||
KR92012648A KR960008865B1 (en) | 1992-07-15 | 1992-07-15 | Method for manufacturing a capacitor in semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06188384A JPH06188384A (ja) | 1994-07-08 |
JP3940440B2 true JP3940440B2 (ja) | 2007-07-04 |
Family
ID=19336407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17319293A Expired - Fee Related JP3940440B2 (ja) | 1992-07-15 | 1993-07-13 | 半導体メモリ装置のキャパシター製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5399518A (ja) |
JP (1) | JP3940440B2 (ja) |
KR (1) | KR960008865B1 (ja) |
DE (1) | DE4323363B4 (ja) |
Families Citing this family (70)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0132859B1 (ko) * | 1993-11-24 | 1998-04-16 | 김광호 | 반도체장치의 커패시터 제조방법 |
JP3520114B2 (ja) * | 1994-07-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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JPH09191088A (ja) * | 1995-11-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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- 1992-07-15 KR KR92012648A patent/KR960008865B1/ko not_active IP Right Cessation
-
1993
- 1993-07-13 JP JP17319293A patent/JP3940440B2/ja not_active Expired - Fee Related
- 1993-07-13 DE DE4323363A patent/DE4323363B4/de not_active Expired - Lifetime
- 1993-07-15 US US08/091,369 patent/US5399518A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE4323363A1 (de) | 1994-01-20 |
KR940003029A (ko) | 1994-02-19 |
US5399518A (en) | 1995-03-21 |
JPH06188384A (ja) | 1994-07-08 |
DE4323363B4 (de) | 2006-11-23 |
KR960008865B1 (en) | 1996-07-05 |
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Legal Events
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A131 | Notification of reasons for refusal |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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