JPH0997879A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0997879A JPH0997879A JP7254104A JP25410495A JPH0997879A JP H0997879 A JPH0997879 A JP H0997879A JP 7254104 A JP7254104 A JP 7254104A JP 25410495 A JP25410495 A JP 25410495A JP H0997879 A JPH0997879 A JP H0997879A
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】
【課題】蓄積電極の機械的強度を増大させると共に、蓄
積電極の縮小化が容易になるキャパシタ構造の製造方法
を提供する。 【解決手段】容量絶縁膜を介して下部容量電極と上部容
量電極とが対向するキャるキャパシタを備えた半導体装
置であって、前記下部容量電極が、一定の高さを有する
導電体支柱と、前記導電体支柱の所定の高さに位置する
側壁に接続し横方向に鍔状に伸び且つその端部が曲折し
縦方向に伸びている導電層とで構成され、前記上部容量
電極が、前記下部容量電極の表面に被着する容量絶縁膜
を介して前記下部容量電極と対向して設けられる。
積電極の縮小化が容易になるキャパシタ構造の製造方法
を提供する。 【解決手段】容量絶縁膜を介して下部容量電極と上部容
量電極とが対向するキャるキャパシタを備えた半導体装
置であって、前記下部容量電極が、一定の高さを有する
導電体支柱と、前記導電体支柱の所定の高さに位置する
側壁に接続し横方向に鍔状に伸び且つその端部が曲折し
縦方向に伸びている導電層とで構成され、前記上部容量
電極が、前記下部容量電極の表面に被着する容量絶縁膜
を介して前記下部容量電極と対向して設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体記憶装置のキャパシタ電
極の構造とその製造方法に関する。
の製造方法に関し、特に半導体記憶装置のキャパシタ電
極の構造とその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値の確保が必要とさ
れる。そこで、キャパシタの下部容量電極（蓄積電極）
を平面構造から３次元構造に変えて、縮小した占有面積
の中でキャパシタ蓄積電極の表面積を拡大することが必
須となる。
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値の確保が必要とさ
れる。そこで、キャパシタの下部容量電極（蓄積電極）
を平面構造から３次元構造に変えて、縮小した占有面積
の中でキャパシタ蓄積電極の表面積を拡大することが必
須となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック型のものとトレンチ型のものと
がある。これらの構造にはそれぞれ一長一短があるが、
スタック型のものはアルファー線の入射あるいは回路等
からのノイズに対する耐性が高く、比較的に容量値の小
さい場合でも安定動作する。このために、半導体素子の
設計基準が０．１５μｍ程度となる１ギガビット（１Ｇ
ｂ）ＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
キャパシタにはスタック型のものとトレンチ型のものと
がある。これらの構造にはそれぞれ一長一短があるが、
スタック型のものはアルファー線の入射あるいは回路等
からのノイズに対する耐性が高く、比較的に容量値の小
さい場合でも安定動作する。このために、半導体素子の
設計基準が０．１５μｍ程度となる１ギガビット（１Ｇ
ｂ）ＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
【０００５】このスタック型のキャパシタ（以下、スタ
ックト・キャパシタと呼称する）としてシリンダ構造の
蓄積電極のものが精力的に検討され、種々の改良が加え
られてきている。そこで、このシリンダ構造のスタック
ト・キャパシタについて、最近に提案されているものを
図１０に基づいて説明する。図１０は、特開平４−２６
４７６７号公報に記載されている技術で蓄積電極が同心
円状に形成される多重シリンダ構造を有するメモリセル
領域の断面図である。
ックト・キャパシタと呼称する）としてシリンダ構造の
蓄積電極のものが精力的に検討され、種々の改良が加え
られてきている。そこで、このシリンダ構造のスタック
ト・キャパシタについて、最近に提案されているものを
図１０に基づいて説明する。図１０は、特開平４−２６
４７６７号公報に記載されている技術で蓄積電極が同心
円状に形成される多重シリンダ構造を有するメモリセル
領域の断面図である。
【０００６】図１０に示すように、シリコン基板１０１
上の所定の領域にフィールド酸化膜１０２が形成され
る。そして、ゲート酸化膜１０３を介してゲート電極１
０４が形成され、その両側のシリコン基板１０１の表面
に第１のＮ+ 拡散層１０５と第２のＮ+ 拡散層１０６が
設けられる。このようにしてメモリセル領域のトランス
ファトランジスタが形成される。そして、フィールド酸
化膜１０２、トランスファトランジスタを被覆するよう
にして層間絶縁膜１０７が形成される。
上の所定の領域にフィールド酸化膜１０２が形成され
る。そして、ゲート酸化膜１０３を介してゲート電極１
０４が形成され、その両側のシリコン基板１０１の表面
に第１のＮ+ 拡散層１０５と第２のＮ+ 拡散層１０６が
設けられる。このようにしてメモリセル領域のトランス
ファトランジスタが形成される。そして、フィールド酸
化膜１０２、トランスファトランジスタを被覆するよう
にして層間絶縁膜１０７が形成される。
【０００７】次に、第２のＮ+ 拡散層１０６上の層間絶
縁膜１０７にコンタクト孔が形成され、蓄積ノードであ
る第２のＮ+ 拡散層１０６に電気接続する下部電極膜１
０８が設けられる。そして、この下部電極膜１０８に電
気接続して複数の円筒電極膜が形成される。この例で
は、下部電極膜１０８に第１の円筒電極膜１０９、第２
の円筒電極膜１１０およびで第３の円筒電極膜１１１が
設けられ、３重シリンダ構造の蓄積電極１１２が形成さ
れるようになる。
縁膜１０７にコンタクト孔が形成され、蓄積ノードであ
る第２のＮ+ 拡散層１０６に電気接続する下部電極膜１
０８が設けられる。そして、この下部電極膜１０８に電
気接続して複数の円筒電極膜が形成される。この例で
は、下部電極膜１０８に第１の円筒電極膜１０９、第２
の円筒電極膜１１０およびで第３の円筒電極膜１１１が
設けられ、３重シリンダ構造の蓄積電極１１２が形成さ
れるようになる。
【０００８】次に、この蓄積電極１１２の表面に被覆す
る容量絶縁膜１１３が設けられ、上部容量電極であるプ
レート電極１１４が形成される。このようにして、１個
のトランジスタと１個の３重シリンダ構造のキャパシタ
とを有するメモリセルが形成される。
る容量絶縁膜１１３が設けられ、上部容量電極であるプ
レート電極１１４が形成される。このようにして、１個
のトランジスタと１個の３重シリンダ構造のキャパシタ
とを有するメモリセルが形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の技術で形成するＤＲＡＭのメモリセルでは、
記憶容量が２５６メガビットあるいは１Ｇｂと大容量化
しメモリセル寸法が微細化するに伴い、次のような問題
点が顕在化してくる。
うな従来の技術で形成するＤＲＡＭのメモリセルでは、
記憶容量が２５６メガビットあるいは１Ｇｂと大容量化
しメモリセル寸法が微細化するに伴い、次のような問題
点が顕在化してくる。
【００１０】すなわち、蓄積電極を構成する各円筒電極
膜の薄膜化はその機械的強度の確保の点で困難になる。
あるいは、機械的強度の弱いまま薄膜化を可能にするた
めには、段差被覆性が極めてよく、応力の小さい、新し
いプレート電極材料の開発が必須になる。しかし、現状
ではこのような材料の開発は難しい。このような理由か
ら、平面積の限定された領域に形成するシリンダ電極の
多重化にも限界が生じるようになる。
膜の薄膜化はその機械的強度の確保の点で困難になる。
あるいは、機械的強度の弱いまま薄膜化を可能にするた
めには、段差被覆性が極めてよく、応力の小さい、新し
いプレート電極材料の開発が必須になる。しかし、現状
ではこのような材料の開発は難しい。このような理由か
ら、平面積の限定された領域に形成するシリンダ電極の
多重化にも限界が生じるようになる。
【００１１】ＤＲＡＭの記憶容量の増大に伴いメモリセ
ルの平面積は減少する。しかし、電荷を蓄積するキャパ
シタの容量は、アルファー線によるソフトエラーの防止
あるいは読み出し時の信号強度の確保のためには、記憶
容量の増大に関わらず、ほぼ一定の値になるように維持
される。このために、従来の技術で形成する蓄積電極の
高さは、記憶容量の増加と共にますます増大するように
なる。しかし、このように蓄積電極の高さが増大する
と、ＤＲＡＭのメモリセルのアレー部と周辺回路部の段
差が大きくなり、フォトリソグラフィ工程での解像不
良、配線形成工程における断線または短絡等の不良が発
生し歩留りが低下するようになる。
ルの平面積は減少する。しかし、電荷を蓄積するキャパ
シタの容量は、アルファー線によるソフトエラーの防止
あるいは読み出し時の信号強度の確保のためには、記憶
容量の増大に関わらず、ほぼ一定の値になるように維持
される。このために、従来の技術で形成する蓄積電極の
高さは、記憶容量の増加と共にますます増大するように
なる。しかし、このように蓄積電極の高さが増大する
と、ＤＲＡＭのメモリセルのアレー部と周辺回路部の段
差が大きくなり、フォトリソグラフィ工程での解像不
良、配線形成工程における断線または短絡等の不良が発
生し歩留りが低下するようになる。
【００１２】本発明の目的は、蓄積電極を構造的に強化
し蓄積電極を構成する電極膜の薄膜化が容易になるキャ
パシタ構造を有する半導体装置とその製造方法を提供す
ることにある。
し蓄積電極を構成する電極膜の薄膜化が容易になるキャ
パシタ構造を有する半導体装置とその製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】そこで、本発明の半導体
装置は、容量絶縁膜を介して下部容量電極と上部容量電
極とが対向するキャパシタを備えた半導体装置であっ
て、前記下部容量電極が、一定の高さを有する導電体支
柱と、前記導電体支柱の所定の高さに位置する側壁に接
続し横方向に鍔状に伸び、端部で曲折し縦方向に伸びる
導電層とで構成され、前記上部容量電極が、前記下部容
量電極の表面に被着する容量絶縁膜を介して前記下部容
量電極と対向して設けられてなる。
装置は、容量絶縁膜を介して下部容量電極と上部容量電
極とが対向するキャパシタを備えた半導体装置であっ
て、前記下部容量電極が、一定の高さを有する導電体支
柱と、前記導電体支柱の所定の高さに位置する側壁に接
続し横方向に鍔状に伸び、端部で曲折し縦方向に伸びる
導電層とで構成され、前記上部容量電極が、前記下部容
量電極の表面に被着する容量絶縁膜を介して前記下部容
量電極と対向して設けられてなる。
【００１４】あるいは、前記下部容量電極において、前
記導電体支柱の上面に所定の平面形状を有する上部導電
体が接続される。
記導電体支柱の上面に所定の平面形状を有する上部導電
体が接続される。
【００１５】あるいは、前記下部容量電極において、複
数の前記導電層が前記導電体支柱のそれぞれ異る高さに
位置する側壁に接続し階層状に形成されている。
数の前記導電層が前記導電体支柱のそれぞれ異る高さに
位置する側壁に接続し階層状に形成されている。
【００１６】ここで、前記導電体支柱、前記導電層およ
び前記上部導電体が不純物を含有する多結晶シリコンで
形成される。
び前記上部導電体が不純物を含有する多結晶シリコンで
形成される。
【００１７】更には、多結晶シリコンで形成される前記
導電体支柱、前記導電層、前記上部導電体の表面が凹凸
状になっている。
導電体支柱、前記導電層、前記上部導電体の表面が凹凸
状になっている。
【００１８】または、本発明の半導体装置では、前記縦
方向に伸びる導電層の一部からさらに横方向に突出し、
その端部で屈曲された第２の導電層が設けられている。
方向に伸びる導電層の一部からさらに横方向に突出し、
その端部で屈曲された第２の導電層が設けられている。
【００１９】また、本発明のは半導体装置では、１個の
トランジスタ素子と１個の容量素子とで構成されるメモ
リセルを有し、前記キャパシタが、当該容量素子として
使用されワード線およびビット線より上層に形成されて
いる。
トランジスタ素子と１個の容量素子とで構成されるメモ
リセルを有し、前記キャパシタが、当該容量素子として
使用されワード線およびビット線より上層に形成されて
いる。
【００２０】そして、本発明の半導体装置の製造方法
は、半導体基板表面に形成された拡散層を被覆する層間
絶縁膜上に導電体薄膜層と絶縁薄膜層とを交互に積層さ
せ最上層に絶縁薄膜層を形成する工程と、前記導電体薄
膜層と前記絶縁薄膜層とを貫通し前記拡散層に達する孔
を形成する工程と、前記孔に導電体材料を埋設し導電体
支柱を形成する工程と、最上層の前記絶縁薄膜層に異方
性のドライエッチングを施し前記導電体支柱の側壁にサ
イドウォール絶縁膜を形成する工程と、導電膜の堆積と
前記導電膜の異方性ドライエッチィングとにより前記サ
イドウォール絶縁膜の側壁にサイドウォール電極膜を形
成し更に前記導電体薄膜層と接続させる工程とを含む。
は、半導体基板表面に形成された拡散層を被覆する層間
絶縁膜上に導電体薄膜層と絶縁薄膜層とを交互に積層さ
せ最上層に絶縁薄膜層を形成する工程と、前記導電体薄
膜層と前記絶縁薄膜層とを貫通し前記拡散層に達する孔
を形成する工程と、前記孔に導電体材料を埋設し導電体
支柱を形成する工程と、最上層の前記絶縁薄膜層に異方
性のドライエッチングを施し前記導電体支柱の側壁にサ
イドウォール絶縁膜を形成する工程と、導電膜の堆積と
前記導電膜の異方性ドライエッチィングとにより前記サ
イドウォール絶縁膜の側壁にサイドウォール電極膜を形
成し更に前記導電体薄膜層と接続させる工程とを含む。
【００２１】あるいは、本発明の半導体装置の製造方法
は、半導体基板表面に形成された拡散層を被覆する層間
絶縁膜上に導電体薄膜層と絶縁薄膜層とを交互に積層さ
せ最上層に絶縁薄膜層を形成する工程と、前記導電体薄
膜層と前記絶縁膜層とを貫通し前記拡散層に達する孔を
形成する工程と、前記孔に導電体材料を埋設し導電体支
柱を形成する工程と、導電膜を堆積し所定の平面形状に
パターニングして上部導電体を形成する工程と、絶縁膜
を堆積し異方性ドライエッチングを施して前記上部導電
体の側壁にサイドウオール絶縁膜を形成する工程と、導
電膜を堆積し異方性ドライエッチィングを施して前記サ
イドウォール絶縁膜の側壁にサイドウォール電極膜を形
成し更に前記導電体薄膜層と接続させる工程とを含む。
は、半導体基板表面に形成された拡散層を被覆する層間
絶縁膜上に導電体薄膜層と絶縁薄膜層とを交互に積層さ
せ最上層に絶縁薄膜層を形成する工程と、前記導電体薄
膜層と前記絶縁膜層とを貫通し前記拡散層に達する孔を
形成する工程と、前記孔に導電体材料を埋設し導電体支
柱を形成する工程と、導電膜を堆積し所定の平面形状に
パターニングして上部導電体を形成する工程と、絶縁膜
を堆積し異方性ドライエッチングを施して前記上部導電
体の側壁にサイドウオール絶縁膜を形成する工程と、導
電膜を堆積し異方性ドライエッチィングを施して前記サ
イドウォール絶縁膜の側壁にサイドウォール電極膜を形
成し更に前記導電体薄膜層と接続させる工程とを含む。
【００２２】ここで、下部容量電極を構成する前記導電
体支柱は、前記導電層を支える機能を有し、上部容量電
極等を通して外部から印加される応力に対する前記導電
層の機械的強度を増大させるようになる。
体支柱は、前記導電層を支える機能を有し、上部容量電
極等を通して外部から印加される応力に対する前記導電
層の機械的強度を増大させるようになる。
【００２３】また、前記導電層は横方向には鍔状に伸び
縦方向には曲折して伸びるため導電層の表面積は増大す
るようになる。
縦方向には曲折して伸びるため導電層の表面積は増大す
るようになる。
【００２４】また、上部導電体は任意の所定の形状に形
成でき、下部容量電極はメモリセルの寸法に応じて任意
の平面的な蓄積電極形状に形成されるようになる。
成でき、下部容量電極はメモリセルの寸法に応じて任意
の平面的な蓄積電極形状に形成されるようになる。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて説明していく。図１は本発明の第１の実施の
形態を説明するためのＤＲＡＭセル部の平面図とその断
面図である。ここで、図１（ａ）の平面図では、図面の
簡明化のため、後述するワード線より上層に位置する構
成要素部が示される。また、図１（ｂ）の断面図は、図
１（ａ）の平面図に記したＡ−Ｂでの切断面を示す。
に基づいて説明していく。図１は本発明の第１の実施の
形態を説明するためのＤＲＡＭセル部の平面図とその断
面図である。ここで、図１（ａ）の平面図では、図面の
簡明化のため、後述するワード線より上層に位置する構
成要素部が示される。また、図１（ｂ）の断面図は、図
１（ａ）の平面図に記したＡ−Ｂでの切断面を示す。
【００２６】図１（ａ）および図１（ｂ）に示すよう
に、シリコン基板１上に非活性領域であるフィールド酸
化膜２が選択的に形成され、それらにより取り囲まれる
素子活性領域が形成されている。そして、この素子活性
領域上にゲート酸化膜３、ゲート電極４、容量用拡散層
５、ビット線用拡散層６等からなるＭＯＳトランジスタ
が形成されている。このＭＯＳトランジスタがメモリセ
ルのトランスファトランジスタとなる。また、ワード線
４’がフィールド酸化膜２上に形成されている。このワ
ード線４’は、隣接メモリセルのトランスファトランジ
スタのゲート電極につながる。そして、このゲート電極
（ワード線）４およびワード線４’を被覆する層間絶縁
膜７が形成されている。
に、シリコン基板１上に非活性領域であるフィールド酸
化膜２が選択的に形成され、それらにより取り囲まれる
素子活性領域が形成されている。そして、この素子活性
領域上にゲート酸化膜３、ゲート電極４、容量用拡散層
５、ビット線用拡散層６等からなるＭＯＳトランジスタ
が形成されている。このＭＯＳトランジスタがメモリセ
ルのトランスファトランジスタとなる。また、ワード線
４’がフィールド酸化膜２上に形成されている。このワ
ード線４’は、隣接メモリセルのトランスファトランジ
スタのゲート電極につながる。そして、このゲート電極
（ワード線）４およびワード線４’を被覆する層間絶縁
膜７が形成されている。
【００２７】そして、前述のＭＯＳトランジスタのビッ
ト線用拡散層６上にコンタクト孔が開口され、ビット線
コンタクト孔プラグ８が充填される。さらに、タングス
テン等の導電体材でビット線９が形成される。また、ビ
ット線９は、ビット線パッド９ａを通してビット線コン
タクト孔プラグ８に電気接続されている。そして、この
ビット線９を被覆する層間絶縁膜７が形成されている。
ト線用拡散層６上にコンタクト孔が開口され、ビット線
コンタクト孔プラグ８が充填される。さらに、タングス
テン等の導電体材でビット線９が形成される。また、ビ
ット線９は、ビット線パッド９ａを通してビット線コン
タクト孔プラグ８に電気接続されている。そして、この
ビット線９を被覆する層間絶縁膜７が形成されている。
【００２８】この層間絶縁膜７に容量用拡散層５まで貫
通する容量コンタクト孔１０が形成され、この容量コン
タクト孔１０を埋設して容量電極ポスト１１が形成され
ている。そして、この容量電極ポスト１１に電気接続す
る第１葉の電極膜１２および第２葉の電極膜１３が図１
（ｂ）に示すように積層して形成されている。ここで、
第１葉の電極膜１２および第２葉の電極膜１３は横方向
に鍔状に、そしてその端部で縦方向に曲折しており蓮の
葉のような形状をしている。なお、図１（ａ）ではこれ
らの電極膜および容量電極ポストに斜線を施して示され
ている。
通する容量コンタクト孔１０が形成され、この容量コン
タクト孔１０を埋設して容量電極ポスト１１が形成され
ている。そして、この容量電極ポスト１１に電気接続す
る第１葉の電極膜１２および第２葉の電極膜１３が図１
（ｂ）に示すように積層して形成されている。ここで、
第１葉の電極膜１２および第２葉の電極膜１３は横方向
に鍔状に、そしてその端部で縦方向に曲折しており蓮の
葉のような形状をしている。なお、図１（ａ）ではこれ
らの電極膜および容量電極ポストに斜線を施して示され
ている。
【００２９】そして、この容量電極ポスト１１、第１葉
の電極膜１２および第２葉の電極膜１３の表面に容量絶
縁膜１４が形成されている。さらに、この容量絶縁膜１
４に被着し上部容量電極となるプレート電極１５が形成
されている。以上のようにして、１個のトランジスタと
１個のキャパシタとで構成されるＤＲＡＭのメモリセル
が形成されるようになる。
の電極膜１２および第２葉の電極膜１３の表面に容量絶
縁膜１４が形成されている。さらに、この容量絶縁膜１
４に被着し上部容量電極となるプレート電極１５が形成
されている。以上のようにして、１個のトランジスタと
１個のキャパシタとで構成されるＤＲＡＭのメモリセル
が形成されるようになる。
【００３０】次に、本発明の構造のメモリセルの第１の
製造方法について図２と図３に基づいて説明する。以
下、メモリセルは１ＧｂＤＲＡＭが想定される。図２と
図３は本発明の製造方法の工程順の断面図である。図２
（ａ）に示すように、導電型がＰ型のシリコン基板１の
所定の領域にフィールド酸化膜２が形成される。ここ
で、このフィールド酸化膜２は公知のトレンチ素子分離
の方法あるいはリセスＬＯＣＯＳの方法で形成される。
製造方法について図２と図３に基づいて説明する。以
下、メモリセルは１ＧｂＤＲＡＭが想定される。図２と
図３は本発明の製造方法の工程順の断面図である。図２
（ａ）に示すように、導電型がＰ型のシリコン基板１の
所定の領域にフィールド酸化膜２が形成される。ここ
で、このフィールド酸化膜２は公知のトレンチ素子分離
の方法あるいはリセスＬＯＣＯＳの方法で形成される。
【００３１】次に、フィールド酸化膜の形成されていな
い領域すなわち素子活性領域にゲート酸化膜３、ゲート
電極４、容量用拡散層５、ビット線用拡散層６等からな
るＭＯＳトランジスタが形成される。そして、このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また同時に、隣接メモリセルのトランスファ
トランジスタのゲート電極につながるワード線４’がフ
ィールド酸化膜２上に形成される。ここで、ゲート酸化
膜３は膜厚６ｎｍ程度のシリコン酸化膜であり、ゲート
電極４は膜厚１００ｎｍ程度のチタンポリサイドであ
る。そして、容量用拡散層５およびビット線用拡散層６
は深さ０．１μｍ程度のＮ+ 型拡散層である。
い領域すなわち素子活性領域にゲート酸化膜３、ゲート
電極４、容量用拡散層５、ビット線用拡散層６等からな
るＭＯＳトランジスタが形成される。そして、このＭＯ
Ｓトランジスタがメモリセルのトランスファトランジス
タとなる。また同時に、隣接メモリセルのトランスファ
トランジスタのゲート電極につながるワード線４’がフ
ィールド酸化膜２上に形成される。ここで、ゲート酸化
膜３は膜厚６ｎｍ程度のシリコン酸化膜であり、ゲート
電極４は膜厚１００ｎｍ程度のチタンポリサイドであ
る。そして、容量用拡散層５およびビット線用拡散層６
は深さ０．１μｍ程度のＮ+ 型拡散層である。
【００３２】次に、第１層間絶縁膜７ａが公知の化学気
相成長（ＣＶＤ）法によるシリコン酸化膜の堆積とこの
シリコン酸化膜の化学的機械研磨（ＣＭＰ）法との併用
で平坦になるように形成される。ここで、この第１層間
絶縁膜７ａの膜厚は５００ｎｍ程度である。
相成長（ＣＶＤ）法によるシリコン酸化膜の堆積とこの
シリコン酸化膜の化学的機械研磨（ＣＭＰ）法との併用
で平坦になるように形成される。ここで、この第１層間
絶縁膜７ａの膜厚は５００ｎｍ程度である。
【００３３】次に、前記ＭＯＳトランジスタのビット線
用拡散層６上にコンタクト孔が開口され、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材が埋設されビット線コンタクト孔プラ
グ８が設けられる。そして、ＣＶＤ法による膜厚３００
ｎｍのタングステン薄膜堆積後、公知のフォトリソグラ
フィ技術とドライエッチング技術とで微細加工され、ビ
ット線パッド９ａとビット線９が形成される。ここで、
ビット線コンタクト孔プラグ８とビット線パッド９ａは
電気接続される。
用拡散層６上にコンタクト孔が開口され、このコンタク
ト孔にタングステン、窒化チタン、タングステンシリサ
イド等の導電体材が埋設されビット線コンタクト孔プラ
グ８が設けられる。そして、ＣＶＤ法による膜厚３００
ｎｍのタングステン薄膜堆積後、公知のフォトリソグラ
フィ技術とドライエッチング技術とで微細加工され、ビ
ット線パッド９ａとビット線９が形成される。ここで、
ビット線コンタクト孔プラグ８とビット線パッド９ａは
電気接続される。
【００３４】次に、このビット線９を被覆する第２層間
絶縁膜７ｂが、第１層間絶縁膜７ａの製法と同様にして
形成される。ここで、第２層間絶縁膜７ｂの膜厚は４０
０ｎｍ程度に設定される。このようにして、第１層間絶
縁膜７ａと第２層間絶縁膜７ｂとで層間絶縁膜７が形成
されることになる。
絶縁膜７ｂが、第１層間絶縁膜７ａの製法と同様にして
形成される。ここで、第２層間絶縁膜７ｂの膜厚は４０
０ｎｍ程度に設定される。このようにして、第１層間絶
縁膜７ａと第２層間絶縁膜７ｂとで層間絶縁膜７が形成
されることになる。
【００３５】次に、常圧ＣＶＤ法により第１スペーサ膜
１６が堆積される。ここで、この第１スペーサ膜１６は
リン不純物を５モル％程度含有するＰＳＧ膜（リンガラ
スを含むシリコン酸化膜）であり、その膜厚は５０ｎｍ
程度になるように設定される。次に、リン不純物を含む
膜厚３０ｎｍ程度の多結晶シリコン膜が公知のＣＶＤ法
で堆積され第１層の電極膜１７が形成される。そして、
この第１層の電極膜１７に被着する第２スペーサ膜１８
が堆積される。ここで、この第２スペーサ膜１８は第１
スペーサ膜と同様であり膜厚５０ｎｍのＰＳＧ膜であ
る。この第２スペーサ膜１８上に第２層の電極膜１９が
第１の電極膜１７と同様に形成される。そして、この第
２の電極膜１９上に第３スペーサ膜２０が堆積される。
この第３スペーサ膜２０はリン不純物を５モル％程度含
有するＰＳＧ膜であり、その膜厚は１００ｎｍ程度に設
定される。ここで、多結晶シリコン膜に含まれるリン不
純物濃度は１×１０19〜１×１０20原子／ｃｍ3 であ
る。
１６が堆積される。ここで、この第１スペーサ膜１６は
リン不純物を５モル％程度含有するＰＳＧ膜（リンガラ
スを含むシリコン酸化膜）であり、その膜厚は５０ｎｍ
程度になるように設定される。次に、リン不純物を含む
膜厚３０ｎｍ程度の多結晶シリコン膜が公知のＣＶＤ法
で堆積され第１層の電極膜１７が形成される。そして、
この第１層の電極膜１７に被着する第２スペーサ膜１８
が堆積される。ここで、この第２スペーサ膜１８は第１
スペーサ膜と同様であり膜厚５０ｎｍのＰＳＧ膜であ
る。この第２スペーサ膜１８上に第２層の電極膜１９が
第１の電極膜１７と同様に形成される。そして、この第
２の電極膜１９上に第３スペーサ膜２０が堆積される。
この第３スペーサ膜２０はリン不純物を５モル％程度含
有するＰＳＧ膜であり、その膜厚は１００ｎｍ程度に設
定される。ここで、多結晶シリコン膜に含まれるリン不
純物濃度は１×１０19〜１×１０20原子／ｃｍ3 であ
る。
【００３６】このようにした後、図２（ａ）に示すよう
に、層間絶縁膜７、第１スペーサ膜１６、第１層の電極
膜１７、第２スペーサ膜１８、第２層の電極膜１９およ
び第３スペーサ膜２０を貫通し容量用拡散層５に達する
容量コンタクト孔１０が形成される。ここで、この容量
コンタクト孔１０の口径は０．１μｍ程度に設定され
る。そして、リン不純物を含有する多結晶シリコン膜が
この容量コンタクト孔に埋設され、容量電極ポスト１１
が形成される。ここで、容量電極ポスト１１を構成する
多結晶シリコン膜に含まれるリン不純物の濃度は１×１
０19原子／ｃｍ3程度である。
に、層間絶縁膜７、第１スペーサ膜１６、第１層の電極
膜１７、第２スペーサ膜１８、第２層の電極膜１９およ
び第３スペーサ膜２０を貫通し容量用拡散層５に達する
容量コンタクト孔１０が形成される。ここで、この容量
コンタクト孔１０の口径は０．１μｍ程度に設定され
る。そして、リン不純物を含有する多結晶シリコン膜が
この容量コンタクト孔に埋設され、容量電極ポスト１１
が形成される。ここで、容量電極ポスト１１を構成する
多結晶シリコン膜に含まれるリン不純物の濃度は１×１
０19原子／ｃｍ3程度である。
【００３７】次に、図２（ｂ）に示すように、反応性イ
オンエッチング（ＲＩＥ）で第３スペーサ膜２０に異方
性エッチングが施され第３サイドウォール絶縁膜２１が
形成される。ここで、ＲＩＥの反応ガスはＣＨ2 Ｆ2 と
ＣＦ4 の混合ガスである。そして、第３サイドウォール
絶縁膜２１の膜厚は５０ｎｍ程度になるように設定され
る。
オンエッチング（ＲＩＥ）で第３スペーサ膜２０に異方
性エッチングが施され第３サイドウォール絶縁膜２１が
形成される。ここで、ＲＩＥの反応ガスはＣＨ2 Ｆ2 と
ＣＦ4 の混合ガスである。そして、第３サイドウォール
絶縁膜２１の膜厚は５０ｎｍ程度になるように設定され
る。
【００３８】次に、リン不純物を含有する膜厚４０ｎｍ
程度の多結晶シリコン膜が堆積され、さらに、ＲＩＥに
よりこの多結晶シリコン膜および第２層の電極膜１９に
異方性エッチングが加えられる。ここで、ＲＩＥの反応
ガスはＣｌ2 、Ｏ2 およびＨＢｒの混合ガスである。こ
のようにして、図２（ｃ）に示すように、第３サイドウ
ォール絶縁膜２１の側壁に膜厚３０ｎｍ程度の第２サイ
ドウォール電極膜２２が形成され、さらに、第２フィン
電極膜２３が形成されるようになる。
程度の多結晶シリコン膜が堆積され、さらに、ＲＩＥに
よりこの多結晶シリコン膜および第２層の電極膜１９に
異方性エッチングが加えられる。ここで、ＲＩＥの反応
ガスはＣｌ2 、Ｏ2 およびＨＢｒの混合ガスである。こ
のようにして、図２（ｃ）に示すように、第３サイドウ
ォール絶縁膜２１の側壁に膜厚３０ｎｍ程度の第２サイ
ドウォール電極膜２２が形成され、さらに、第２フィン
電極膜２３が形成されるようになる。
【００３９】次に、膜厚が１００ｎｍでありリン不純物
を５モル％程度含有するＰＳＧ膜が堆積され、ＲＩＥに
よりこのＰＳＧ膜に異方性ドライエッチィングが加えら
れる。ここで、この場合のＲＩＥの反応ガスは前述した
ＣＨ2 Ｆ2 とＣＦ4 の混合ガスである。このようにし
て、図３（ａ）に示すように、第２サイドウォール電極
膜２２および第２フィン電極膜２３の側壁に膜厚５０ｎ
ｍ程度の第２サイドウォール絶縁膜２４が形成され、第
２スペーサ膜１８も同様にエッチングされる。
を５モル％程度含有するＰＳＧ膜が堆積され、ＲＩＥに
よりこのＰＳＧ膜に異方性ドライエッチィングが加えら
れる。ここで、この場合のＲＩＥの反応ガスは前述した
ＣＨ2 Ｆ2 とＣＦ4 の混合ガスである。このようにし
て、図３（ａ）に示すように、第２サイドウォール電極
膜２２および第２フィン電極膜２３の側壁に膜厚５０ｎ
ｍ程度の第２サイドウォール絶縁膜２４が形成され、第
２スペーサ膜１８も同様にエッチングされる。
【００４０】次に、再びリン不純物を含有する膜厚５０
ｎｍ程度の多結晶シリコン膜が堆積され、さらに、ＲＩ
Ｅによりこの多結晶シリコン膜および第１層の電極膜１
７に異方性エッチングが加えられる。ここで、ＲＩＥの
反応ガスは前述したＣｌ2 、Ｏ2 およびＨＢｒの混合ガ
スである。このようにして、図３（ｂ）に示すように、
第２サイドウォール絶縁膜２４の側壁に膜厚３０ｎｍ程
度の第２サイドウォール電極膜２５が形成され、さら
に、第１フィン電極膜２６が形成される。
ｎｍ程度の多結晶シリコン膜が堆積され、さらに、ＲＩ
Ｅによりこの多結晶シリコン膜および第１層の電極膜１
７に異方性エッチングが加えられる。ここで、ＲＩＥの
反応ガスは前述したＣｌ2 、Ｏ2 およびＨＢｒの混合ガ
スである。このようにして、図３（ｂ）に示すように、
第２サイドウォール絶縁膜２４の側壁に膜厚３０ｎｍ程
度の第２サイドウォール電極膜２５が形成され、さら
に、第１フィン電極膜２６が形成される。
【００４１】次に、図３（ｂ）に示す第１スペーサ膜１
６、第２スペーサ膜１８、第３サイドウォール絶縁膜２
１および第２サイドウォール絶縁膜２４が選択的にエッ
チング除去される。以下、この選択的エッチング方法に
ついて説明する。
６、第２スペーサ膜１８、第３サイドウォール絶縁膜２
１および第２サイドウォール絶縁膜２４が選択的にエッ
チング除去される。以下、この選択的エッチング方法に
ついて説明する。
【００４２】この選択的エッチングは、特開平６−１８
１１８８号公報に記載した選択気相ＨＦ処理の方法で行
われる。すなわち、エッチングチャンバー内に反応ガス
として６００Ｐａの気相ＨＦガスと１Ｐａ以下の水蒸気
との混合ガスが導入され室温中でエッチングされる。こ
のような条件では、第１スペーサ膜１６、第２スペーサ
膜１８、第３サイドウォール絶縁膜２１および第２サイ
ドウォール絶縁膜２４を構成するＰＳＧ膜のエッチン速
度は１０００ｎｍ／ｍｉｎであり、層間絶縁膜７を構成
するシリコン酸化膜のエッチング速度は１．５ｎｍ／ｍ
ｉｎである。このため、これらの絶縁膜をエッチング除
去する間に層間絶縁膜７は０．５ｎｍ程度以下しかエッ
チングされず、前述のスペーサ膜およびサイドウォール
絶縁膜が選択的に除去されるようになる。
１１８８号公報に記載した選択気相ＨＦ処理の方法で行
われる。すなわち、エッチングチャンバー内に反応ガス
として６００Ｐａの気相ＨＦガスと１Ｐａ以下の水蒸気
との混合ガスが導入され室温中でエッチングされる。こ
のような条件では、第１スペーサ膜１６、第２スペーサ
膜１８、第３サイドウォール絶縁膜２１および第２サイ
ドウォール絶縁膜２４を構成するＰＳＧ膜のエッチン速
度は１０００ｎｍ／ｍｉｎであり、層間絶縁膜７を構成
するシリコン酸化膜のエッチング速度は１．５ｎｍ／ｍ
ｉｎである。このため、これらの絶縁膜をエッチング除
去する間に層間絶縁膜７は０．５ｎｍ程度以下しかエッ
チングされず、前述のスペーサ膜およびサイドウォール
絶縁膜が選択的に除去されるようになる。
【００４３】このようにして、図３（ｃ）に示すよう
に、シリコン基板１の表面の容量用拡散層５に電気接続
する容量電極ポスト１１が形成され、この容量電極ポス
ト１１に接続する第１葉の電極膜１２と第２葉の電極膜
１３とが形成される。ここで、第１葉の電極膜１２は、
３（ｂ）に示す第１サイドウォール電極膜２５と第１フ
ィン電極膜２６とで構成される。また、第２葉の電極膜
１３は、同様に第２サイドウォール電極膜２２と第２フ
ィン電極膜２３とで構成される。
に、シリコン基板１の表面の容量用拡散層５に電気接続
する容量電極ポスト１１が形成され、この容量電極ポス
ト１１に接続する第１葉の電極膜１２と第２葉の電極膜
１３とが形成される。ここで、第１葉の電極膜１２は、
３（ｂ）に示す第１サイドウォール電極膜２５と第１フ
ィン電極膜２６とで構成される。また、第２葉の電極膜
１３は、同様に第２サイドウォール電極膜２２と第２フ
ィン電極膜２３とで構成される。
【００４４】ここで、このようにして形成した蓄積電極
外周のでき上がり寸法でみると、円形状の平面パターン
の直径は約０．４μｍ程度であり蓄積電極の高さは０．
３μｍ〜０．４μｍ程度である。
外周のでき上がり寸法でみると、円形状の平面パターン
の直径は約０．４μｍ程度であり蓄積電極の高さは０．
３μｍ〜０．４μｍ程度である。
【００４５】以後の工程で、容量電極ポスト１１、第１
葉の電極膜１２および第２葉の電極膜１３の表面に極薄
のシリコン窒化膜が堆積され酸化処理される。ここで、
このシリコン窒化膜の膜厚は５ｎｍ程度である。そし
て、リン不純物を含む多結晶シリコン膜が堆積され図１
で説明したプレート電極１５が形成されて１個のトラン
ジスタと１個のキャパシタとで構成されるメモリセルが
完成する。
葉の電極膜１２および第２葉の電極膜１３の表面に極薄
のシリコン窒化膜が堆積され酸化処理される。ここで、
このシリコン窒化膜の膜厚は５ｎｍ程度である。そし
て、リン不純物を含む多結晶シリコン膜が堆積され図１
で説明したプレート電極１５が形成されて１個のトラン
ジスタと１個のキャパシタとで構成されるメモリセルが
完成する。
【００４６】以上に説明した本発明のキャパシタ構造の
効果について図４に基づいて説明する。図４はメモリセ
ルの蓄積容量と蓄積電極の高さとの関係を示す。ここ
で、メモリセルは１ＧｂＤＲＡＭの場合であり、そのキ
ャパシタ部の平面的占有寸法は０．４μｍ×０．４μｍ
とし、容量絶縁膜の膜厚はシリコン酸化膜換算で４ｎｍ
としている。
効果について図４に基づいて説明する。図４はメモリセ
ルの蓄積容量と蓄積電極の高さとの関係を示す。ここ
で、メモリセルは１ＧｂＤＲＡＭの場合であり、そのキ
ャパシタ部の平面的占有寸法は０．４μｍ×０．４μｍ
とし、容量絶縁膜の膜厚はシリコン酸化膜換算で４ｎｍ
としている。
【００４７】図中の多重シリンダ構造は従来の技術で説
明したものと同一の構造を有し、各円筒電極膜の膜厚は
３０ｎｍとした３重シリンダである。さらに、参考とし
て蓄積電極が立方体となる単純スタック構造の場合を比
較のために載せている。
明したものと同一の構造を有し、各円筒電極膜の膜厚は
３０ｎｍとした３重シリンダである。さらに、参考とし
て蓄積電極が立方体となる単純スタック構造の場合を比
較のために載せている。
【００４８】図４から判るように、本発明の構造の場合
には蓄積容量が、他の構造の場合より大きくなる。例え
ば、蓄積電極の高さが０．５μｍの場合、多重シリンダ
構造ではその容量値は２５〜３０ｆＦであるのに対し、
本発明の構造ではその容量値は４５ｆＦとなり１．５〜
１．８倍に増大する。
には蓄積容量が、他の構造の場合より大きくなる。例え
ば、蓄積電極の高さが０．５μｍの場合、多重シリンダ
構造ではその容量値は２５〜３０ｆＦであるのに対し、
本発明の構造ではその容量値は４５ｆＦとなり１．５〜
１．８倍に増大する。
【００４９】あるいは、その蓄積電極の高さで比較する
と、本発明の構造ではその高さは、多重シリンダ構造の
場合の高さの〜１／２程度に縮小する。通常、メモリセ
ルの容量値は３０ｆＦを確保するように設計される。そ
こで、蓄積容量が３０ｆＦとなる場合の蓄積電極の高さ
をみると、本発明の場合にはその高さは０．３μｍ程度
であり、多重シリンダ構造の場合ではその高さは０．５
μｍ〜０．６μｍである。なお、単純スタック構造の場
合には、蓄積電極の高さは２μｍ程度と非常に大きくな
る。
と、本発明の構造ではその高さは、多重シリンダ構造の
場合の高さの〜１／２程度に縮小する。通常、メモリセ
ルの容量値は３０ｆＦを確保するように設計される。そ
こで、蓄積容量が３０ｆＦとなる場合の蓄積電極の高さ
をみると、本発明の場合にはその高さは０．３μｍ程度
であり、多重シリンダ構造の場合ではその高さは０．５
μｍ〜０．６μｍである。なお、単純スタック構造の場
合には、蓄積電極の高さは２μｍ程度と非常に大きくな
る。
【００５０】次に、キャパシタ電極構造について本発明
の第２の実施の形態を図５に基づいて説明する。図５は
本発明の第２の実施の形態を説明するためのＤＲＡＭセ
ル部の平面図とその断面図である。ここで、図５（ａ）
の平面図では、図面の簡明化のため、ワード線より上層
に位置する構成要素が示される。また、図５（ｂ）の断
面図は、図５（ａ）の平面図に記したＣ−Ｄでの切断面
を示す。なお、メモリセルのキャパシタ部以外は第１の
実施の形態と同一である。そこで、以下ではその説明は
省略される。
の第２の実施の形態を図５に基づいて説明する。図５は
本発明の第２の実施の形態を説明するためのＤＲＡＭセ
ル部の平面図とその断面図である。ここで、図５（ａ）
の平面図では、図面の簡明化のため、ワード線より上層
に位置する構成要素が示される。また、図５（ｂ）の断
面図は、図５（ａ）の平面図に記したＣ−Ｄでの切断面
を示す。なお、メモリセルのキャパシタ部以外は第１の
実施の形態と同一である。そこで、以下ではその説明は
省略される。
【００５１】図５（ａ）に示すように、この第２の実施
の形態では、ゲート電極４、ワード線４’およびビット
線９上に、蓄積電極の外周形状が矩形となるキャパシタ
が形成される。蓄積電極の外周形状が円形である第１の
実施の形態とはこの点が特に異るところとなる。
の形態では、ゲート電極４、ワード線４’およびビット
線９上に、蓄積電極の外周形状が矩形となるキャパシタ
が形成される。蓄積電極の外周形状が円形である第１の
実施の形態とはこの点が特に異るところとなる。
【００５２】図５（ｂ）に示すように、容量用拡散層５
に貫通する容量コンタクト孔１０が層間絶縁膜７に形成
され、この容量コンタクト孔１０を埋設して容量電極ポ
スト１１が形成されている。また、この容量電極ポスト
１１に電気接続する第１葉の電極膜１２および第１葉の
電極膜１３が積層して形成されている。ここで、第１葉
の電極膜１２および第２葉の電極膜１３の平面形状は矩
形であり、その端部で縦方向に曲折する。そして、この
容量電極ポスト１１の上部に矩形の上部電極膜１１ａが
形成されている。
に貫通する容量コンタクト孔１０が層間絶縁膜７に形成
され、この容量コンタクト孔１０を埋設して容量電極ポ
スト１１が形成されている。また、この容量電極ポスト
１１に電気接続する第１葉の電極膜１２および第１葉の
電極膜１３が積層して形成されている。ここで、第１葉
の電極膜１２および第２葉の電極膜１３の平面形状は矩
形であり、その端部で縦方向に曲折する。そして、この
容量電極ポスト１１の上部に矩形の上部電極膜１１ａが
形成されている。
【００５３】そして、この容量電極ポスト１１、上部電
極膜１１ａ、第１葉の電極膜１２および第２葉の電極膜
１３の表面に容量絶縁膜１４が形成されている。さら
に、この容量絶縁膜１４に被着するプレート電極１５が
形成されている。以上のようにして、１個のトランジス
タと１個のキャパシタとで構成されるＤＲＡＭのメモリ
セルが形成される。
極膜１１ａ、第１葉の電極膜１２および第２葉の電極膜
１３の表面に容量絶縁膜１４が形成されている。さら
に、この容量絶縁膜１４に被着するプレート電極１５が
形成されている。以上のようにして、１個のトランジス
タと１個のキャパシタとで構成されるＤＲＡＭのメモリ
セルが形成される。
【００５４】この場合には、容量電極ポスト１１に接続
する上部電極膜１１ａが任意の矩形の形状に形成され
る。このためにキャパシタ電極の平面的な寸法は任意に
できメモリセル寸法に合わせて設定できるようになる。
そして、メモリセル部の多数の蓄積電極の稠密な配置が
容易になる。また、第１の実施の形態の場合より１個の
キャパシタの容量値は増加するようになる。
する上部電極膜１１ａが任意の矩形の形状に形成され
る。このためにキャパシタ電極の平面的な寸法は任意に
できメモリセル寸法に合わせて設定できるようになる。
そして、メモリセル部の多数の蓄積電極の稠密な配置が
容易になる。また、第１の実施の形態の場合より１個の
キャパシタの容量値は増加するようになる。
【００５５】次に、この第２の実施の形態の電極構造の
製造方法について図６と図７に基づいて説明する。図６
と図７は本発明の製造方法の工程順の断面図である。以
下の説明では、層間絶縁膜の形成以前の工程は図２で説
明したのと同一であるので省略される。
製造方法について図６と図７に基づいて説明する。図６
と図７は本発明の製造方法の工程順の断面図である。以
下の説明では、層間絶縁膜の形成以前の工程は図２で説
明したのと同一であるので省略される。
【００５６】図６（ａ）に示すように、シリコン酸化膜
で層間絶縁膜７が形成されている。次に、常圧ＣＶＤ法
によりマスク絶縁膜２７が堆積される。ここで、このマ
スク絶縁膜２７は膜厚５０ｎｍのシリコン窒化膜であ
る。次に、リン不純物を含む膜厚３０ｎｍ程度の多結晶
シリコン膜が公知のＣＶＤ法で堆積され第１層の電極膜
１７が形成される。そして、この第１層の電極膜１７に
被着する第２スペーサ膜１８ａが堆積される。ここで、
この第２スペーサ膜１８ａは膜厚５０ｎｍのシリコン酸
化膜である。この第２スペーサ膜１８ａ上に第２層の電
極膜１９が第１の電極膜１７と同様に堆積される。そし
て、この第２の電極膜１９上に第３スペーサ膜２０ａが
堆積される。この第３スペーサ膜２０ａもシリコン酸化
膜であり、その膜厚は５０ｎｍ程度に設定される。
で層間絶縁膜７が形成されている。次に、常圧ＣＶＤ法
によりマスク絶縁膜２７が堆積される。ここで、このマ
スク絶縁膜２７は膜厚５０ｎｍのシリコン窒化膜であ
る。次に、リン不純物を含む膜厚３０ｎｍ程度の多結晶
シリコン膜が公知のＣＶＤ法で堆積され第１層の電極膜
１７が形成される。そして、この第１層の電極膜１７に
被着する第２スペーサ膜１８ａが堆積される。ここで、
この第２スペーサ膜１８ａは膜厚５０ｎｍのシリコン酸
化膜である。この第２スペーサ膜１８ａ上に第２層の電
極膜１９が第１の電極膜１７と同様に堆積される。そし
て、この第２の電極膜１９上に第３スペーサ膜２０ａが
堆積される。この第３スペーサ膜２０ａもシリコン酸化
膜であり、その膜厚は５０ｎｍ程度に設定される。
【００５７】このようにした後、図６（ａ）に示すよう
に、層間絶縁膜７、マスク絶縁膜２７、第１層の電極膜
１７、第２スペーサ膜１８ａ、第２層の電極膜１９およ
び第３スペーサ膜２０ａを貫通し容量用拡散層５に達す
る容量コンタクト孔１０が形成される。ここで、容量コ
ンタクト孔１０の口径は０．１μｍ程度に設定される。
そして、リン不純物を含有する多結晶シリコン膜がこの
容量コンタクト孔に埋設され、容量電極ポスト１１が形
成される。
に、層間絶縁膜７、マスク絶縁膜２７、第１層の電極膜
１７、第２スペーサ膜１８ａ、第２層の電極膜１９およ
び第３スペーサ膜２０ａを貫通し容量用拡散層５に達す
る容量コンタクト孔１０が形成される。ここで、容量コ
ンタクト孔１０の口径は０．１μｍ程度に設定される。
そして、リン不純物を含有する多結晶シリコン膜がこの
容量コンタクト孔に埋設され、容量電極ポスト１１が形
成される。
【００５８】次に、図６（ｂ）に示すように、上部電極
膜１１ａが容量電極ポスト１１に接続して形成される。
ここで、この上部電極膜１１ａはリン不純物を含有する
多結晶シリコン膜で形成され、その膜厚は１００ｎｍ程
度に設定される。また、この上部電極膜１１ａの平面形
状は、０．１５μｍ×０．２５μｍに設定される。
膜１１ａが容量電極ポスト１１に接続して形成される。
ここで、この上部電極膜１１ａはリン不純物を含有する
多結晶シリコン膜で形成され、その膜厚は１００ｎｍ程
度に設定される。また、この上部電極膜１１ａの平面形
状は、０．１５μｍ×０．２５μｍに設定される。
【００５９】次に、膜厚５０ｎｍのシリコン酸化膜が堆
積され、ＲＩＥで第３スペーサ膜２０ａと共に異方性ド
ライエッチングが施され、図６（ｃ）に示すように、第
３サイドウォール絶縁膜２１が形成される。ここで、Ｒ
ＩＥの反応ガスはＣＨ2 Ｆ2とＣＦ4 の混合ガスあるい
はＣＨＦ3 とＣＯの混合ガスである。そして、第３サイ
ドウォール絶縁膜２１ａの膜厚は、３０ｎｍ程度になる
ように設定される。
積され、ＲＩＥで第３スペーサ膜２０ａと共に異方性ド
ライエッチングが施され、図６（ｃ）に示すように、第
３サイドウォール絶縁膜２１が形成される。ここで、Ｒ
ＩＥの反応ガスはＣＨ2 Ｆ2とＣＦ4 の混合ガスあるい
はＣＨＦ3 とＣＯの混合ガスである。そして、第３サイ
ドウォール絶縁膜２１ａの膜厚は、３０ｎｍ程度になる
ように設定される。
【００６０】次に、リン不純物を含有する膜厚３０ｎｍ
程度の多結晶シリコン膜が堆積され、さらに、ＲＩＥに
よりこの多結晶シリコン膜および第２層の電極膜１９に
異方性ドライエッチングが加えられる。ここで、ＲＩＥ
の反応ガスはＣｌ2 、Ｏ2 およびＨＢｒの混合ガスであ
る。このようにして、図７（ａ）に示すように、第３サ
イドウォール絶縁膜２１ａおよび第３スペーサ膜２０ａ
の側壁に膜厚２０ｎｍ程度の第２サイドウォール電極膜
２２が形成され、さらに、第２フィン電極膜２３が形成
されるようになる。
程度の多結晶シリコン膜が堆積され、さらに、ＲＩＥに
よりこの多結晶シリコン膜および第２層の電極膜１９に
異方性ドライエッチングが加えられる。ここで、ＲＩＥ
の反応ガスはＣｌ2 、Ｏ2 およびＨＢｒの混合ガスであ
る。このようにして、図７（ａ）に示すように、第３サ
イドウォール絶縁膜２１ａおよび第３スペーサ膜２０ａ
の側壁に膜厚２０ｎｍ程度の第２サイドウォール電極膜
２２が形成され、さらに、第２フィン電極膜２３が形成
されるようになる。
【００６１】次に、再び膜厚が５０ｎｍのシリコン酸化
膜が堆積され、ＲＩＥによりこのシリコン酸化膜および
第２スペーサ膜１８ａに異方性ドライエッチィングが加
えられる。ここで、この場合のＲＩＥの反応ガスは前述
したようにＣＨ2 Ｆ2 とＣＦ4 の混合ガスあるいはＣＨ
Ｆ3 とＣＯの混合ガスである。このようにして、図７
（ｂ）に示すように、第２サイドウォール電極膜２２お
よび第２フィン電極膜２３の側壁に膜厚３０ｎｍの第２
サイドウォール絶縁膜２４ａが形成され、第２スペーサ
膜１８ａも同様にエッチングされる。
膜が堆積され、ＲＩＥによりこのシリコン酸化膜および
第２スペーサ膜１８ａに異方性ドライエッチィングが加
えられる。ここで、この場合のＲＩＥの反応ガスは前述
したようにＣＨ2 Ｆ2 とＣＦ4 の混合ガスあるいはＣＨ
Ｆ3 とＣＯの混合ガスである。このようにして、図７
（ｂ）に示すように、第２サイドウォール電極膜２２お
よび第２フィン電極膜２３の側壁に膜厚３０ｎｍの第２
サイドウォール絶縁膜２４ａが形成され、第２スペーサ
膜１８ａも同様にエッチングされる。
【００６２】次に、再びリン不純物を含有する膜厚３０
ｎｍ程度の多結晶シリコン膜が堆積され、さらに、ＲＩ
Ｅによりこの多結晶シリコン膜および第１層の電極膜１
７に異方性エッチングが加えられる。ここで、ＲＩＥの
反応ガスはＣｌ2 、Ｏ2 およびＨＢｒの混合ガスであ
る。このようにして、図７（ｂ）に示すように、第２サ
イドウォール絶縁膜２４ａおよび第２スペーサ膜１８ａ
の側壁に膜厚２０ｎｍ程度の第１サイドウォール電極膜
２５が形成され、さらに、第１フィン電極膜２６が形成
されるようになる。
ｎｍ程度の多結晶シリコン膜が堆積され、さらに、ＲＩ
Ｅによりこの多結晶シリコン膜および第１層の電極膜１
７に異方性エッチングが加えられる。ここで、ＲＩＥの
反応ガスはＣｌ2 、Ｏ2 およびＨＢｒの混合ガスであ
る。このようにして、図７（ｂ）に示すように、第２サ
イドウォール絶縁膜２４ａおよび第２スペーサ膜１８ａ
の側壁に膜厚２０ｎｍ程度の第１サイドウォール電極膜
２５が形成され、さらに、第１フィン電極膜２６が形成
されるようになる。
【００６３】次に、図７（ｂ）に示す第３スペーサ膜２
０ａ、第２スペーサ膜１８ａ、第３サイドウォール絶縁
膜２１ａおよび第２サイドウォール絶縁膜２４ａが弗酸
液中のウェットエッチングで除去される。ここで、マス
ク絶縁膜２７は層間絶縁膜７をこのウェットエッチング
から保護する役割を有する。そして、このマスク絶縁膜
２７のみ燐酸液中で選択的に除去される。
０ａ、第２スペーサ膜１８ａ、第３サイドウォール絶縁
膜２１ａおよび第２サイドウォール絶縁膜２４ａが弗酸
液中のウェットエッチングで除去される。ここで、マス
ク絶縁膜２７は層間絶縁膜７をこのウェットエッチング
から保護する役割を有する。そして、このマスク絶縁膜
２７のみ燐酸液中で選択的に除去される。
【００６４】このようにして、図７（ｃ）に示すよう
に、シリコン基板１の表面の容量用拡散層５に電気接続
する容量電極ポスト１１が形成され、その上部に上部電
極膜１１ａが積層される。そして、この容量電極ポスト
１１の側部に接続する第１葉の電極膜１２と第２葉の電
極膜１３とが形成される。ここで、第１葉の電極膜１２
は、７（ｂ）に示す第１サイドウォール電極膜２５と第
１フィン電極膜２６とで構成される。また、第２葉の電
極膜１３は、同様に第２サイドウォール電極膜２２と第
２フィン電極膜２３とで構成される。
に、シリコン基板１の表面の容量用拡散層５に電気接続
する容量電極ポスト１１が形成され、その上部に上部電
極膜１１ａが積層される。そして、この容量電極ポスト
１１の側部に接続する第１葉の電極膜１２と第２葉の電
極膜１３とが形成される。ここで、第１葉の電極膜１２
は、７（ｂ）に示す第１サイドウォール電極膜２５と第
１フィン電極膜２６とで構成される。また、第２葉の電
極膜１３は、同様に第２サイドウォール電極膜２２と第
２フィン電極膜２３とで構成される。
【００６５】ここで、このようにして形成した蓄積電極
のでき上がり寸法でみると、その外周の平面パターンは
０．３５μｍ×０．４５μｍでありその高さは０．３μ
ｍ程度である。
のでき上がり寸法でみると、その外周の平面パターンは
０．３５μｍ×０．４５μｍでありその高さは０．３μ
ｍ程度である。
【００６６】以後の工程で、容量電極ポスト１１、上部
電極膜１１ａ、第１葉の電極膜１２および第２葉の電極
膜１３の表面に極薄のシリコン窒化膜が堆積され酸化処
理される。ここで、このシリコン窒化膜の膜厚は５ｎｍ
程度である。そして、リン不純物を含む多結晶シリコン
膜が堆積され図５で説明したプレート電極１５が形成さ
れて１個のトランジスタと１個のキャパシタとで構成さ
れるメモリセルが完成することになる。
電極膜１１ａ、第１葉の電極膜１２および第２葉の電極
膜１３の表面に極薄のシリコン窒化膜が堆積され酸化処
理される。ここで、このシリコン窒化膜の膜厚は５ｎｍ
程度である。そして、リン不純物を含む多結晶シリコン
膜が堆積され図５で説明したプレート電極１５が形成さ
れて１個のトランジスタと１個のキャパシタとで構成さ
れるメモリセルが完成することになる。
【００６７】次に、キャパシタ電極構造について本発明
の第３の実施の形態を図８に基づいて説明する。図８は
本発明の第３の実施の形態を説明するためのＤＲＡＭセ
ル部の断面図である。なお、メモリセルのキャパシタ部
以外は第１の実施の形態と同一である。そこで、以下で
はその説明は省略される。
の第３の実施の形態を図８に基づいて説明する。図８は
本発明の第３の実施の形態を説明するためのＤＲＡＭセ
ル部の断面図である。なお、メモリセルのキャパシタ部
以外は第１の実施の形態と同一である。そこで、以下で
はその説明は省略される。
【００６８】図８に示すように、この第３の実施の形態
では、層間絶縁膜７の上部に第１の実施の形態と同様な
蓄積電極を有するキャパシタが形成される。ここで、第
１の実施の形態との相違点は、第１葉の電極膜１２ａの
膜厚が第２葉の電極膜１３のそれより厚くなるように設
定される点である。
では、層間絶縁膜７の上部に第１の実施の形態と同様な
蓄積電極を有するキャパシタが形成される。ここで、第
１の実施の形態との相違点は、第１葉の電極膜１２ａの
膜厚が第２葉の電極膜１３のそれより厚くなるように設
定される点である。
【００６９】すなわち、図８に示すように、容量用拡散
層５に電気接続する容量電極ポスト１１が形成されてい
る。そして、この容量電極ポスト１１の側部に電気接続
する膜厚６０ｎｍ程度の第１葉の電極膜１２ａが形成さ
れる。さらに、膜厚３０ｎｍ程度の第２葉の電極膜１３
が同様に側部に積層して形成されている。ここで、第１
葉の電極膜１２および第２葉の電極膜１３はその端部で
縦方向に曲折しており蓮の葉のような形状をしている。
層５に電気接続する容量電極ポスト１１が形成されてい
る。そして、この容量電極ポスト１１の側部に電気接続
する膜厚６０ｎｍ程度の第１葉の電極膜１２ａが形成さ
れる。さらに、膜厚３０ｎｍ程度の第２葉の電極膜１３
が同様に側部に積層して形成されている。ここで、第１
葉の電極膜１２および第２葉の電極膜１３はその端部で
縦方向に曲折しており蓮の葉のような形状をしている。
【００７０】そして、この容量電極ポスト１１、第１葉
の電極膜１２ａおよび第２葉の電極膜１３の表面に容量
絶縁膜１４が形成されている。さらに、この容量絶縁膜
１４に被着するプレート電極１５が形成されている。以
上のようにして、１個のトランジスタと１個のキャパシ
タとで構成されるＤＲＡＭのメモリセルが形成されるよ
うになる。
の電極膜１２ａおよび第２葉の電極膜１３の表面に容量
絶縁膜１４が形成されている。さらに、この容量絶縁膜
１４に被着するプレート電極１５が形成されている。以
上のようにして、１個のトランジスタと１個のキャパシ
タとで構成されるＤＲＡＭのメモリセルが形成されるよ
うになる。
【００７１】このように第１葉の電極膜１２ａの膜厚が
厚くなることで、この蓄積電極の機械的強度は第１の実
施の形態の場合よりさらに向上するようになる。
厚くなることで、この蓄積電極の機械的強度は第１の実
施の形態の場合よりさらに向上するようになる。
【００７２】次に、キャパシタ電極構造について本発明
の第４の実施の形態を図９に基づいて説明する。図９は
本発明の第４の実施の形態を説明するためのＤＲＡＭセ
ル部の断面図である。なお、メモリセルのキャパシタ部
以外は第１の実施の形態と同一である。そこで、以下で
はその説明は省略される。
の第４の実施の形態を図９に基づいて説明する。図９は
本発明の第４の実施の形態を説明するためのＤＲＡＭセ
ル部の断面図である。なお、メモリセルのキャパシタ部
以外は第１の実施の形態と同一である。そこで、以下で
はその説明は省略される。
【００７３】図９に示すように、この第４の実施の形態
では、層間絶縁膜７の上部に第５の実施の形態と同様な
蓄積電極を有するキャパシタが形成される。ここで、第
５の実施の形態との相違点は、この場合には上部電極膜
１１ａ、第１葉の電極膜１２ｂあるいは第２葉の電極膜
１３ａの表面が凹凸状に形成される点にある。
では、層間絶縁膜７の上部に第５の実施の形態と同様な
蓄積電極を有するキャパシタが形成される。ここで、第
５の実施の形態との相違点は、この場合には上部電極膜
１１ａ、第１葉の電極膜１２ｂあるいは第２葉の電極膜
１３ａの表面が凹凸状に形成される点にある。
【００７４】すなわち、図９に示すように、層間絶縁膜
層７の上部に容量用拡散層５に電気接続する容量電極ポ
スト１１が形成されている。また、この容量電極ポスト
１１に電気接続する第１葉の電極膜１２ｂおよび第１葉
の電極膜１３ａが積層するように形成されている。ここ
で、第１葉の電極膜１２ｂおよび第２葉の電極膜１３ａ
の表面には小さな凹凸が形成されている。そして、この
容量電極ポスト１１の上部に矩形で表面に凹凸がある上
部電極膜１１ｂが形成されている。
層７の上部に容量用拡散層５に電気接続する容量電極ポ
スト１１が形成されている。また、この容量電極ポスト
１１に電気接続する第１葉の電極膜１２ｂおよび第１葉
の電極膜１３ａが積層するように形成されている。ここ
で、第１葉の電極膜１２ｂおよび第２葉の電極膜１３ａ
の表面には小さな凹凸が形成されている。そして、この
容量電極ポスト１１の上部に矩形で表面に凹凸がある上
部電極膜１１ｂが形成されている。
【００７５】そして、この容量電極ポスト１１、上部電
極膜１１ｂ、第１葉の電極膜１２ｂおよび第２葉の電極
膜１３ａの表面に容量絶縁膜１４が形成されている。さ
らに、この容量絶縁膜１４に被着するプレート電極１５
が形成されている。以上のようにして、１個のトランジ
スタと１個のキャパシタとで構成されるＤＲＡＭのメモ
リセルが形成される。
極膜１１ｂ、第１葉の電極膜１２ｂおよび第２葉の電極
膜１３ａの表面に容量絶縁膜１４が形成されている。さ
らに、この容量絶縁膜１４に被着するプレート電極１５
が形成されている。以上のようにして、１個のトランジ
スタと１個のキャパシタとで構成されるＤＲＡＭのメモ
リセルが形成される。
【００７６】ここで、この電極膜表面の凹凸形状は次の
ようにして形成される。すなわち、初め、図５で説明し
た蓄積電極がリン不純物を含有する無定形シリコン膜で
形成される。次に、この蓄積電極は、１０-5Ｔｏｒｒ以
下の高真空中で熱処理される。ここで、この処理温度は
６００〜７００℃に設定される。このようにすると、無
定形シリコン膜で構成されていた蓄積電極の表面には、
粒径５ｎｍ程度の多結晶シリコンが形成されるようにな
る。
ようにして形成される。すなわち、初め、図５で説明し
た蓄積電極がリン不純物を含有する無定形シリコン膜で
形成される。次に、この蓄積電極は、１０-5Ｔｏｒｒ以
下の高真空中で熱処理される。ここで、この処理温度は
６００〜７００℃に設定される。このようにすると、無
定形シリコン膜で構成されていた蓄積電極の表面には、
粒径５ｎｍ程度の多結晶シリコンが形成されるようにな
る。
【００７７】この凹凸の形成により、蓄積電極の面積
は、図５で説明した第２の実施形態の場合の２倍程度に
増加する。このため、この場合には大きな容量値が確保
され易くなり蓄積電極の高さがより低くなる。
は、図５で説明した第２の実施形態の場合の２倍程度に
増加する。このため、この場合には大きな容量値が確保
され易くなり蓄積電極の高さがより低くなる。
【００７８】本発明の実施の形態では、容量絶縁膜が蓄
積電極の表面にのみ形成される場合について説明されて
いる。しかし、実際は容量絶縁膜の成膜においては、こ
の容量絶縁膜は層間絶縁膜上にも形成されることに触れ
ておく。
積電極の表面にのみ形成される場合について説明されて
いる。しかし、実際は容量絶縁膜の成膜においては、こ
の容量絶縁膜は層間絶縁膜上にも形成されることに触れ
ておく。
【００７９】また、本発明では、実施の形態で説明した
第１葉の電極膜あるいは第２葉の電極膜の一部からさら
に横方向に突出して伸び、その端部で屈曲して分岐する
電極がさらに形成されてもよい。なお、この場合の形成
方法は、先述した下部容量電極を形成する場合のサイド
ウォール絶縁膜とサイドウォール電極膜を交互に形成す
る方法を基本的に踏襲した方法となる。
第１葉の電極膜あるいは第２葉の電極膜の一部からさら
に横方向に突出して伸び、その端部で屈曲して分岐する
電極がさらに形成されてもよい。なお、この場合の形成
方法は、先述した下部容量電極を形成する場合のサイド
ウォール絶縁膜とサイドウォール電極膜を交互に形成す
る方法を基本的に踏襲した方法となる。
【００８０】
【発明の効果】以上に説明したように本発明は、容量絶
縁膜を介して下部容量電極と上部容量電極とが対向する
キャパシタを備えた半導体装置であって、前記下部容量
電極が、一定の高さを有する導電体支柱と、前記導電体
支柱の所定の高さに位置する側壁に接続し横方向に鍔状
に伸び、端部で曲折し縦方向に伸びている導電層とで構
成され、前記上部容量電極が、前記下部容量電極の表面
に被着する容量絶縁膜を介して前記下部容量電極と対向
して設けられてなる。
縁膜を介して下部容量電極と上部容量電極とが対向する
キャパシタを備えた半導体装置であって、前記下部容量
電極が、一定の高さを有する導電体支柱と、前記導電体
支柱の所定の高さに位置する側壁に接続し横方向に鍔状
に伸び、端部で曲折し縦方向に伸びている導電層とで構
成され、前記上部容量電極が、前記下部容量電極の表面
に被着する容量絶縁膜を介して前記下部容量電極と対向
して設けられてなる。
【００８１】このために、本発明のキャパシタの電極は
構造的にその機械的強度が増大する。そして、一定の平
面内に形成されるキャパシタ電極の実効的な面積は、こ
れまでに提案されている多重シリンダ構造の場合より増
大するようになる。
構造的にその機械的強度が増大する。そして、一定の平
面内に形成されるキャパシタ電極の実効的な面積は、こ
れまでに提案されている多重シリンダ構造の場合より増
大するようになる。
【００８２】さらに、キャパシタ電極が構造的に強化さ
れるために、電極を構成する電極材料の膜厚が薄膜化さ
れ易くなり、キャパシタ電極の微細化が容易になる。特
に、蓄積電極の高さが低くなるため、先述したようなメ
モリセル部と周辺回路部の段差は縮小化される。そし
て、先述したフォトリソグラフィ工程でのフォーカス・
マージンの問題は解消され、配線パターンの解像不良は
無くなる。
れるために、電極を構成する電極材料の膜厚が薄膜化さ
れ易くなり、キャパシタ電極の微細化が容易になる。特
に、蓄積電極の高さが低くなるため、先述したようなメ
モリセル部と周辺回路部の段差は縮小化される。そし
て、先述したフォトリソグラフィ工程でのフォーカス・
マージンの問題は解消され、配線パターンの解像不良は
無くなる。
【図１】本発明の第１の実施の形態を説明するメモリセ
ルの平面図と断面図である。
ルの平面図と断面図である。
【図２】本発明の第１の実施の形態の製造工程順の断面
図である。
図である。
【図３】本発明の第１の実施の形態の製造工程順の断面
図である。
図である。
【図４】本発明の効果を説明するための蓄積容量を示す
グラフである。
グラフである。
【図５】本発明の第２の実施の形態を説明するメモリセ
ルの平面図と断面図である。
ルの平面図と断面図である。
【図６】本発明の第２の実施の形態の製造工程順の断面
図である。
図である。
【図７】本発明の第２の実施の形態の製造工程順の断面
図である。
図である。
【図８】本発明の第３の実施の形態を説明するメモリセ
ルの断面図である。
ルの断面図である。
【図９】本発明の第４の実施の形態を説明するメモリセ
ルの断面図である。
ルの断面図である。
【図１０】従来の技術を説明するためのメモリセルの断
面図である。
面図である。
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ ゲート酸化膜 ４，１０４ ゲート電極 ４’ ワード線 ５ 容量用拡散層 ６ ビット線用拡散層 ７ １０７ 層間絶縁膜 ７ａ 第１層間絶縁膜 ７ｂ 第２層間絶縁膜 ８ ビット線コンタクト孔プラグ ９ ビット線 ９ａ ビット線パッド １０ 容量コンタクト孔 １１ 容量電極ポスト １１ａ，１１ｂ 上部電極膜 １２，１２ａ，１２ｂ 第１葉の電極膜 １３，１３ａ 第２葉の電極膜 １４，１１３ 容量絶縁膜 １５，１１４ プレート電極 １６ 第１スペーサ膜 １７ 第１層の電極膜 １８，１８ａ 第２スペーサ膜 １９ 第２層の電極膜 ２０，２０ａ 第３スペーサ膜 ２１，２１ａ 第３サイドウォール絶縁膜 ２２ 第２サイドウォール電極膜 ２３ 第２フィン電極膜 ２４，２４ａ 第２サイドウォール絶縁膜 ２５ 第１サイドウォール電極膜 ２６ 第１フィン電極膜 ２７ マスク絶縁膜 １０５ 第１のＮ+ 拡散層 １０６ 第２のＮ+ 拡散層 １０８ 下部電極膜 １０９ 第１の円筒電極膜 １１０ 第２の円筒電極膜 １１１ 第３の円筒電極膜 １１２ 蓄積電極
Claims (13)
- 【請求項１】 容量絶縁膜を介して下部容量電極と上部
容量電極とが対向するキャパシタを備えた半導体装置で
あって、前記下部容量電極が、一定の高さを有する導電
体支柱と、前記導電体支柱の所定の高さに位置する側壁
に接続し横方向に鍔状に伸び、その端部で曲折し縦方向
に伸びる導電層とで構成され、前記上部容量電極が、前
記下部容量電極の表面に被着する容量絶縁膜を介して前
記下部容量電極と対向して設けられてなることを特徴と
する半導体装置。 - 【請求項２】 前記導電体支柱の上面に所定の平面形状
を有する上部導電体が接続されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記導電層が前記導電体支柱のそれぞれ
異る高さに位置する側壁に複数個階層状に形成されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記導電体支柱、前記導電層および前記
上部導電体が不純物を含有する多結晶シリコンで形成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記導電体支柱、前記導電層、前記上部
導電体の表面が凹凸状になっていることを特徴とする請
求項１記載の半導体装置。 - 【請求項６】 前記縦方向に伸びる導電層の一部からさ
らに横方向に突出し、その端部で屈曲された第２の導電
層が設けられていることを特徴とする請求項１記載の半
導体装置。 - 【請求項７】 １個のトランジスタ素子と１個の容量素
子とで構成されるメモリセルを有し、前記キャパシタ
が、当該容量素子として使用されワード線およびビット
線より上層に形成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項８】 半導体基板表面に形成された拡散層を被
覆する層間絶縁膜上に導電体薄膜層と絶縁薄膜層とを交
互に積層させ最上層に絶縁薄膜層を形成する工程と、前
記導電体薄膜層と前記絶縁薄膜層とを貫通し前記拡散層
に達する孔を形成する工程と、前記孔に導電体材料を埋
設し導電体支柱を形成する工程と、最上層の前記絶縁薄
膜層に異方性のドライエッチングを施し前記導電体支柱
の側壁にサイドウォール絶縁膜を形成する工程と、導電
膜を堆積し異方性ドライエッチィングを施して前記サイ
ドウォール絶縁膜の側壁にサイドウォール電極膜を形成
し更に前記導電体薄膜層と接続させる工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板表面に形成された拡散層を被
覆する層間絶縁膜上に導電体薄膜層と絶縁薄膜層とを交
互に積層させ最上層に絶縁薄膜層を形成する工程と、前
記導電体薄膜層と前記絶縁薄膜層とを貫通し前記拡散層
に達する孔を形成する工程と、前記孔に導電体材料を埋
設し導電体支柱を形成する工程と、導電膜を堆積し所定
の平面形状にパターニングして上部導電体を形成する工
程と、絶縁膜を堆積し異方性ドライエッチングを施して
前記上部導電体の側壁にサイドウオール絶縁膜を形成す
る工程と、導電膜を堆積し異方性ドライエッチィングを
施して前記サイドウォール絶縁膜の側壁にサイドウォー
ル電極膜を形成し更に前記導電体薄膜層と接続させる工
程と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体基板上に絶縁膜と導電膜とを交
互に積層し積層体を形成する工程と、前記積層体を貫通
し各導電膜と接続する容量電極ポストを形成する工程
と、上層に位置する第１の導電膜の面積を確定し、該第
１の導電膜の外周にそって縦方向に延在する第１の縦型
導電膜を形成する工程と、前記第１の導電膜の面積より
大きくなるように前記第２の導電膜の面積を確定し、そ
の外周にそって縦方向に延在する第２の縦型導電膜を形
成する工程とを含み、上述の工程によって形成された導
電膜および容量電極ポストをキャパシタの一方の電極と
することを特徴とする半導体装置の製造方法。 - 【請求項１１】 １個のトランジスタと１個のキャパシ
タとでメモリセルを構成し、このメモリセルにワード線
およびビット線が接続された記憶部を有する半導体装置
において、前記キャパシタは前記トランジスタの一端に
接続され、半導体基板から垂直方向に延在する容量電極
ポストと、該容量電極ポストの途中から横方向に延びる
第１の電極膜と、該第１の電極膜の端部から縦方向に延
びる第２の電極膜とを有することを特徴とする半導体装
置。 - 【請求項１２】 前記第１および第２の電極膜は前記ワ
ード線およびビット線の上方に位置することを特徴とす
る請求項１１記載の半導体装置。 - 【請求項１３】 前記容量電極ポストおよび前記第１お
よび第２の電極膜を取り囲むように、容量絶縁膜を介し
て対向電極が形成されていることを特徴とする請求項１
１記載の半導体装置。
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