KR101934426B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 트랜지스터가 형성된 기판, 상기 기판 상에 형성된 복수 개의 하부 전극, 상기 하부 전극, 제1 지지대, 및 제2 지지대 상에 형성된 유전체막, 및 상기 유전체막 상에 형성된 상부 전극을 포함하되, 상기 제1 및 제2 지지대는 상기 하부 전극들 사이에 위치하며, 상기 제1 및 제2 지지대는 제1 물질과 제2 물질을 포함한다.

Description

반도체 장치 및 그 제조 방법 {Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화, 미세화에 따라, 최근에는 DRAM 소자의 커패시턴스(Capacitance)를 증가시키는 기술이 요구되고 있다. 제한된 면적 내에서 커패시턴스를 증가시키는 방법으로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다.
하부 전극의 유효 면적을 증가시키는 방법으로서, 하부 전극을 입체화하고, 하부 전극의 높이를 증가시키는 방법이 있다. 즉, 실린더형, 스택(stack)형, 또는 컨케이브(concave)형 등으로 하부 전극을 형성할 수 있다. 이들의 경우, 하부 전극의 면적이 넓어지는 장점이 있다. 다만, 하부 전극의 높이 증가에 따라, 하부 전극이 쓰러지거나 부러지는 단점이 있을 수 있다. 하부 전극의 안정적인 구조 형성을 위하여, 서포터(supporter) 또는 스타퍼(stopper)를 적용할 수 있다.
본 발명이 해결하려는 과제는, 커패시터 형성에 있어서, 하부 전극의 안정적인 구조를 위하여 지지대를 형성하는 것을 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 커패시터 형성에 있어서, 하부 전극의 안정적인 구조를 위하여 지지대를 형성하는 것을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 트랜지스터가 형성된 기판, 상기 기판 상에 형성된 복수 개의 하부 전극, 상기 하부 전극, 제1 지지대, 및 제2 지지대 상에 형성된 유전체막, 및 상기 유전체막 상에 형성된 상부 전극을 포함하되, 상기 제1 및 제2 지지대는 상기 하부 전극들 사이에 위치하며, 상기 제1 및 제2 지지대는 제1 물질과 제2 물질을 포함한다.
상기 제1 지지대와 상기 제2 지지대는 서로 이격되어 형성될 수 있다.
상기 제1 물질은 SiCN이고, 상기 제2 물질은 SiN일 수 있다.
상기 제1 및 제2 지지대는, 상기 제1 및 제2 물질 외에 다른 물질을 더 포함할 수 있다.
상기 제1 및 제2 지지대는, 상기 제1 물질 상에 상기 제2 물질이 적층되고, 상기 제2 물질 상에 상기 제1 물질이 적층되는 구조를 가질 수 있다.
상기 제1 및 제2 지지대의 두께는 50 ~ 3000 Å일 수 있다.
상기 제1 및 제2 물질은, 상기 하부 전극을 형성하기 위하여 이용되는 몰드 산화막에 대하여 식각 선택비가 다른 물질일 수 있다.
상기 제1 및 제2 물질은, 상기 몰드 산화막과 비교하여 LAL(Limulus Amoebocyte Lysate)에 의한 식각율이 낮은 물질일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은 트랜지스터가 형성된 기판 상에 제1 몰드 산화막을 형성하고, 상기 제1 몰드 산화막 상에 제1 지지대, 제2 몰드 산화막, 제2 지지대를 순차적으로 형성하고, 상기 제1 및 제2 몰드 산화막과 상기 제1 및 제2 지지대를 식각하여, 복수 개의 홀을 형성하고, 상기 복수 개의 홀 내부에 하부 전극을 형성하고, 상기 제1 및 제2 몰드 산화막의 나머지 부분을 제거하고, 상기 하부 전극과 상기 제1 및 제2 지지대 상에, 유전체막 및 상부 전극을 순차적으로 형성하는 것을 포함한다.
상기 제1 및 제2 지지대는 제1 물질과 제2 물질을 포함할 수 있다.
상기 제1 물질은 SiCN이고, 상기 제2 물질은 SiN일 수 있다.
상기 제1 및 제2 지지대를 형성하는 것은, 제1 물질 상에 제2 물질을 적층하고, 상기 제2 물질 상에 상기 제1 물질을 적층하는 것을 포함할 수 있다.
상기 제1 및 제2 지지대를 형성하는 것은, 캐리어 가스로서 제1 가스와 제2 가스를 이용하는 것을 포함할 수 있다.
상기 제1 가스는 N2이고, 상기 제2 가스는 He일 수 있다.
상기 제1 및 제2 지지대의 두께는 50 ~ 3000 Å일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 언급되는 반도체 장치 및 그 제조 방법은, 하부 전극들 사이에 지지대를 형성하여 안정적인 구조를 갖는 커패시터를 포함하는 반도체 장치에 관한 것이다. 특히, 이중(double) 지지대 구조를 이용하며, 지지대는 이중막으로 형성될 수 있다. 지지대는 탄소계 물질막(예를 들어, SiCN)을 이용하여 형성될 수 있다. 이 경우, 탄소(carbon)가 포함되어, 지지대의 휨(bowing) 특성을 감소시킬 수 있다. 본 발명은 DRAM 장치의 셀 커패시터나 로직 소자의 MIM(Metal Insulator Metal) 커패시터 등의 제조에 적용될 수 있다. 그러나, 이에 한정되는 것은 아니며, 기타 다른 커패시터의 제조에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 장치는, 기판(100), 층간 절연막(110), 스토리지 노드 컨택(120), 식각 정지막(130), 하부 전극(400), 제1 지지대(300), 제2 지지대(310), 유전체막(500), 상부 전극(600), 등을 포함할 수 있다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
기판(100)은, 예를 들어, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미도시)을 포함할 수 있다. 상기 단위 소자들은, 예를 들어, DRAM(Dynamic Random Access Memory) 셀 트랜지스터일 수 있다. 기판(100)은 상기 단위 소자들을 분리하기 위한 소자 분리막(미도시)들을 포함할 수 있다. 기판(100) 상에, 상기 단위 소자들을 덮는 층간 절연막(110)이 형성될 수 있다. 또한, 기판(100)은 층간 절연막(110)을 통해 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역(미도시)들을 포함할 수 있다.
층간 절연막(110)은, 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthlyOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 식각 정지막(130)은 SiON 또는 SiN 등일 수 있다. 필요에 따라, 식각 정지막(130)은 생략될 수 있다.
스토리지 노드 컨택(120)은 기판(100) 상에 형성되어, 상기 도전 영역들과 하부 전극(400)을 전기적으로 연결할 수 있다.
하부 전극(400)은 스토리지 노드 컨택(120) 상에 형성될 수 있다. 특히, 하부 전극(400)은 복수 개의 스토리지 노드 컨택(120) 상에 각각 형성되어, 복수 개의 하부 전극(400)이 형성될 수 있다. 하부 전극(400)은 제1 방향(예를 들어, x축 방향) 및 제2 방향(예를 들어, y축 방향)을 따라 반복적으로 형성될 수 있다. 즉, 직각 배열된 형태로 형성될 수 있다. 또한, 하부 전극(400)은 인접하는 행들 또는 열들의 하부 전극(400)과 서로 엇갈려 배열되는 구조로 형성될 수 있다. 하부 전극(400)이 서로 엇갈려 배열되는 경우, 하부 전극(400)들 사이의 공간 확보에 의하여, 유전체막(500)을 균일하게 증착할 수 있다.
하부 전극(400)은 실린더형 커패시터, 스택(stack)형 커패시터, 또는 컨케이브(concave)형 커패시터 등일 수 있으나, 이에 한정되는 것은 아니다. 하부 전극(400)이 실린더형 커패시터로 형성되는 경우, 상면, 외면, 및 내면이 모두 커패시터 영역으로 이용될 수 있다.
하부 전극(400)은 도전성 물질로 형성된 막이며, 하부 전극(400)의 하부는 스토리지 노드 컨택(120)과 전기적으로 연결된다. 하부 전극(400)은 TIN, TiAIN, TAN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, 백금, 또는 이리듐으로 형성되거나 이들의 조합으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 하부 전극(400)은 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 방법으로 형성될 수 있다.
제1 지지대(300)는 제1 몰드 산화막(200, 도3 참조) 상에 형성된다. 제1 지지대(300)의 두께는 50 ~ 3000 Å일 수 있다. 제1 지지대(300)는 제1 및 제2 몰드 산화막(200, 210)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 특히, 제1 및 제2 몰드 산화막(200, 210)을 제거하는 후속 공정에서, LAL(Limulus Amoebocyte Lysate) 리프트-오프(lift-off) 공정을 이용하는 경우, LAL에 대하여 식각율이 낮으며, 유전체 특성을 갖는 물질로 형성하는 것이 바람직하다. 예를 들어, 제1 지지대(300)는 SiN, SiCN, TaO, 및 TiO2 중 어느 하나의 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 지지대(300)는 제1 물질과 제2 물질을 포함하는 이중막 구조로 형성될 수 있다. 여기에서, 제1 물질은 SiCN이고, 제2 물질은 SiN일 수 있다. SiCN의 경우, 탄소의 비율은 0.1 ~ 15 %일 수 있다. 제1 지지대(300)에 탄소가 포함되는 경우, 제1 지지대(300)의 휨 현상이 감소될 수 있다. 다만, 제1 지지대(300)의 휨 현상을 감소시킬 수 있는 탄소의 비율과 관련하여, 탄소의 비율이 15 % 이상인 경우에는 더 이상 특성 개선이 나타나지 않는다. 또한, 제1 지지대(300)는 제1 물질 상에 제2 물질이 적층되고, 상기 제2 물질 상에 상기 제1 물질이 적층되는 구조를 가질 수 있다.
제2 지지대(310)는 제2 몰드 산화막(210, 도3 참조) 상에 형성된다. 특히, 제2 지지대(310)는 하부 전극(400)의 상부 끝단에서 약간 하부에 형성될 수 있다. 왜냐하면, 제1 및 제2 몰드 산화막(200, 210)을 식각하는 후속 공정에서, 제2 지지대(310)의 상부도 식각이 될 수 있기 때문이다. 제2 지지대(310)의 두께는 50 ~ 3000 Å일 수 있다. 제2 지지대(310)는 제1 및 제2 몰드 산화막(200, 210)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 특히, 제1 및 제2 몰드 산화막(200, 210)을 제거하는 후속 공정에서, LAL 리프트-오프 공정을 이용하는 경우, LAL에 대하여 식각율이 낮으며, 유전체 특성을 갖는 물질로 형성하는 것이 바람직하다. 예를 들어, 제2 지지대(310)는 SiN, SiCN, TaO, 및 TiO2 중 어느 하나의 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 지지대(310)는 제1 물질과 제2 물질을 포함하는 이중막 구조로 형성될 수 있다. 여기에서, 제1 물질은 SiCN이고, 제2 물질은 SiN일 수 있다. SiCN의 경우, 탄소의 비율은 0.1 ~ 15 %일 수 있다. 탄소가 포함되는 경우, 제2 지지대(310)의 휨 현상이 감소될 수 있다. 다만, 제2 지지대(310)의 휨 현상을 감소시킬 수 있는 탄소의 비율과 관련하여, 탄소의 비율이 15 % 이상인 경우에는 더 이상 특성 개선이 나타나지 않는다. 또한, 제2 지지대(310)는 제1 물질 상에 제2 물질이 적층되고, 상기 제2 물질 상에 상기 제1 물질이 적층되는 구조를 가질 수 있다.
유전체막(500)은 하부 전극(400), 제1 지지대(300), 제2 지지대(310), 및 식각 정지막(130) 상에 형성된다. 유전체막(500)은 금속 질화막 상에 금속 산화막이 적층되어 형성될 수 있으며, 각 막은 원자층 증착 방법(Atomic Layer Deposition, ALD)으로 형성될 수 있다. 유전체막(500)은 2층으로 한정되지 않으며, 필요에 따라서, 3층 이상의 막으로 형성될 수 있다. 상기 금속 질화막은 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(Zr3N4), 하프늄 질화막(Hf3N4) 등일 수 있으며, 이에 한정되는 것은 아니다. 상기 금속 산화막은 ZrO2막, HfO2막, 및 Ta2O3막으로 이루어진 군에서 선택된 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상부 전극(600)은 유전체막(500) 상에 형성된다. 상부 전극(600)은, 예를 들어, TIN, TiAIN, TAN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, 백금, 또는 이리듐 등으로 형성되거나 이들의 조합으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상부 전극(600)은 유기 금속 화학 기상 증착(MOCVD) 방법으로 형성될 수 있다.
이하에서 도 2 내지 도 8을 이용하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
우선, 도 2를 참조하면, 기판(100) 상에 층간 절연막(110) 및 스토리지 노드 컨택(120)을 형성하고, 식각 정지막(130)을 형성한다. 도 3을 참조하면, 식각 정지막(130) 상에, 제1 몰드 산화막(200), 제1 지지대(300), 제2 몰드 산화막(210), 제2 지지대(310)를 순차적으로 형성한다.
제1 및 제2 지지대(300, 310)는 제1 물질과 제2 물질을 포함하도록 형성할 수 있다. 제1 물질은 SiCN이고, 제2 물질은 SiN일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 지지대(300, 310)가 탄소계 물질막을 포함하는 경우, 제1 및 제2 지지대(300, 310)의 휨 특성을 감소시킬 수 있다. 다만, 탄소계 물질막은 플라즈마 데미지(damage)에 취약하여, 후속 공정에서 제1 및 제2 몰드 산화막(200, 210)을 식각하는 경우, 제1 및 제2 지지대(300, 310)가 식각될 수 있다. 따라서, 탄소계 물질막은 탄소를 적절한 비율로 포함해야 한다. 예를 들어, 탄소계 물질막의 탄소 비율은 0.1 ~ 15 %일 수 있다.
또한, 제1 및 제2 지지대(300, 310)는 제1 물질 상에 제2 물질을 적층하고, 상기 제2 물질 상에 상기 제1 물질을 적층하여 형성될 수 있다. 예를 들어, 제1 물질은 SiCN이고, 제2 물질은 SiN일 수 있다.
제1 및 제2 지지대(300, 310)를 형성하는 공정 조건은, 250 ~ 550 ℃일 수 있으며, SiH4와 NH3의 혼합 가스를 이용하여 형성할 수 있다. 또한, 캐리어 가스로서, N2를 이용하거나, N2와 He을 함께 이용할 수 있다. He을 함께 이용하는 경우, H2의 발생을 줄일 수 있다.
도 4 및 도 5를 참조하면, 포토레지스트 패턴(700)을 형성하여, 제2 지지대(310), 제2 몰드 산화막(210), 제1 지지대(300), 및 제1 몰드 산화막(200)을 순차적으로 식각하고, 복수 개의 홀을 형성한다. 또한, 스토리지 노드 컨택(120) 상의 식각 정지막(130)을 식각한다.
도 6을 참조하면, 복수 개의 홀 내부에 하부 전극(400)을 형성한다. 하부 전극(400)은 유기 금속 화학 기상 증착(MOCVD) 방법으로 형성될 수 있다. 하부 전극(400) 물질은, 티타늄 질화막(TiN)일 수 있으나, 이에 한정되는 것은 아니다.
도 7을 참조하면, 제1 및 제2 몰드 산화막(200, 210)의 나머지 부분을 제거한다. 제1 및 제2 몰드 산화막(200, 210)은, 건식 식각 또는 습식 식각 방법을 이용하여 제거할 수 있다.
도 8 및 도 1을 참조하면, 하부 전극(400), 제1 및 제2 지지대(300, 310), 및 식각 정지막(130) 상에, 유전체막(500), 상부 전극(600)을 순차적으로 형성한다. 유전체막(500)은, 예를 들어, 금속 질화막 상에 금속 산화막을 적층하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 상부 전극(600)은 유전체막(500) 상에 형성된다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램(DRAM) 및/또는 에스램(SRAM) 등을 더 포함할 수도 있다. 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 10은 태블릿 PC이고, 도 11은 노트북을 도시한 것이다. 본 발명의 실시예에 따른 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 층간 절연막
120: 스토리지 노드 컨택 130: 식각 정지막
200: 제1 몰드 산화막 210: 제2 몰드 산화막
300: 제1 지지대 310: 제2 지지대
400: 하부 전극 500: 유전체막
600: 상부 전극 700: 포토레지스트 패턴

Claims (10)

  1. 트랜지스터가 형성된 기판;
    상기 기판 상에 형성된 복수 개의 하부 전극;
    상기 하부 전극, 제1 지지대, 및 제2 지지대 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 상부 전극을 포함하되,
    상기 제1 및 제2 지지대는 상기 하부 전극들 사이에 위치하며, 상기 제1 및 제2 지지대 각각은 이중막을 포함하고,
    상기 이중막은 SiN막 및 탄소(C)의 비율이 0.1% 내지 15%인 SiCN막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 지지대와 상기 제2 지지대는 서로 이격되어 형성된 반도체 장치.
  3. 삭제
  4. 삭제
  5. 트랜지스터가 형성된 기판 상에 제1 몰드 산화막을 형성하고,
    상기 제1 몰드 산화막 상에 제1 지지대, 제2 몰드 산화막, 제2 지지대를 순차적으로 형성하고,
    상기 제1 및 제2 몰드 산화막과 상기 제1 및 제2 지지대를 식각하여, 복수 개의 홀을 형성하고,
    상기 복수 개의 홀 내부에 하부 전극을 형성하고,
    상기 제1 및 제2 몰드 산화막의 나머지 부분을 제거하고,
    상기 하부 전극과 상기 제1 및 제2 지지대 상에, 유전체막 및 상부 전극을 순차적으로 형성하는 것을 포함하되,
    상기 제1 및 제2 지지대 각각은 이중막을 포함하고,
    상기 이중막은 SiN막 및 탄소(C)의 비율이 0.1% 내지 15%인 SiCN막을 포함하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 5항에 있어서,
    상기 제1 및 제2 지지대를 형성하는 것은, 캐리어 가스로서 제1 가스와 제2 가스를 이용하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 가스는 N2이고, 상기 제2 가스는 He인 반도체 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102279720B1 (ko) * 2015-06-24 2021-07-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102473658B1 (ko) 2016-05-27 2022-12-02 삼성전자주식회사 반도체 소자
KR102515421B1 (ko) * 2018-12-20 2023-03-28 삼성전자주식회사 반도체 장치의 제조 방법
US11195838B2 (en) * 2019-05-23 2021-12-07 Micron Technology, Inc. Arrays of capacitors, methods used in forming integrated circuitry, and methods used in forming an array of capacitors
US11469047B2 (en) * 2020-03-06 2022-10-11 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method for manufacturing high-profile and high-capacitance capacitor

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650647A (en) * 1987-06-17 1997-07-22 Fujitsu Limited Dynamic random access memory device and method of producing same
DE3856143T2 (de) * 1987-06-17 1998-10-29 Fujitsu Ltd Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff
JP2838412B2 (ja) * 1988-06-10 1998-12-16 三菱電機株式会社 半導体記憶装置のキャパシタおよびその製造方法
EP0764974B1 (en) * 1990-03-08 2006-06-14 Fujitsu Limited Layer structure having contact hole and method of producing the same
KR920001760A (ko) * 1990-06-29 1992-01-30 김광호 디램셀의 적층형 캐패시터 제조방법
KR930007192B1 (ko) * 1990-06-29 1993-07-31 삼성전자 주식회사 디램셀의 적층형캐패시터 및 제조방법
US5223729A (en) * 1990-09-26 1993-06-29 Matsushita Electric Industrial Co., Ltd. Semiconductor device and a method of producing the same
JPH05183121A (ja) * 1991-04-01 1993-07-23 Fujitsu Ltd 半導体装置とその製造方法
KR930010081B1 (ko) * 1991-05-24 1993-10-14 현대전자산업 주식회사 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
US5223448A (en) * 1991-07-18 1993-06-29 Industrial Technology Research Institute Method for producing a layered capacitor structure for a dynamic random access memory device
US5155657A (en) * 1991-10-31 1992-10-13 International Business Machines Corporation High area capacitor formation using material dependent etching
US5262662A (en) * 1991-10-31 1993-11-16 Micron Technology, Inc. Storage node capacitor having tungsten and etched tin storage node capacitor plate
US5573967A (en) * 1991-12-20 1996-11-12 Industrial Technology Research Institute Method for making dynamic random access memory with fin-type stacked capacitor
JPH06209085A (ja) * 1992-07-23 1994-07-26 Texas Instr Inc <Ti> スタック形ｄｒａｍコンデンサ構造体とその製造方法
JP2787646B2 (ja) * 1992-11-27 1998-08-20 三菱電機株式会社 半導体装置の製造方法
US5670806A (en) * 1993-12-28 1997-09-23 Lg Semicon Co., Ltd. Semiconductor memory device
US5981992A (en) * 1995-06-07 1999-11-09 International Business Machines Corporation Mechanical supports for very thin stacked capacitor plates
JP2776331B2 (ja) * 1995-09-29 1998-07-16 日本電気株式会社 半導体装置およびその製造方法
JP3443219B2 (ja) * 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
TW351846B (en) * 1996-08-16 1999-02-01 United Microelectronics Corp Method for fabricating memory cell for DRAM
TW312829B (en) * 1996-08-16 1997-08-11 United Microelectronics Corp Semiconductor memory device with capacitor(6)
US5926718A (en) * 1996-08-20 1999-07-20 Micron Technology, Inc. Method for forming a capacitor
JPH1065122A (ja) * 1996-08-22 1998-03-06 Nec Corp 半導体装置およびその製造方法
TW383447B (en) * 1997-04-02 2000-03-01 United Microelectronics Corp Capacitor structure and manufacturing method for DRAM
TW427013B (en) * 1997-05-06 2001-03-21 United Microelectronics Corp The structure of the capacitors of DRAM and the manufacturing method of the same
US5973350A (en) * 1998-04-14 1999-10-26 Texas Instruments - Acer Incorporated Stacked capacitor structure for high density DRAM cells
US6281542B1 (en) * 1998-04-14 2001-08-28 Tsmc-Acer Semiconductor Manufacturing Corp. Flower-like capacitor structure for a memory cell
US6064085A (en) * 1998-06-03 2000-05-16 Texas Instruments-Acer Incorporated DRAM cell with a multiple fin-shaped structure capacitor
US6027969A (en) * 1998-06-04 2000-02-22 Taiwan Semiconductor Manufacturing Company Capacitor structure for a dynamic random access memory cell
US6232648B1 (en) * 1998-07-27 2001-05-15 Shye-Lin Wu Extended self-aligned crown-shaped rugged capacitor for high density DRAM cells
US6188100B1 (en) * 1998-08-19 2001-02-13 Micron Technology, Inc. Concentric container fin capacitor
KR100282709B1 (ko) * 1998-08-28 2001-03-02 윤종용 반구형 실리콘을 이용한 캐패시터의 제조 방법
US6344392B1 (en) * 1998-11-16 2002-02-05 Vanguard International Semiconductor Corporation Methods of manufacture of crown or stack capacitor with a monolithic fin structure made with a different oxide etching rate in hydrogen fluoride vapor
US6083790A (en) * 1999-02-11 2000-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for making y-shaped multi-fin stacked capacitors for dynamic random access memory cells
FR2800913B1 (fr) * 1999-11-10 2004-09-03 St Microelectronics Sa Procede de fabrication d'un empilement de capacites, en particulier pour memoires dynamiques a acces direct
US6784478B2 (en) * 2002-09-30 2004-08-31 Agere Systems Inc. Junction capacitor structure and fabrication method therefor in a dual damascene process
JP2006108583A (ja) * 2004-10-08 2006-04-20 Nec Electronics Corp 半導体装置
KR100654353B1 (ko) 2005-06-28 2006-12-08 삼성전자주식회사 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법
US7621041B2 (en) * 2005-07-11 2009-11-24 E. I. Du Pont De Nemours And Company Methods for forming multilayer structures
US7666737B2 (en) * 2006-12-18 2010-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a metal-insulator-metal capacitor
KR100885922B1 (ko) 2007-06-13 2009-02-26 삼성전자주식회사 반도체 소자 및 그 반도체 소자 형성방법
KR101357303B1 (ko) 2007-07-10 2014-01-28 삼성전자주식회사 반도체 소자 및 그 반도체 소자 제조방법
KR101262225B1 (ko) 2007-10-23 2013-05-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101616045B1 (ko) * 2009-11-19 2016-04-28 삼성전자주식회사 반도체 소자 제조방법
US8445317B2 (en) * 2010-02-19 2013-05-21 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR101652878B1 (ko) * 2010-02-22 2016-09-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9111799B2 (en) * 2010-05-25 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor device with a pick-up region
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR101129909B1 (ko) 2010-07-20 2012-03-23 주식회사 하이닉스반도체 반도체 소자의 필라형 캐패시터 및 그 형성방법
KR101650843B1 (ko) 2010-08-31 2016-08-25 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 소자 및 반도체 소자
KR20120028509A (ko) 2010-09-15 2012-03-23 삼성전자주식회사 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20120029291A (ko) * 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101755635B1 (ko) * 2010-10-14 2017-07-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101789592B1 (ko) * 2010-11-08 2017-10-25 삼성전자주식회사 반도체 소자의 제조 방법
KR101790097B1 (ko) * 2011-04-18 2017-10-26 삼성전자주식회사 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20120118947A (ko) * 2011-04-20 2012-10-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR101807254B1 (ko) * 2011-04-29 2018-01-11 삼성전자주식회사 반도체 기억 소자의 형성 방법
JP2013030557A (ja) * 2011-07-27 2013-02-07 Elpida Memory Inc 半導体装置の製造方法

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