KR101129909B1 - 반도체 소자의 필라형 캐패시터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 필라형 캐패시터 및 그 형성방법에 관한 것으로, 특히 반도체 소자의 필라형 캐패시터 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자의 필라형 캐패시터는, 반도체 기판과 연결된 저장전극 콘택, 상기 저장전극 콘택의 상부에 구비되는 필라, 상기 필라의 측벽에 구비되는 하부전극, 상기 하부전극이 구비된 상기 필라의 측벽에 구비되는 유전막 및 상기 유전막의 상부에 구비되는 상부전극을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 필라형 캐패시터 및 그 형성방법{PILLAR TYPE CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 필라형 캐패시터 및 그 형성방법에 관한 것이다. 보다 상세하게는 필라(pillar)형 캐패시터를 포함하는 반도체 소자의 필라형 캐패시터 및 그 형성방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저 전압화가 이루어지고 있다. 그러나 기억소자의 동작에 필요한 충전용량은 셀 면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서 25 fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
이러한 상황 하에서 차세대 DRAM 제품에 필요한 충전용량을 확보하고자 고유전율(high-k) 유전막을 채용한 MIM 형태의 캐패시터 개발이 활발히 이루고 있다.
그리고 50nm～60nm 급의 미세 금속배선공정이 채용되는 DRAM 제품에서는 25fF/cell 이상의 셀 충전용량(Cell Capacitance)을 얻기 위해 스토리지 전극(Storage node)의 형태를 컨케이브(concave) 형태의 구조에서 실린더(cylinder) 형태의 스토리지 전극 구조로 전환하여 보다 큰 충전용량을 얻고자 하였다.
그러나 실린더형 스토리지 전극 구조는 더 이상 50nm 급 이하의 미세 금속배선 선폭이 적용되는 기가급 DRAM 제품군의 캐패시터에서 사용하기 어렵다. 왜냐하면, 인접한 스토리지 전극 간에 절연을 위한 25nm(250Å) 이상의 충분한 공간을 확보하면서 100Å 내외의 유전막과 200Å 내외의 플레이트 전극(Plate node)을 증착하여 캐패시터를 형성할 수 있을 만큼의 공간이 셀 영역에 충분히 제공되지 않기 때문이다.
최근에는, 50nm 이하의 DRAM 제품군에서 인접한 스토리지 전극 간에 절연을 위한 충분한 공간을 확보하면서 큰 충전용량을 확보할 수 있는 필라형(Pillar type) 스토리지 전극을 구비한 캐패시터가 제안되었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 선폭이 작은 필라형 캐패시터를 형성할 수 있고, 딥 아웃 공정을 생략할 수 있으므로 벙커 디펙트(Bunker defect)를 방지할 수 있고 하부전극의 쓰러짐을 방지하는 반도체 소자의 필라형 캐패시터 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자의 필라형 캐패시터는, 반도체 기판과 연결된 저장전극 콘택, 상기 저장전극 콘택의 상부에 구비되는 필라, 상기 필라의 측벽에 구비되는 하부전극, 상기 하부전극이 구비된 상기 필라의 측벽에 구비되는 유전막 및 상기 유전막의 상부에 구비되는 상부전극을 포함하여, 선폭이 작은 캐패시터를 형성하는 것을 특징으로 한다.
나아가 상기 필라는 상부 직경보다 하부 직경이 더 큰 것이 바람직하다.
그리고 상기 저장전극 콘택과 동일한 높이에 구비되는 층간절연막 및 상기 저장전극 콘택 및 상기 층간절연막의 상부에 구비되며, 상기 하부전극과 접촉하는 금속층을 더 포함하여, 콘택 저항을 더욱 감소심키는 것을 특징으로 한다.
또한 상기 금속층은 TiSi를 포함할 수 있고, 상기 필라의 상부에 구비되는 저장전극 산화막 필라를 더 포함하여, 높이가 높은 필라를 형성하고 캐패시터의 전극 면적을 증가시킬 수 있는 것이 바람직하다.
아울러 상기 저장전극 산화막 필라는 TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho Silicate Glass), BPSG(Borophospho Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma) 중 하나 이상을 포함할 수 있다.
나아가 상기 필라와 상기 하부전극 사이에 구비되며, TiSi를 포함하는 배리어 메탈층을 더 포함하여, 상기 필라와 하부전극 사이의 콘택 저항을 최소화하는 것을 특징으로 하며, 상기 배리어 메탈층은 TiSi를 포함하는 것이 바람직하다.
그리고 상기 하부전극은 TiN을 포함할 수 있고, 상기 유전막은 ZrO2, HfO2, ZrSiOx, HfSiOx, ZrHfOx, ZrHfSiOx 중 하나 이상을 포함할 수 있다.
또한 상기 필라는 P-도핑된 폴리실리콘, 붕소(B)-도핑된 폴리실리콘 및 붕소(B)-도핑된 SiGe 중 하나 이상을 포함하는 것이 바람직하고, 상기 상부전극은, CVD-TiN 및 PVD-TiN 이 적층된 구조 또는 ALD-TiN 및 PVD-TiN 이 적층된 구조를 포함하여, MIM(metal insulator metal) 캐패시터를 형성하는 것이 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 필라형 캐패시터 형성방법은, 반도체 기판과 연결된 저장전극 콘택을 형성하는 단계, 상기 저장전극 콘택의 상부에 필라를 형성하는 단계, 상기 필라의 측벽에 하부전극을 형성하는 단계, 상기 하부전극이 구비된 상기 필라의 측벽에 유전막을 형성하는 단계 및 상기 유전막의 상부에 상부전극을 형성하는 단계를 포함하여, 선폭이 작은 캐패시터를 형성하는 것을 특징으로 한다.
나아가 상기 필라는 상부 직경보다 하부 직경이 더 크게 형성되는 것이 바람직하다.
그리고 상기 저장전극 콘택을 형성하는 단계 이후, 상기 저장전극 콘택의 상부에, 상기 하부전극과 접촉하는 금속층을 형성하는 단계를 더 포함하여, 콘택 저항을 최소화하는 것을 특징으로 하며, 상기 금속층은 Ti 또는 TiSi를 포함할 수 있다.
또한 상기 필라를 형성하는 단계는, 상기 저장전극 콘택 상부에 필라 물질층을 형성하는 단계 및 상기 필라 물질층을 필라 형상으로 식각하는 단계를 포함하는 것이 바람직하다.
아울러 상기 필라는 P-도핑된 폴리실리콘, 붕소(B)-도핑된 폴리실리콘 및 붕소(B)-도핑된 SiGe 중 하나 이상을 포함하여, 콘택 역할을 수행할 수 있다.
나아가 상기 필라를 형성하는 단계는, 상기 저장전극 콘택의 상부에 폴리실리콘층을 증착하는 단계 및 상기 폴리실리콘층에 이온을 주입하는 단계를 포함하는 것이 바람직하다.
그리고 상기 필라 물질층을 식각하는 단계는, 상기 필라 물질층 중 상기 저장전극 콘택홀 상부의 캐패시터 영역(Capacitor region)을 제외한 공간 영역(Spacing region)을 식각하여, 딥 아웃 공정을 생략할 수 있는 것을 특징으로 한다.
또한 상기 필라 물질층을 식각하는 단계는, 상기 필라 물질층 상부에 하드마스크층을 형성하는 단계, 상기 하드마스크층을 제 1 방향으로 식각하는 단계, 상기 하드마스크층을 상기 제 1 방향과 수직하는 제 2 방향으로 식각하는 단계 및 상기 하드마스크층을 제거하는 단계를 포함하여, 미세한 선폭의 캐패시터용 필라를 형성할 수 있는 것을 특징으로 한다.
나아가 상기 필라를 형성하는 단계 이후, 상기 필라의 상부에 산화막 필라를 형성하는 단계를 더 포함하여, 높이가 높은 필라를 형성하는 것이 바람직하며, 상기 산화막 필라는, TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho Silicate Glass), BPSG(Borophospho Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma) 중 하나 이상을 포함할 수 있다.
아울러 상기 필라를 형성하는 단계 이전, 상기 반도체 기판의 주변회로 영역에서 상기 필라를 제거하는 단계를 더 포함하는 것이 바람직하다.
나아가 상기 하부전극을 형성하는 단계 이전, 상기 필라 표면에 배리어 메탈층을 형성하는 단계를 더 포함하여, 콘택 저항을 최소화하는 것을 특징으로 한다.
그리고 상기 배리어 메탈층을 형성하는 단계는, 상기 필라 표면에 Ti 층을 형성하는 단계 및 상기 Ti 층을 열처리하여 TiSi 층을 형성하는 단계를 포함하는 것이 바람직하다.
또한 상기 하부전극을 형성하는 단계는, 상기 필라 및 층간절연막의 상부에 TiN 층을 형성하는 단계 및 에치백 공정을 실시하여 상기 TiN 층의 일부를 제거하는 단계를 포함하여, 각 셀마다 서로 분리된 하부전극을 형성하는 것을 특징으로 한다.
한편 상기 유전막은 ZrO2, HfO2, ZrSiOx, HfSiOx, ZrHfOx, ZrHfSiOx 중 하나 이상을 포함할 수 있다.
마지막으로 상기 상부전극을 형성하는 단계는, 상기 유전막의 상부에 CVD로 TiN을 증착한 후, PVD로 TiN을 증착하는 단계, 또는 상기 유전막의 상부에 ALD로 TiN을 증착한 후, PVD로 TiN을 증착하는 단계를 포함하는 것이 바람직하다.
본 발명의 반도체 소자의 필라형 캐패시터 및 그 형성방법은 선폭이 작은 필라형 캐패시터를 형성할 수 있고, 딥 아웃 공정을 생략할 수 있으므로 벙커 디펙트(Bunker defect)를 방지할 수 있고 하부전극의 쓰러짐을 방지하는 효과를 제공한다.
도 1 내지 도 9는 본 발명에 따르는 반도체 소자의 필라형 캐패시터 형성방법을 도시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 필라형 캐패시터 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 9는 본 발명에 따르는 반도체 소자의 필라형 캐패시터 형성방법을 도시한 도면으로, 도 1 내지 도 4, 도 6a 및 도 7 내지 도 9는 단면도이고, 도 6b는 도 6a의 사시도, 도 5a 및 5b는 평면도이다.
먼저 도 1을 참조하면, 셀 영역(cell region)과 주변회로 영역(peripheral region)을 포함하는 반도체 기판(미도시)의 상부에 층간절연막(12; interlayer dielectric)을 형성한다. 이 층간절연막(12)은 산화막(oxide)을 포함하는 것이 바람직하고, 층간절연막(12)의 하부에는 게이트와 비트라인과 같은 구성들이 먼저 형성되는 것이 바람직하다.
이어서 셀 영역의 층간절연막(12) 상부에 감광막과 같은 마스크 패턴을 형성한 후, 이를 마스크로 층간절연막(12)을 식각하여 반도체 기판 또는 랜딩 플러그를 노출시키는 저장전극 콘택홀(storage node contact hole)을 형성하고, 이 저장전극 콘택홀에 폴리실리콘과 같은 도전물질을 매립하여 저장전극 콘택플러그(14; storage node contact plug)를 형성한다.
그리고 저장전극 콘택플러그(14)가 형성된 층간절연막(12)의 상부에 티타늄(Ti)이나 티타늄 실리사이드(TiSi)를 포함하는 금속층(16)을 일정한 두께로 형성하며, 이 금속층(16)은 저장전극 콘택플러그(14)와 하부전극(32; 도 7 참조) 간의 콘택 저항을 감소시키는 역할을 할 수 있다. 이 금속층(16)을 티타늄 실리사이드로 형성할 경우에는, 티타늄 층을 먼저 증착한 뒤 열처리 공정을 실시함으로써 티타늄 실리사이드 층을 형성할 수 있다.
이후 금속층(16)의 상부에 필라 물질층(22)을 증착한다. 이 필라 물질층(22)은 P형 이온이 주입된 폴리실리콘, 붕소(B)가 도핑된 폴리실리콘 또는 붕소(B)가 도핑된 SiGe 중 하나 이상을 포함하는 것이 바람직하며, 이는 언도프트(undoped) 폴리실리콘 또는 언도프트 SiGe 층을 형성한 후 인시튜(in-situ) 방법으로 P(인) 또는 B(붕소) 이온을 주입하는 방법으로 형성하는 것이 바람직하다. 그리고 이 P 도핑 폴리실리콘이나 B 도핑 폴리실리콘에 600°C 이상의 열처리를 실시하여 필라 물질의 저항을 감소시키는 것이 바람직하다.
도 2에 도시된 바와 같이 주변회로 영역을 오픈하는 마스크(미도시)를 형성한 후, 이를 마스크로 필라 물질층(22)을 식각하여 주변회로 영역의 필라 물질층(22)을 제거한다. 필라 물질층(22)은 필라형 캐패시터를 형성하기 위한 구성으로, 캐패시터가 형성되지 않는 주변회로 영역에는 잔류할 필요가 없기 때문이다.
도 3을 참조하면, 셀 영역의 필라 물질층(22) 및 주변회로 영역의 금속층(16) 상부에 산화막 필라 물질층(24)을 증착한 후 평탄화시키고, 그 상부에 하드마스크층(40)을 형성한다. 이 산화막 필라 물질층(24)은 TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho Silicate Glass), BPSG(Borophospho Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma)과 같은 산화막 중 하나 이상을 포함할 수 있고, 하드마스크층(40)은 비정질탄소(amorphous carbon)를 포함할 수 있다.
이 산화막 필라 물질층(24)은 절연 물질로서, 추후 필라(pillar)를 높게 형성할 수 있도록 하는 역할을 하며, 필요에 따라 생략될 수도 있다. 산화막 필라 물질층(24)이 없이 폴리실리콘 등만을 포함하는 필라 물질층(22)을 형성할 경우, 폴리실리콘 등은 두껍게 증착하기가 어렵기 때문에, 넓은 면적의 캐패시터를 형성하기가 어렵다. 따라서 도 3과 같이 필라 물질층(22) 상부에 산화막 필라 물질층(24)을 증착할 경우 추후 높은 필라 구조를 형성할 수 있게 된다.
도 4에 도시된 바와 같이 하드마스크층(40) 상부에 감광막 패턴(미도시)을 형성한 뒤 이를 마스크로 하드마스크층(40)을 식각하여, 하드마스크 패턴(42)을 형성한다. 이 때 하드마스크 패턴(42)을 형성하는 과정을 도 5a 및 5b를 참조하여 더 상세히 설명하면 다음과 같다.
도 5a에 도시된 바와 같이, 격자형(lattice type)의 감광막 패턴(44)을 이용한 1회의 식각공정으로 하드마스크층(40)을 식각하는 방법이 있다. 또한 도 5b의(i)에 도시된 바와 같이 가로 방향으로 연장된 라인형(line type)의 감광막 패턴(46)을 이용하여 1차 식각공정을 수행한 후, 세로 방향으로 연장된 라인형(line type)의 감광막 패턴(48)을 이용하여 2차 식각공정을 수행함으로써, 결과적으로 격자형의 하드마스크 패턴(42)을 형성하는 방법이 있다.
도 5a 및 5b에 도시된 바와 같이, 본 발명의 실시예는 캐패시터가 형성될 캐패시터 영역(A; capacitor region)이 아니라 공간영역(B; spacing region)을 식각하여 필라를 형성하게 된다. 종래의 필라형 캐패시터 형성 공정은 하부전극까지 형성한 이후 나머지 영역을 딥아웃(dip out) 공정으로 제거하는 공정이 필수적이었으나, 본 발명의 실시예는 하부전극을 형성하기 전에 미리 필라 형상을 식각하여 형성하기 때문에 이러한 딥아웃 공정을 생략할 수 있게 된다.
또한 형성하고자 하는 하드마스크 패턴(42)의 선폭이 충분히 큰 경우에는 도 5a와 같은 식각방법도 가능하나, 예컨대 30nm 이하로 작은 선폭의 하드마스크 패턴(42)을 형성하는 경우 도 5b와 같은 2단계의 식각방법에 의할 경우, 패터닝 마진이 더 증가하기 때문에 정확한 하드마스크 패턴(42)을 얻을 수 있게 된다.
도 6a 및 6b를 참조하면, 하드마스크 패턴(42)을 마스크로 산화막 필라 물질(24)과 필라 물질(22) 및 금속층(16)을 식각하여, 저장전극 홀(26)을 형성함과 동시에 금속층(16)과 필라(22) 및 산화막 필라(24)가 적층된 구조를 형성한다. 이 때 필라(22)와 산화막 필라(24)가 적층된 구조는 상부 선폭보다 하부 선폭이 더 큰 원뿔대(trun-cated cone) 형상으로 형성되는 것이 바람직하며, 이는 본 발명의 실시예에서 딥아웃 공정이 아닌 필라물질을 미리 식각하는 공정을 포함하기 때문이다. 이 결과 도 6a에 도시된 바와 같이 하나의 저장전극 콘택플러그(16) 상부에 금속층 패턴(16)과 필라(22) 및 산화막 필라(24)가 적층된 구조를 형성하게 된다.
이 필라(22)는 필라형 캐패시터를 형성하기 위한 필라(기둥) 역할을 함과 동시에, 저장전극 콘택플러그(14) 혹은 금속층(16)과 하부전극(33; 도 8 참조)을 전기적으로 연결하는 콘택(contact) 역할도 수행할 수 있다.
도 7에 도시된 바와 같이 하드마스크 패턴(42)을 먼저 제거하고, 금속층(16)과 필라(22) 및 산화막 필라(24)가 적층된 구조 및 층간절연막(12)을 포함한 전면에 하부전극 물질(32)을 증착한다. 이 하부전극 물질(32)은 티타늄 질화막(TiN)을 포함하는 것이 바람직하다.
한편 이 하부전극 물질(32)을 증착하기 전에, 금속층(16)과 필라(22) 및 산화막 필라(24)가 적층된 구조 및 층간절연막(12)을 포함한 전면에 배리어 메탈층(barrier metal layer; 미도시)을 얇게 형성하여 필라(22)와 하부전극 물질(32)과의 저항을 더 감소시키는 것이 바람직하다. 이 공정은, 필라(22)를 포함한 전면에 티타늄(Ti) 층(미도시)을 얇게 형성하고 이 티타늄 층에 열처리 공정을 수행하여 티타늄 실리사이드(TiSi) 층(미도시)을 형성하는 방법에 의하는 것이 바람직하다. 그리고 이 티타늄 실리사이드 층의 표면에 상술한 하부전극 물질(32)을 형성할 수 있다.
도 8을 참조하면, 에치백(etch back) 공정을 실시하여 각 필라(22) 사이의 층간절연막(12) 표면에 형성된 하부전극 물질(32)과 산화막 필라(24) 상부에 형성된 하부전극 물질(32)을 제거함으로써, 각 셀(cell)마다 서로 분리된 하부전극(33)을 형성한다.
이후 도 9에 도시된 바와 같이, 하부전극(33)의 상부에 유전막(34)을 증착하고, 그 상부에 상부전극(36)을 증착함으로써 필라형 캐패시터를 형성한다. 이 때 유전막(24)을 증착하는 공정은 ALD(Atomic Layer Deposition)를 이용하여, ZrO2, HfO2, ZrSiOx, HfSiOx, ZrHfOx, ZrHfSiOx 중 하나 이상의 물질을 증착하는 것이 바람직하고, 상부전극(36)을 형성하는 공정은 CVD(Chemical Vapor Deposition), ALD 또는 PVD(Physical Vapor Deposition)을 이용하여 티타늄 질화막(TiN)을 증착하는 것이 바람직하다. 더 바람직하게는 상부전극(36)을 증착할 때, CVD 및 PVD의 이중 공정으로 티타늄 질화막을 증착하거나, ALD 및 PVD의 이중 공정으로 티타늄 질화막을 증착할 수 있다.
이와 같이 본 발명에 따르는 반도체 소자의 필라형 캐패시터 및 그 제조방법은, 선폭이 작은 필라형 캐패시터를 형성할 수 있고, 딥 아웃 공정을 생략할 수 있으므로 벙커 디펙트(Bunker defect)를 방지할 수 있고 하부전극의 쓰러짐을 방지하고, 제조공정 또한 용이한 효과를 제공할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
12 : 층간절연막 14 : 저장전극 콘택
16 : 금속층 22 : 필라
24 : 산화막 필라 26 : 저장전극 홀
33 : 하부전극 34 : 유전막
36 : 상부전극 40 : 하드마스크

Claims (29)

  1. 반도체 기판과 연결된 저장전극 콘택;
    상기 저장전극 콘택의 상부에 구비되는 필라;
    상기 필라의 측벽에 구비되는 하부전극;
    상기 하부전극이 구비된 상기 필라의 표면 전체에 구비되는 유전막; 및
    상기 유전막의 표면 전체에 구비되는 상부전극
    을 포함하며, 상기 필라는 상부 직경보다 하부 직경이 더 큰 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 저장전극 콘택과 동일한 높이에 구비되는 층간절연막; 및
    상기 저장전극 콘택 및 상기 층간절연막의 상부에 구비되며, 상기 하부전극과 접촉하는 금속층
    을 더 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  4. 청구항 3에 있어서,
    상기 금속층은 TiSi를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  5. 청구항 1에 있어서,
    상기 필라의 상부에 구비되는 저장전극 산화막 필라를 더 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  6. 청구항 5에 있어서,
    상기 저장전극 산화막 필라는 TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho Silicate Glass), BPSG(Borophospho Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma) 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  7. 청구항 1에 있어서,
    상기 필라와 상기 하부전극 사이에 구비되며, TiSi를 포함하는 배리어 메탈층을 더 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  8. 청구항 7에 있어서,
    상기 배리어 메탈층은 TiSi를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  9. 청구항 1에 있어서,
    상기 하부전극은 TiN을 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  10. 청구항 1에 있어서,
    상기 유전막은 ZrO2, HfO2, ZrSiOx, HfSiOx, ZrHfOx, ZrHfSiOx 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  11. 청구항 1에 있어서,
    상기 필라는 P-도핑된 폴리실리콘, 붕소(B)-도핑된 폴리실리콘 및 붕소(B)-도핑된 SiGe 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  12. 청구항 1에 있어서,
    상기 상부전극은,
    CVD-TiN 및 PVD-TiN 이 적층된 구조 또는 ALD-TiN 및 PVD-TiN 이 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터.
  13. 반도체 기판과 연결된 저장전극 콘택을 형성하는 단계;
    상기 저장전극 콘택의 상부에 필라를 형성하는 단계;
    상기 필라의 측벽에 하부전극을 형성하는 단계;
    상기 하부전극이 구비된 상기 필라의 표면 전체에 유전막을 형성하는 단계; 및
    상기 유전막의 표면 전체에 상부전극을 형성하는 단계
    를 포함하며,상기 필라는 상부 직경보다 하부 직경이 더 크게 형성되는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  14. 삭제
  15. 청구항 13에 있어서,
    상기 저장전극 콘택을 형성하는 단계 이후,
    상기 저장전극 콘택의 상부에, 상기 하부전극과 접촉하는 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  16. 청구항 15에 있어서,
    상기 금속층은 Ti 또는 TiSi를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  17. 청구항 13에 있어서,
    상기 필라를 형성하는 단계는,
    상기 저장전극 콘택 상부에 필라 물질층을 형성하는 단계; 및
    상기 필라 물질층을 필라 형상으로 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  18. 청구항 17에 있어서,
    상기 필라는 P-도핑된 폴리실리콘, 붕소(B)-도핑된 폴리실리콘 및 붕소(B)-도핑된 SiGe 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  19. 청구항 17에 있어서,
    상기 필라를 형성하는 단계는,
    상기 저장전극 콘택의 상부에 폴리실리콘층을 증착하는 단계; 및
    상기 폴리실리콘층에 이온을 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  20. 청구항 17에 있어서,
    상기 필라 물질층을 식각하는 단계는,
    상기 필라 물질층 중 상기 저장전극 콘택홀 상부의 캐패시터 영역(Capacitor region)을 제외한 공간 영역(Spacing region)을 식각하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  21. 청구항 17에 있어서,
    상기 필라 물질층을 식각하는 단계는,
    상기 필라 물질층 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층을 제 1 방향으로 식각하는 단계;
    상기 하드마스크층을 상기 제 1 방향과 수직하는 제 2 방향으로 식각하는 단계; 및
    상기 하드마스크층을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  22. 청구항 13에 있어서,
    상기 필라를 형성하는 단계 이후,
    상기 필라의 상부에 산화막 필라를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  23. 청구항 22에 있어서,
    상기 산화막 필라는, TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho Silicate Glass), BPSG(Borophospho Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma) 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  24. 청구항 22에 있어서,
    상기 필라를 형성하는 단계 이전,
    상기 반도체 기판의 주변회로 영역에서 상기 필라를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  25. 청구항 13에 있어서,
    상기 하부전극을 형성하는 단계 이전,
    상기 필라 표면에 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  26. 청구항 25에 있어서,
    상기 배리어 메탈층을 형성하는 단계는,
    상기 필라 표면에 Ti 층을 형성하는 단계; 및
    상기 Ti 층을 열처리하여 TiSi 층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  27. 청구항 13에 있어서,
    상기 하부전극을 형성하는 단계는,
    상기 필라의 상부에 TiN 층을 형성하는 단계; 및
    에치백 공정을 실시하여 상기 TiN 층의 일부를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  28. 청구항 13에 있어서,
    상기 유전막은 ZrO2, HfO2, ZrSiOx, HfSiOx, ZrHfOx, ZrHfSiOx 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
  29. 청구항 13에 있어서,
    상기 상부전극을 형성하는 단계는,
    상기 유전막의 상부에 CVD로 TiN을 증착한 후, PVD로 TiN을 증착하는 단계, 또는
    상기 유전막의 상부에 ALD로 TiN을 증착한 후, PVD로 TiN을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필라형 캐패시터 형성방법.
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