KR20060098643A

KR20060098643A - 엠아이엠 캐패시터의 형성방법들

Info

Publication number: KR20060098643A
Application number: KR1020050017868A
Authority: KR
Inventors: 정은애; 박기연; 정정희; 김영선; 유차영
Original assignee: 삼성전자주식회사
Priority date: 2005-03-03
Filing date: 2005-03-03
Publication date: 2006-09-19

Abstract

엠아이엠 캐패시터의 형성방법들을 제공한다. 이 방법들은 반도체기판 상에 하부전극을 구비한다. 상기 하부전극 상에 유전막을 형성한다. 상기 유전막 상에 차례로 적층된 도전막 및 텅스텐막의 이중구조로 형성된 상부전극을 형성한다. 이때, 상기 텅스텐막은 물리적 증착(Physical vapor deposition; PＶＤ)방법을 이용하여 형성한다. 상기 텅스텐막 상에 마스크 산화막을 형성한다.

엠아이엠 캐패시터, 상부전극, 텅스텐막, PVD(physical vapor deposition), 마스크 산화막, ALD(atomic layer deposition)

Description

엠아이엠 캐패시터의 형성방법들{Methods of forming a metal-insulator-metal(MIM) capacitor}

도 1a 내지 도 1h는 본 발명의 실시예들에 따른 엠아이엠 캐패시터의 형성방법을 나타낸 단면도들이다.

도 2a 내지 도 2c는 본발명의 다른 실시예들에 따른 엠아이엠 캐패시터의 형성방법을 나타낸 단면도들이다.

도 3은 종래기술에 따라 제작된 CVD 텅스텐막(CVD-W)과 본 발명의 실시예들에 따라 제작된 PVD 텅스텐막(PVD-W)의 스트레스(stress) 측정결과를 비교하여 나타낸 그래프이다.

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 금속-절연체-금속 캐패시터(metal-insulator-metal capacitor; 이하 "엠아이엠 캐패시터"라 한다)의 형성방법들에 관한 것이다.

최근, 반도체소자는 고성능화 및 고집적화가 요구되고 있다. 이에 따라, 반도체소자를 구성하는 요소들 중 하나인 캐패시터는 제한된 면적 내에서 일정값보다 큰 용량을 갖도록 형성되어야 한다. 또한, 반도체소자의 성능 및 신뢰성을 개선하기 위하여 캐패시터의 크기가 작아지더라도 정전용량은 충분하게 확보되어야 하고 브레이크다운 전압(breakdown voltage)도 높아야 한다. 이에 따라, 하부전극, 유전막 및 상부전극으로 구성된 캐패시터가 일정값 이상의 정전용량을 갖도록 하기 위하여, 상기 유전막의 두께를 줄이는 방안이 연구되고 있다.

통상 사용되는 대략 3.9의 유전상수를 갖는 실리콘 산화막의 경우 두께가 줄어들면서, 누설전류가 증가되는 현상을 나타낸다. 즉, 상기 실리콘 산화막은 대략 50Å 이하에서는 통상 알려진 실리콘 산화막의 브레이크다운 메카니즘(breakdown mechanism)인 F-N 터널링(Fowler-Nordhein tunneling)에 의하여 설명되지 않는다. 즉, 캐리어(carrier)가 실리콘 산화막의 금지대(forbidden gap)를 통하여 전극으로 이동하는 다이렉트 터널링(direct tunneling)이 일어난다. 그 결과, 누설 전류가 증가하게 된다. 이에 따라, 누설전류의 증가 없이 적절한 정전용량을 유지하기 위하여 높은 유전 상수를 갖는 고유전막이 널리 채택되고 있다. 즉, 유전막의 유전 상수가 높을수록 등가 산화막 두께(equivalent oxide thickness ; EOT)는 감소하게 된다.

상기 셀 캐패시터로 종래에는 MIS(Metal-insulator-silicon) 구조가 적용되어 왔다. 상기 MIS 구조의 캐패시터는 하부전극인 스토리지 전극(storage electrode)으로서 폴리실리콘 전극이 사용된다. 그리고, 상부전극인 플레이트 전극(plate electrode)으로서 금속 전극이 사용된다. 상기 스토리지 전극과 상기 플레이트 전극 사이에 유전막이 배치된다. 그러나 상기 MIS 구조의 경우, 상기 폴리실 리콘 전극과 유전막의 계면에서 산화 반응이 일어나 전기적인 특성을 변화시키는 단점이 있다. 또한, 금속 플레이트 전극에 인가되는 전압의 크기에 따라 상기 캐패시터는 불균일한 정전 용량을 나타낸다. 예를 들어, 상기 폴리실리콘 스토리지 노드 전극이 n형 불순물로 도핑되고 상기 금속 플레이트 전극에 음의 전압이 인가되면, 상기 폴리실리콘 스토리지 노드 전극의 표면에 정공들이 유기된다. 즉 하부 전극의 표면에 공핍층(Depletion layer)이 형성될 수 있으며, 이러한 공핍층의 폭은 음 전압의 크기에 따라 변화한다. 이로 인하여 캐패시터의 정전 용량이 일정하지 않고 전극들에 인가되는 전압의 크기에 따라 변화된다. 결국, 상기 MIS 구조의 캐패시터는 정교한 특성이 요구되는 반도체 소자에는 부적합한 단점이 있다.

또한, 디램 (DRAM) 소자의 디자인 룰 (design rule)이 감소되는 경우에, 제한된 면적 내에서 셀 용량(cell capacitance)을 증가시키기가 어렵다. 상기 셀 용량을 증가시키기 위하여 셀 캐패시터의 높이(Height)를 증가시키는 방법과 유전막의 등가 산화막 두께(Toexq: Equivalent Oxide Thickness)를 감소시키는 방법이 있다. 상기 디자인 룰이 100nm 이하인 경우에, 상기 셀 캐패시터의 높이를 2.0 μm 보다 크도록 증가시키는 데에 한계가 있을 수 있다. 따라서, 고집적 디램 (DRAM) 소자에 적합한 셀 캐패시터를 구현하기 위해서는 상기 셀 캐패시터의 유전막의 등가 산화막 두께를 감소시키는 것이 요구된다. 종래의 MIS (Metal/Insulator/Polysilicon) 구조를 갖는 캐패시터에 있어서, 약 20Å 보다 작은 등가 산화막 두께를 갖는 유전막을 형성하는 데에 한계가 있다.

상술한 문제점들을 해결하기 위하여 최근에 상부전극 및 하부전극을 모두 금 속층으로 형성하는 MIM 구조가 적용되고 있다. 특히, 상기 하부전극을 타이타늄 질화막(TiN)으로 형성하는 기술이 상기 MIM 캐패시터에 적용되고 있다. 상기 타이타늄 질화막으로 형성된 하부전극은 비저항이 작고 공핍층에 의한 기생 캐패시턴스 발생을 억제하기 때문에 전기적 신뢰성이 우수하다. 또한, 상기 타이타늄 질화막은 강한 내산화성(strong oxidation resistance)을 보이므로, 상기 타이타늄 질화막 상에 자연산화막(native oxide layer)의 형성이 억제될 수 있다. 따라서, 상기 타이타늄 질화막 상에 형성되는 유전막의 등가 산화막 두께를 감소시키는 것이 용이할 수 있다.

또한, 상기 MIS 캐패시터 및 MIM 캐패시터의 경우 상부전극으로 모두 금속전극을 사용하며, 특히, 타이타늄 질화막 및 CVD 텅스텐의 적층막 구조가 널리 사용되고 있다. 상기 상부전극은 이후, 주변회로 영역을 노출시키는 패터닝을 위해서 일정 두께 이상의 두께를 가져야 하는데 상기 타이타늄 질화막의 경우 약 400Å 정도 이상에서 스트레스가 심화되는 특성을 갖는다. 따라서, 상기 타이타늄 질화막을 얇게 형성하고, 그 상부에 CVD방법을 이용하여 텅스텐막을 형성한다. 그러나, 상기 CVD 방법을 이용하여 텅스텐막을 형성할 때, 상기 CVD 공정온도가 약 400도 이상을 나타낸다. 상기 약 400도 이상의 CVD 공정온도는 상기 고집적화에 따른 등가 산화막 두께가 12Å 이하의 고유전막을 적용하는 공정에서 써멀버짓(thermal budget)을 일으켜, 상기 고유전막 특성이 저하될 수 있다.

따라서, 상기 고유전막 형성 후, 스트레스에 안정적이며 써멀버짓(thermal budget)을 방지할 수 있는 상부전극의 형성방법에 대한 연구가 요구되고 있다.

본 발명이 이루고자 하는 기술적 과제는 스트레스에 안정적이며 써멀버짓(thermal budget)을 방지할 수 있는 상부전극을 갖는 엠아이엠 캐패시터의 형성방법들을 제공하는데 있다.

상기 기술적 과제들을 이루기 위하여, 본 발명의 실시예들은 엠아이엠 캐패시터의 형성방법들을 제공한다. 이 방법은 반도체기판 상에 하부전극을 형성하는 것을 포함한다. 상기 하부전극 상에 유전막을 형성한다. 상기 유전막 상에 차례로 적층된 도전막 및 텅스텐막의 이중구조로 형성된 상부전극을 형성한다. 이때, 상기 텅스텐막은 물리적 증착(Physical vapor deposition; PＶＤ)방법을 이용하여 형성한다. 상기 텅스텐막 상에 마스크 산화막을 형성한다.

상기 마스크 산화막은 실리콘 산화막으로 형성하되, 상기 실리콘 산화막은 단원자증착(atomic layer deposition;ALD) 방법으로 형성하는 것이 바람직하다.

이와 달리, 상기 마스크 산화막은 실리콘 산화막 및 TEOS(tetraethyl orthosilicate)막의 적층구조로 형성할 수 있다. 이때, 상기 실리콘 산화막은 단원자증착(ALD) 방법으로 형성하고, 상기 TEOS막은 PE-CVD(plasma enhanced chemical vapor deposition)방법으로 형성한다.

상기 하부전극은 금속질화막, Ru, RuO₂, Pt, Ir 및 IrO₂으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다. 상기 금속 질화막은 타이타 늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다.

상기 하부전극은 스택 구조, 실린더 구조 또는 콘케이브 구조를 갖도록 형성되는 것이 바람직하다.

상기 유전막은 고유전막으로 형성하는 것이 바람직하다. 상기 고유전막은 하프니움 산화막(HfO₂), 지르코늄 산화막(ZrO₂), 알루미늄 산화막(Al₂O₃) 및 란타니움 산화막(La₂O₅)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다.

상기 상부전극은 금속질화막, Ru, RuO₂, Pt, Ir 및 IrO₂으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다. 상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저 하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 1a를 참조하면, 셀영역(C)과 주변회로영역(P)이 구비된 반도체기판(10) 내에 활성영역을 한정하는 소자분리막(15)을 형성한다. 상기 소자분리막(15)은 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 반도체기판(10) 상에 상기 활성영역을 가로지르는 게이트들(20)을 형성한다. 상기 게이트들(20)은 게이트 패턴 및 게이트 스페이서로 구성된다. 상기 게이트 패턴은 차례로 적층된 게이트 절연막 패턴, 게이트 전극 및 하드 마스크막 패턴으로 구성된다. 상기 게이트들(20)을 이온주입 마스크로 이용하여 상기 반도체기판 내에 소오스 영역(S) 및 드레인 영역(D)을 형성한다.

상기 소오스/드레인 영역들(S,D)을 갖는 반도체기판 상에 제 1 층간절연막(25)을 형성한다. 상기 제 1 층간절연막(25)은 USG(undoped silicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성할 수 있다. 상기 제 1 층간절연막(25) 내에 상기 드레인 영역(D)과 전기적으로 연결된 DC(diret contact) 플러그(30)를 형성한다. 이어, 상기 제 1 층간절연막(25) 상에 상기 DC 플러그(30) 상부를 가로지르는 비트라인(35)을 형성한다. 상기 DC(diret contact) 플러그(30) 및 상기 비트라인(35)은 텅스텐막으로 형성할 수 있다.

이와 동시에, 상기 주변회로 영역(P)의 상기 제 1 층간절연막(25)을 관통하여 상기 반도체기판과 접촉하는 제 1 금속 콘택(MC1)을 형성할 수 있다. 이어, 상기 제 1 층간절연막(25) 상에 상기 제 1 금속 콘택(MC1)에 접촉하는 제 1 금속라인(M1)을 형성할 수 있다.

이어, 상기 비트라인(35) 및 제 1 금속라인(M1)을 갖는 반도체기판 상에 제 2 층간절연막(40)을 형성한다. 상기 제 2 층간절연막(40)은 PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성할 수 있다. 상기 제 2 층간절연막(40) 및 상기 제 1 층간절연막(25)을 사진/식각 공정을 사용하여 차례로 패터닝하여 상기 소오스 영역(S)을 노출시키는 콘택홀을 형성한다. 이어, 상기 콘택홀을 채우는 매립 콘택(buried contact;BC)플러그(45)를 형성한다.

도 1b를 참조하면, 상기 매립 콘택플러그(45)를 갖는 반도체기판 상에 식각저지막(50)을 형성할 수 있다. 상기 식각저지막(50) 상에 몰딩막(55)을 형성한다. 이때, 상기 몰딩막(55)은 PE-TEOS(plasma enhanced tetraethyl orthosilicate), BPSG(boron phosphorus silicate glass), PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 단일막 또는 어느 두 개의 적층막(laminated layer)으로 형성될 수 있다. 상기 몰딩막(55)을 적층막으로 형성할 경우, 하부막은 상부막에 대해 높은 식각선택비를 갖는 물직막으로 형성하는 것이 바람직하다. 예를 들어, 상기 하부 몰딩막이 BPSG막으로 형성된 경우, 상기 상부 몰딩막은 PE-TEOS막으로 형성될 수 있다. 상기 몰딩막(55) 및 상기 식각저지막(50)을 차례로 패터닝하여 상기 매립 콘택플러그(45)의 상부 표면 및 이와 인접한 상기 제 2 층간절연막(40) 상부 표면을 노출시키는 스토리지 노드홀들(60)을 형성한다.

이어, 상기 스토리지 노드 홀들(60)을 갖는 반도체기판을 세정용액을 사용하여 세정할 수 있다. 상기 세정에 의하여 상기 노출된 매립 콘택플러그(45)의 표면에 형성된 자연산화막 및 오염물질이 제거된다. 일반적으로, 상기 세정용액으로 불산을 함유하는 화학용액이 널리 사용된다. 이에 따라, 상기 스토리지 노드홀들(60)에 노출된 상기 몰딩막(55) 또한 상기 세정용액에 의해 등방성 식각될 수 있다. 따라서 상기 스토리지 노드홀들(60) 보다 넓은 폭을 갖는 확장된(enlarged) 스토리지 노드홀들(60)이 형성될 수 있다.

도 1c를 참조하면, 상기 확장된 스토리지 노드홀들(60)을 갖는 반도체기판 상에 하부전극막인, 콘포말한 스토리지 노드막(65)을 형성한다. 상기 스토리지 노드막(65)은 금속질화막, Ru, RuO₂, Pt, Ir 및 IrO₂으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다. 상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅 스텐 질화막(WN)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다. 상기 스토리지 노드막(65) 상에 상기 스토리지 노드홀들(60)을 채우는 보호막(70)을 형성한다. 상기 보호막(70)은 실리콘 산화막, BPSG 또는 PSG로 형성할 수 있다.

도 1d를 참조하면, 상기 몰딩막(55)의 상부면이 노출될 때까지 상기 보호막(70) 및 상기 스토리지 노드막(65)을 에치백 또는 평탄화시키어 서로 분리된 스토리지 노드들(65a)을 형성한다. 상기 평탄화 공정은 화학기계적 연마공정을 사용할 수 있다. 상기 몰딩막(55) 및 상기 보호막(70)을 제거하여 상기 스토리지 노드들(65a)의 내벽 및 외측벽을 노출시켜 실린더 구조의 하부전극(65a)을 형성한다. 또는 이와 달리, 하부전극의 구조를 스택 구조 또는 콘케이브 구조로 형성할 수 도 있다.

도 1e를 참조하면, 상기 하부전극(65a)을 갖는 반도체기판의 전면 상에 유전막(72)을 콘포멀하게(conformably) 형성한다. 상기 유전막(72)은 고유전막으로 형성하는 것이 바람직하다. 상기 고유전막은 하프니움 산화막(HfO₂), 지르코늄 산화막(ZrO₂), 알루미늄 산화막(Al₂O₃) 및 란타니움 산화막(La₂O₅)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다.

상기 유전막(72) 상에 도전막(75)을 형성한다. 상기 도전막(75)은 금속질화막, Ru, RuO₂, Pt, Ir 및 IrO₂으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다. 상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성할 수 있다. 상기 도전막(75)은 단원자증착(ALD) 방법을 이용하여 형성할 수 있다. 본 실시예서는 상기 도전막(75)으로 단원자증착 방법을 이용하여 타이타늄 질화막(TiN)을 형성하였다.

상기 도전막(75)이 금속질화막으로 형성될 경우, 두께를 증가시키게 되면 스트레스가 심화되는 특성을 갖는다. 또한, 상기 도전막(75)을 Ru, RuO₂, Pt, Ir 및 IrO₂과 같은 귀금속류로 형성할 경우 상부전극의 두께를 원하는 두께만큼 형성하기 위해서는 고가의 원료가 많이 소모되어 반도체소자의 원가가 상승하게 된다. 또한 단원자증착 방법은 상부전극의 두께 증가를 위해 많은 시간과 비용이 소모된다. 따라서, 상기 도전막(75)은 약 400Å 이하로 얇게 형성하는 것이 바람직하다. 상부전극을 상기 도전막(75)의 단일막으로 형성할 경우, 이 후 상기 주변회로 영역(P)을 노출시키기 위해 상기 상부전극을 패터닝해야 하는데, 상기 상부전극의 두께가 너무 얇아 식각 시 두께 조절이 불가능하게 된다. 따라서, 상기 도전막(75) 상에 상부전극의 두께 증가를 위한 막을 형성해야 한다.

도 1f를 참조하면, 상기 도전막(75)을 갖는 반도체기판 상에 물리적 증착(Physical vapor deposition; PＶＤ)방법을 이용하여 텅스텐막(80)을 형성한다. 상기 도전막(75)과 텅스텐막(80)은 상부전극(82)을 구성한다. 상기 텅스텐막은 PVD 방법을 이용함으로 종래기술과 달리 저온 증착이 가능해 진다. 따라서, 종래기술에 서 문제시 되었던 유전막의 써멀버짓(thermal budget) 현상을 방지하여 캐패시터의 특성저하를 방지할 수 있게 된다. 그러나, 상기 텅스텐막(80)은 PVD 방법에 의해 형성되기 때문에 단차도포특성(step coverage)이 불량하게 된다. 따라서, 상기 텅스텐막(80)이 상기 도전막(75) 표면에 모두 덮히기 전에 이웃하는 도전막(75) 상부의 상기 텅스텐막(80)이 서로 붙게 되어(A) 빈공간(H) 및 도전막(75)이 노출된 영역들이 발생할 수 있다. 상기 텅스텐막(80) 상에 마스크 산화막(85)을 형성한다. 상기 마스크 산화막(85)은 실리콘 산화막으로 형성할 수 있다. 종래기술에서는 상기 마스크 산화막(85)을 PE-CVD(plasma enhanced-chemical vapor deposition)방법을 이용한 PE-TEOS막으로 형성하였으나, 본 발명에서는 상기 단차도포특성(step coverage)이 불량한 텅스텐막(80)을 갖는 상기 반도체기판 상부를 빈틈없이 채우기 위해 단원자증착 방법을 이용하여 실리콘 산화막으로 형성한다.

도 1g를 참조하면, 상기 마스크 산화막(85)을 패터닝하여 상기 셀영역(C)을 덮고, 상기 주변회로 영역(P)을 노출시키는 마스크 산화막 패턴(85a)을 형성한다. 이어, 상기 마스크 산화막 패턴(85a)을 식각마스크로 이용하여 상기 주변회로 영역(P)의 상기 텅스텐막(80), 도전막(75), 유전막(72) 및 식각저지막(50)을 차례로 식각한다. 이때, 상기 도전막(75)의 노출된 영역(B)은 상기 단원자증착 방법에 의해 형성된 상기 마스크 산화막(85)에 의해 모두 덮히게 되므로 식각 시 플라즈마 데미지(damage)를 방지할 수 있다. 만약, 상기 마스크 산화막(85)을 종래기술과 같이 PE-TEOS막으로 형성한다면, 상기 도전막(75)이 노출된 영역(B)이 상기 단차도포특성(step coverage) 특성이 불량한 텅스텐막(80)의 영향으로 빈 공간에 노출되어 형 성될 수 도 있다. 이 경우, 상기 식각 시 상기 빈 공간을 통해 상기 도전막(75)이 플라즈마에 노출되게 되어 상기 도전막(75)이 식각될 수 있다. 그 결과, 상기 유전막(72)이 플라즈마에 노출될 수 있게 된다. 따라서, 상기 플라즈마에 노출된 유전막(72) 영역에서 누설전류(leakage current)가 흐르게 되어 캐패시터의 특성을 저하시킬 수 있다.

도 1h를 참조하면, 상기 주변회로 영역(P)이 노출된 반도체기판 상에 주변회로들을 형성한다. 상기 주변회로들은 다음과 같이 형성할 수 있다. 상기 주변회로 영역(P)이 노출된 반도체기판 상에 금속층간절연막(90)을 형성한다. 이어, 상기 금속층간절연막(90) 및 제 2 층간절연막(40)을 관통하여 상기 제 1 금속라인(M1)에 접촉하는 제 2 금속콘택(MC2)을 형성한다. 또한, 상기 금속층간절연막(90), 제 2 층간절연막(40) 및 제 1 층간절연막(25)을 관통하여 상기 주변회로 영역(P)의 소정영역과 접촉하는 제 3 금속콘택(MC3)을 형성한다. 이어, 상기 제 2 금속콘택(MC2)과 제 3 금속콘택(MC3)을 전기적으로 연결하는 제 2 금속라인(M2)을 형성한다.

도 2a를 참조하면, 도 1a 내지 도 1e에서 설명한 바와 동일한 방법으로 도전막(75)까지 단계를 형성한다. 이어, 상기 도전막(75)을 갖는 반도체기판 상에 물리적 증착(Physical vapor deposition; PＶＤ)방법을 이용하여 텅스텐막(80)을 형성한다. 상기 도전막(75)과 텅스텐막(80)은 상부전극(82)을 구성한다. 상기 텅스텐막(80)은 PVD 방법을 이용함으로 종래기술과 달리 저온 증착이 가능해 진다. 따라서, 종래기술에서 문제시 되었던 유전막의 써멀버짓(thermal budget) 현상을 방지하여 캐패시터의 특성저하를 방지할 수 있게 된다. 그러나, 상기 텅스텐막(80)은 PVD 방법에 의해 형성되기 때문에 단차도포특성(step coverage)이 불량하게 된다. 따라서, 상기 텅스텐막(80)이 상기 도전막(75) 표면에 모두 덮히기 전에 이웃하는 도전막(75) 상부의 상기 텅스텐막(80)이 서로 붙게 되어(A) 빈공간(H) 및 도전막(75)이 노출된 영역들이 발생할 수 있다.

상기 텅스텐막(80) 상에 단원자증착 방법을 이용하여 실리콘 산화막(185)을 형성한다. 이어, 상기 실리콘 산화막(185) 상에 PE-CVD(plasma enhanced chemical vapor deposition)방법을 이용하여 PE-TEOS막(186)을 형성한다. 상기 차례로 적층된 실리콘 산화막(185) 및 PE-TEOS막(186)은 마스크 산화막(188)을 형성한다. 종래기술에서는 상기 마스크 산화막(188)을 PE-TEOS막의 단일막으로 형성하였으나, 본 발명에서는 상기 단차도포특성(step coverage) 특성이 불량한 텅스텐막(80)을 갖는 상기 반도체기판 상부를 빈틈없이 채우기 위해 단원자증착(atomic layer deposition;ALD)법을 이용한 실리콘 산화막(185)으로 일부 형성한 후, 그 상부에 PE-TEOS막을 형성하여 이중구조로 형성한다. 이는, 단원자증착 방법이 시간소요가 많기 때문에 비용을 절감하기 위해 필요한 두께 만큼 단원자증착 방법에 의해 실리콘 산화막(185)을 형성한 후, 그 이후에 상대적으로 증착속도가 빠른 PE-CVD방법을 이용하여 TEOS막을 형성하는 것이다.

도 2b를 참조하면, 상기 마스크 산화막(188)을 패터닝하여 상기 셀영역(C)을 덮고, 상기 주변회로 영역(P)을 노출시키는 마스크 산화막 패턴(188a)을 형성한다. 상기 마스크 산화막 패턴(188a)은 차례로 적층된 실리콘 산화막 패턴(185a) 및 PE-TEOS막 패턴(186a)으로 형성된다. 이어, 상기 마스크 산화막 패턴(188a)을 식각마스크로 이용하여 상기 주변회로 영역(P)의 상기 텅스텐막(80), 도전막(75), 유전막(72) 및 식각저지막(50)을 차례로 식각한다. 이때, 상기 도전막(75)의 노출된 영역(C)은 상기 단원자증착 방법에 의해 형성된 상기 실리콘 산화막 패턴(185a)에 의해 모두 덮히게 되므로 식각 시 플라즈마 데미지(damage)를 방지할 수 있다. 만약, 상기 마스크 산화막(188)을 종래기술과 같이 PE-TEOS막의 단일막으로 형성한다면, 상기 도전막(75)이 노출된 영역(C)이 상기 단차도포특성(step coverage) 특성이 불량한 텅스텐막(80)의 영향으로 빈 공간에 노출되어 형성될 수 도 있다. 이 경우, 상기 식각 시 상기 빈 공간을 통해 상기 도전막(75)이 플라즈마에 노출되게 되어 상기 도전막(75)이 식각될 수 있다. 그 결과, 상기 유전막(72)이 플라즈마에 노출될 수 있게 된다. 따라서, 상기 플라즈마에 노출된 유전막(72) 영역에서 누설전류(leakage current)가 흐르게 되어 캐패시터의 특성을 저하시킬 수 있다.

도 2c를 참조하면, 상기 주변회로 영역(P)이 노출된 반도체기판 상에 주변회로들을 형성한다. 상기 주변회로들은 다음과 같이 형성할 수 있다. 상기 주변회로 영역(P)이 노출된 반도체기판 상에 금속층간절연막(190)을 형성한다. 이어, 상기 금속층간절연막(190) 및 제 2 층간절연막(40)을 관통하여 상기 제 1 금속라인(M1)에 접촉하는 제 2 금속콘택(MC2)을 형성한다. 또한, 상기 금속층간절연막(190), 제 2 층간절연막(40) 및 제 1 층간절연막(25)을 관통하여 상기 주변회로 영역(P)의 소정영역과 접촉하는 제 3 금속콘택(MC3)을 형성한다. 이어, 상기 제 2 금속콘택 (MC2)과 제 3 금속콘택(MC3)을 전기적으로 연결하는 제 2 금속라인(M2)을 형성한다.

<실험예; example>

도 3에 있어서, 가로축은 시편(sample) 종류를 나타내고, 세로축은 상기 시편에 따른 스트레스(stress) 값을 나타낸다. CVD-W1은 CVD 방법을 이용하여 1000Å 두께의 텅스텐막을 형성한 시편이며, CVD-W2은 CVD 방법을 이용하여 500Å 두께의 텅스텐막을 형성한 시편이다. 또한, PVD-W1은 PVD 방법을 이용하여 1000Å 두께의 텅스텐막을 형성한 시편이며, PVD-W2은 PVD 방법을 이용하여 500Å 두께의 텅스텐막을 형성한 시편이다. 이에 더하여, ALD-TiN은 ALD 방법을 이용하여 400Å 두께의 TiN막을 형성한 시편이다.

상기 시편들의 스트레스 측정결과, ALD-TiN 시편, CVD-W1 시편 및 CVD-W2 시편은 인장 스트레스(tensile stress)를 나타내었으며, PVD-W1 및 PVD-W2는 압축 스트레스(compressive stress)를 나타내었다. 이는 종래기술에서와 같이 엠아이엠 캐패시터의 상부전극을 ALD-TiN 및 CVD-W의 적층구조로 형성할 경우, 상기 상부전극의 인장 스트레스가 가중되는 것을 알 수 있다. 이에 반해, 본 발명의 실시예들에서와 같이, 엠아이엠 캐패시터의 상부전극을 ALD-TiN 및 PVD-W의 적층구조로 형성할 경우, 상기 인장 스트레스를 가진 ALD-TiN 상부에 상기 압축 스트레스를 가진 PVD-W을 형성함으로써 상기 상부전극의 스트레스를 완화시킬 수 있게 된다.

상술한 바와 같이 본 발명에 따르면, 엠아이엠 캐패시터에서 유전막을 형성한 후 상부전극으로 도전막 및 텅스텐막의 이중구조를 형성하는데, 이때, 상기 텅스텐막을 종래기술과 달리 저온증착이 가능한 PVD 방법을 이용하여 형성함으로써 상기 유전막의 써멀버짓(thermal burget) 현상을 방지할 수 있게 된다. 또한, 상기 PVD 방법에 의해 형성된 텅스텐막은 상기 도전막의 스트레스를 완화하여 상기 상부전극의 스트레스 특성을 안정화시킬 수 있게 된다. 따라서, 고집적화에 적합하면서 스트레스에 안정적인 상부전극을 갖는 엠아이엠 캐패시터의 제작이 가능하게 된다.

Claims

반도체기판 상에 하부전극을 형성하고,

상기 하부전극 상에 유전막을 형성하고,

상기 유전막 상에 차례로 적층된 도전막 및 텅스텐막의 이중구조로 형성된 상부전극을 형성하되, 상기 텅스텐막은 물리적 증착(Physical vapor deposition; PＶＤ)방법을 이용하여 형성하고,

상기 상부전극 상에 마스크 산화막을 형성하는 것을 포함하는 엠아이엠 캐패시터의 형성방법.
제 1 항에 있어서,

상기 마스크 산화막은 실리콘 산화막으로 형성하되, 상기 실리콘 산화막은 단원자증착(atomic layer deposition;ALD) 방법으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터의 형성방법.
제 1 항에 있어서,

상기 마스크 산화막은 실리콘 산화막 및 TEOS(tetraethyl orthosilicate)막의 적층구조로 형성하되, 상기 실리콘 산화막은 단원자증착(ALD) 방법으로 형성하고, 상기 TEOS막은 PE-CVD(plasma enhanced chemical vapor deposition)방법으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터의 형성방법.
제 1 항에 있어서,

상기 하부전극은 금속질화막, Ru, RuO₂, Pt, Ir 및 IrO₂으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터의 형성방법.
제 4 항에 있어서,

상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
제 1 항에 있어서,

상기 하부전극은 스택 구조, 실린더 구조 또는 콘케이브 구조를 갖도록 형성되는 것을 특징으로 하는 엠아이엠 캐패시터의 형성방법.
제 1 항에 있어서,

상기 유전막은 고유전막으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시 터의 형성방법.
제 7 항에 있어서,

상기 고유전막은 하프니움 산화막(HfO₂), 지르코늄 산화막(ZrO₂), 알루미늄 산화막(Al₂O₃) 및 란타니움 산화막(La₂O₅)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
제 1 항에 있어서,

상기 도전막은 금속질화막, Ru, RuO₂, Pt, Ir 및 IrO₂으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터의 형성방법.
제 9 항에 있어서,

상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)으로 이루어진 일 군중 선택된 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.