KR20090070910A - 필라형 스토리지노드를 구비한 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 셀간 최소 간격을 확보하면서도 충전용량과 누설전류특성을 동시에 확보할 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 기판 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 오픈영역을 형성하는 단계; 상기 오픈영역 내부에 실린더전극과 상기 실린더전극의 내부를 일부 매립하는 절연막패턴을 형성하는 단계; 상기 희생막을 일부 리세스시키는 단계; 상기 실린더 전극의 입구를 매립하는 캡핑전극을 형성하여 필라형 스토리지노드를 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 스토리지노드 상에 유전체와 플레이트를 차례로 형성하는 단계를 포함하고, 본 발명은 희생막의 일부 리세스를 통해 셀간 간격을 확보 가능한 필라형 스토리지노드를 형성하므로써 충전용량을 충분히 확보하면서도 누설전류특성을 확보할 수 있는 효과가 있다.

캐패시터, 필라, 스토리지노드, CMP

Description

필라형 스토리지노드를 구비한 캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR WITH PILLAR STORAGENODE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 메모리소자의 캐패시터 제조 방법에 관한 것이다.

소자의 집적도가 증가함에 따라 80nm 이하의 메모리 소자에서 충전 용량을 확보하기 위하여 유전체로는 Al₂O₃, ZrO₂ 또는 Al₂O₃/ZrO₂ 라미네이트(laminate)를 사용하고 플레이트(plate)와 스토리지노드(storage node)를 폴리 실리콘막 대신에 TiN과 같은 금속막을 사용하는 MIM 구조를 적용하고 있다.

MIM 구조에서는 HSG와 같은 방법으로 캐패시터 표면적을 증가시킬 수 없으므로 캐패시터 표면적을 넓히기 위해서 실린더 캐패시터를 사용하고 있다. 실린더 캐패시터에서는 스토리지노드리닝(SN Leaning)을 방지하고 유전체와 플레이트의 정상적인 증착을 위해 실린더간에 일정 간격(Spacing)이 필요하다.

그러나, 디자인룰이 50nm 이하로 작아질 경우 셀간 간격과 셀 내부 간격을 확보하면 실제 실린더를 형성할 수 있는 공간(dimension)이 부족하게 되어 충전 용 량(Cs)을 확보하는 것이 불가능하다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 셀간 최소 간격을 확보하면서도 충전용량과 누설전류특성을 동시에 확보할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 셀간 최소 간격을 확보하면서도 스토리지리닝을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기위한 본 발명의 캐패시터의 제조 방법은 기판 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 오픈영역을 형성하는 단계; 상기 오픈영역 내부에 실린더전극과 상기 실린더전극의 내부를 일부 매립하는 절연막패턴을 형성하는 단계; 상기 희생막을 일부 리세스시키는 단계; 상기 실린더 전극의 입구를 매립하는 캡핑전극을 형성하여 필라형 스토리지노드를 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 스토리지노드 상에 유전체와 플레이트를 차례로 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 희생막을 일부 리세스시키는 단계는 에치백(Etchback) 공정으로 진행하는 것을 특징으로 하고, 상기 절연막패턴은 100∼300℃ 온도에서 형성한 산화막을 포함하는 것을 특징으로 한다.

본 발명은 희생막의 일부 리세스를 통해 셀간 간격을 확보 가능한 필라형 스토리지노드를 형성하므로써 충전용량을 충분히 확보하면서도 누설전류특성을 확보할 수 있는 효과가 있다.

이로써, 50nm 이하의 디자인룰에서 충전용량을 효과적으로 확보할 수 있는 캐패시터를 제조할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

실린더형 캐패시터를 형성하기 위한 높은 종횡비(High A/R)의 식각은 일반적으로 오픈영역의 탑부분(Top)의 홀크기가 증가하므로 셀간 최소 간격이 작아지는데 본 발명은 필라형 구조로 형성하므로써 셀간 간격을 확보할 수 있다. 예컨대, 1차 스토리지노드 분리공정 후에 희생막을 리세스시키고 추가로 2차 스토리지노드 분리 공정을 진행하므로써 탑부분의 셀간 최소간격 부위를 제거하여 셀간 간격을 확보 가능한 필라형 캐패시터를 제조한다.

이와 같이 셀간 최소간격이 확보되는 필라형 캐패시터를 형성하면 충전용량(Cs)과 누설전류 특성을 동시에 확보할 수 있고, 또한 습식딥아웃 공정시 스토리지리닝을 방지할 수 있다.

도 1a 내지 도 1i는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시 한 공정 단면도이다.

도 1a에 도시된 바와 같이, 기판(21) 상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 식각하여 기판(21)의 표면을 노출시키는 콘택홀(도면부호 생략)을 형성한다. 이어서, 콘택홀 내부에 매립되는 콘택플러그(23)를 형성한다. 여기서, 기판(21)에는 소자분리(isolation), 게이트(gate), 비트라인(bit line) 등 DRAM 구성에 필요한 공정이 진행되어 있다. 바람직하게는, 기판(21)은 실리콘기판, 불순물주입층 또는 랜딩플러그콘택(Landing Plug Contact)일 수 있다.

그리고, 콘택플러그(23)는 폴리실리콘막 증착 및 에치백(Etchback)을 통해 형성한 폴리실리콘 플러그로서, 스토리지노드콘택플러그(SNC Plug)의 역할을 한다.

이어서, 층간절연막(22) 상에 버퍼산화막(Buffer oxide, 24)을 형성한 후, 버퍼산화막(24) 상에 식각정지막(25)을 증착한다. 여기서, 버퍼산화막(24)은 USG, PSG, BPSG, HSG, PETEOS 또는 Ta₂O₅ 중에서 선택된 어느 하나를 사용하며, 그 두께는 500∼3000Å이다. 식각정지막(25)은 질화막, 특히 실리콘질화막(Si₃N₄)을 사용한다. 한편, 버퍼산화막(24)을 형성하지 않고 바로 식각정지막(25)을 형성할 수도 있다.

이어서, 식각정지막(25) 상에 희생막(26)을 형성한다. 희생막(26)은 산화막으로 형성한다. 예를 들어, 희생막(26)은 PETEOS를 단독으로 사용하거나, PSG와 PETEOS의 적층구조일 수 있다.

이어서, 콘택플러그(23) 표면이 노출되도록 일련의 식각공정을 진행하여 스 토리지노드가 형성될 영역, 즉 오픈영역(27)을 형성한다. 오픈영역(27)은 평면상으로 원형 또는 타원형의 홀(Hole) 구조일 수 있다. 또한, 오픈영역(27)은 다각형의 홀 구조일 수 있다.

오픈영역(27)은 식각정지막(25)에서 식각이 정지하도록 희생막(26)을 식각한 후, 식각정지막(25)을 식각하고, 연속해서 버퍼산화막(24)을 식각하여 형성한다. 한편, 희생막(26)이 충전용량 확보를 위해 높이가 증가할 경우 감광막만으로는 식각이 어려우므로 하드마스크막(Hardmask)을 이용하여 식각할 수 있다. 하드마스크막은 폴리실리콘막 또는 비정질카본막을 사용할 수 있다.

한편, 오픈영역(27) 형성을 위한 식각공정이 건식식각이고, 오픈영역의 종횡비가 크므로 오픈영역(27)은 식각프로파일은 바닥쪽으로 갈수록 좁아지는 형태가 된다.

도 1b에 도시된 바와 같이, 오픈영역(27)을 포함한 전면에 스토리지노드로 사용될 제1도전막(28)을 증착한다. 이때, 제1도전막(28)은 Ru, WN, TiN, TaN, 비정질실리콘막 및 Pt로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 바람직하게, 제1도전막(28)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착한다.

한편, 제1도전막(28) 형성전에 스토리지노드와 콘택플러그간 접촉저항을 낮추기 위해 금속실리사이드 공정을 진행할 수 있다. 예컨대, 화학기상증착법(CVD)으로 티타늄막(Ti)을 증착한 후 급속열처리를 진행하여 티타늄실리사이드막을 형성할 수 있다.

도 1c에 도시된 바와 같이, 제1도전막(28) 상에 컨포멀한(conformal) 증착 특성을 갖는 절연막(29)을 형성한다. 이때, 절연막(29)은 300℃ 이하(100∼300℃)의 저온에서 증착하는 산화막을 이용하는데, 이는 제1도전막(28)의 산화를 방지하면서 컨포멀한 증착특성을 가지도록 하기 위함이다.

도 1d에 도시된 바와 같이, 에치백(Etchback) 또는 화학적기계적연마(CMP)를 통해 절연막을 일부 제거한다. 이에 따라 오픈영역 내부에만 절연막패턴(29A)을 잔류시킨다. 여기서, 잔류하는 절연막패턴(29A)은 필라 내부를 충진하는 역할외에 후속 1차 스토리지노드분리공정시 잔류물이 실린더 내부를 오염시키는 것을 방지하는 역할을 한다.

이어서, 에치백(Etchback) 또는 화학적기계적연마(CMP) 공정으로 희생막(26) 표면에 존재하는 제1도전막(28)을 제거한다. 이를 1차 스토리지노드분리공정이라 한다.

이와 같은 1차 스토리지노드분리 공정에 의해 오픈영역(27)의 내부에만 제1도전막으로 이루어진 실린더전극(28A)이 잔류하고, 실린더전극(28A) 내부에는 절연막패턴(29A)이 잔류한다. 이때, 절연막패턴(29A)의 표면은 실린더전극(28A)의 상부 표면보다 더 낮을 수 있다.

도 1e에 도시된 바와 같이, 셀간 최소 간격을 확보하기 위하여 희생막(26)의 일부를 리세스시킨다. 이때, 희생막(26)의 리세스는 에치백(Etchback) 공정으로 진행하며, 희생막(26)이 산화막이므로 에치백공정시에 산화막질인 절연막패턴(29A)도 동시에 일부가 에치백될 수 있다.

이와 같은 에치백 공정에 의해 실린더전극(28A)의 상부영역(도면부호 'T' 참조)이 일부 노출되고, 리세스된 희생막(26A)과 절연막패턴(29B)이 잔류한다. 한편, 절연막패턴(29B) 상부에서는 홈(30), 즉 실린더전극(28A)의 입구가 노출될 수 있다.

상기한 희생막(26)의 에치백공정에 의해 셀간 최소 간격을 확보할 수 있다. 이는 후술하기로 한다.

도 1f에 도시된 바와 같이, 홈(30), 즉 실린더전극(28A)의 입구를 매립하도록 전면에 제2도전막(31)을 증착한다. 이때, 제2도전막(31)은 제1도전막과 동일한 물질을 사용할 수 있다. 예컨대, 제2도전막(31)은 Ru, WN, TiN, TaN, 비정질실리콘막 및 Pt로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 바람직하게, 제2도전막(31)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착한다.

도 1g에 도시된 바와 같이, 희생막(26A)의 리세스된 표면이 드러날 때까지 제2도전막에 대해 화학적기계적연마(CMP)를 진행한다. 이를 2차 스토리지노드분리 공정이라 한다.

이와 같은 2차 스토리지노드 분리 공정시, 제2도전막은 물론 실린더전극의 노출된 상부영역도 동시에 제거되어 평탄화된다.

결국, 오픈영역의 내부는 실린더전극(28B)과 절연막패턴(29B)의 상부를 덮는 캡핑전극(31A)이 형성된다. 이때, 실린더전극(28B)과 캡핑전극(31A)은 필라형 구조의 스토리지노드(100)가 되며, 스토리지노드(100)의 내부는 절연막패턴(29B)이 채우는 형태가 된다.

도 1h에 도시된 바와 같이, 습식딥아웃 공정을 진행하여 희생막(26A)을 모두 제거한다. 이때, 희생막(26A)은 습식 풀딥아웃(Wet Full dip out) 공정을 통해 모두 제거하며, 희생막(26A)이 산화막 물질이므로 HF 또는 BOE와 같은 습식액을 사용하여 제거한다. 이후, 건조과정을 진행한다. 여기서, 습식 풀딥아웃 공정시 식각정지막(25)에 의해 하부 구조가 어택받지 않는다.

위와 같은 습식 풀딥아웃 공정시 사용되는 습식액은 스토리지노드(100)의 내부로 침투하지 못한다. 이는, 캡핑전극(31A)에 의해 스토리지노드(100)의 내부가 밀폐되어 습식액의 침투경로가 모두 차단되기 때문이다.

습식풀딥아웃 공정 및 건조과정이 완료된 후의 결과를 살펴보면, 스토리지노드(100)는 내부에 틈을 갖는 비어 있는 필라 형태가 되고, 스토리지노드(100)의 상부 표면 및 측벽이 외부에 노출된다. 그리고, 스토리지노드(100)의 내부에는 절연막패턴(29B)이 위치한다. 여기서, 오픈영역이 원형의 홀구조인 경우, 스토리지노드(100)는 원형의 필라가 될 것이다.

따라서, 필라형 스토리지노드(100)를 형성하므로써 습식 풀딥아웃공정시에 리닝이 발생하지 않는다.

상술한 바에 따르면, 스토리지노드(100)의 상부 표면(H2)은 최초 오픈영역의 높이(H1)보다 더 낮아지는 것을 알 수 있다. 즉, 희생막의 리세스를 통해 오픈영역의 높이가 낮아지고, 리세스된 희생막 표면까지 2차 스토리지노드분리 공정을 진행하므로 그만큼 스토리지노드의 높이가 낮아지게 된다. 이처럼, 높이가 낮아지면 이웃하는 스토리지노드(100)간 간격이 더 확보된다(S1->S2, S2가 더 넓음).

도 1i에 도시된 바와 같이, 스토리지노드(100) 상에 유전체(101)를 형성한 후, 유전체(101) 상에 플레이트(102)를 형성한다. 이때, 유전체(101)는 원자층증착법을 이용하여 증착할 수 있으며, Al₂O₃, ZrO₂, HfO₂, Ta₂O₅, TiO₂ 또는 이들 중 어느 하나를 포함하는 이중막, 삼중막, 혼합막을 사용할 수 있다. 그리고, 유전체(101)은 BTO 또는 BST와 같은 고유전율 유전막으로 형성할 수도 있다. 유전체(101)의 두께는 50∼200Å 두께로 한다.

플레이트(102)는 Ru, RuO₂, W, WN, TiN, TaN, Ir, IrO₂ 및 Pt로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함한다. 예를 들어, CVD-TiN과 PVD-TiN의 이중층을 사용할 수도 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a 내지 도 1i는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 기판 22 : 층간절연막

23 : 콘택플러그 24 : 버퍼산화막

25 : 식각정지막 26 : 희생막

28B : 실린더전극 29B : 절연막패턴

31A : 캡핑전극 100 : 스토리지노드

Claims (7)

1. 기판 상에 희생막을 형성하는 단계;

   상기 희생막을 식각하여 오픈영역을 형성하는 단계;

   상기 오픈영역 내부에 실린더전극과 상기 실린더전극의 내부를 일부 매립하는 절연막패턴을 형성하는 단계;

   상기 희생막을 일부 리세스시키는 단계;

   상기 실린더 전극의 입구를 매립하는 캡핑전극을 형성하여 필라형 스토리지노드를 형성하는 단계;

   상기 희생막을 제거하는 단계; 및

   상기 스토리지노드 상에 유전체와 플레이트를 차례로 형성하는 단계

   를 포함하는 캐패시터의 제조 방법.
2. 제1항에 있어서,

   상기 희생막을 일부 리세스시키는 단계는,

   에치백(Etchback) 공정으로 진행하는 캐패시터의 제조 방법.
3. 제1항에 있어서,

   상기 절연막패턴과 희생막은, 산화막을 포함하는 캐패시터의 제조 방법.
4. 제1항에 있어서,

   상기 절연막패턴은, 100∼300℃ 온도에서 형성한 산화막을 포함하는 캐패시터의 제조 방법.
5. 제1항에 있어서,

   상기 실린더전극과 절연막패턴을 형성하는 단계는,

   상기 오픈영역을 포함한 희생막 상에 도전막을 형성하는 단계;

   상기 도전막 상에 상기 오픈영역 내부를 매립할때까지 절연막을 형성하는 단계;

   상기 절연막을 선택적으로 식각하여 상기 오픈영역 내부에 상기 절연막패턴을 잔류시키는 단계;

   상기 희생막 표면의 도전막을 선택적으로 제거하여 상기 실린더전극을 형성하는 단계

   를 포함하는 캐패시터 제조 방법.
6. 제1항에 있어서,

   상기 캡핑전극을 형성하는 단계는,

   상기 리세스된 희생막 상에 상기 실린더전극의 입구를 채우는 두께의 도전막을 형성하는 단계; 및

   상기 희생막의 리세스된 표면이 드러날때까지 상기 도전막을 화학적기계적연마(CMP)를 통해 평탄화시켜 상기 캡핑전극을 형성하는 단계

   를 포함하는 캐패시터의 제조 방법.
7. 제1항에 있어서,

   상기 실린더전극과 캡핑전극은,

   Ru, WN, TiN, TaN, 실리콘막 및 Pt로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 캐패시터의 제조 방법.

Images