KR101094949B1 - 반도체 소자의 캐패시터 및 그 제조 방법 - Google Patents

반도체 소자의 캐패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 캐패시터는, 중심부에 수분 침투 방지막을 갖는 기둥형의 저장 전극; 상기 수분 침투 방지막을 포함하는 상기 저장 전극 상에 형성되는 유전막; 및 상기 유전막 상에 형성되는 플레이트 전극을 포함하고, 상술한 본 발명에 의한 반도체 소자의 캐패시터 및 그 제조 방법은, 저장전극의 중심부에 수분 침투 방지막을 형성하여 습식 방식의 몰드 절연막 제거 과정에서 습식 용액이 저장전극 내부로 침투하는 것을 원천적으로 방지할 수 있다.
캐패시터, 저장전극, 기둥형, 수분 침투 방지막, 몰드 절연막

Description

반도체 소자의 캐패시터 및 그 제조 방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 기둥형(pillar type)의 저장전극을 구비하는 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 단위 셀 면적이 크게 감소하면서, 제한된 면적 내에서 충분한 캐패시터 용량을 확보하기 위하여 고유전율(high-k)의 유전막을 이용하거나, 실린더형(cylinder capacitor) 캐패시터와 같은 3차원 구조의 캐패시터를 이용함으로써 유효 면적을 증가시키는 기술 등이 제안되었다.
그러나, 최근 반도체 소자의 고집적화 경향이 더욱 증가하면서, 예를 들어, 50nm급 이하의 금속 배선 공정이 적용되는 DRAM 소자 등을 제조하는 경우, 종래의 실린더형 구조를 형성할 만한 셀 면적조차 확보되지 않는다. 따라서, 실린더형의 저장전극을 갖는 캐패시터 구조에서 기둥형의 저장전극을 갖는 캐패시터 구조로의 변경이 불가피하게 되었다.
도1a 내지 도1d는 종래 기술에 따른 기둥형 저장전극을 갖는 캐패시터 제조 방법 및 그 문제점을 설명하기 위한 도면이다.
도1a에 도시된 바와 같이, 소정의 하부 구조가 형성된 기판(10) 상에 콘택(12)을 갖는 층간 절연막(11)을 형성한다.
이어서, 층간 절연막(11) 상에 버퍼(buffer)용 산화막(13), 식각 정지용 질화막(14) 및 몰드 산화막(15)을 형성한다.
이어서, 몰드 산화막(15) 상에 저장전극영역 형성을 위한 포토레지스트 패턴(미도시됨)을 형성한 후, 이 포토레지스트 패턴을 식각 마스크로 몰드 산화막(15), 식각 정지용 질화막(14) 및 버퍼용 산화막(13)을 식각하여 콘택(12)을 노출시키는 복수개의 저장전극영역(16)을 형성한다. 일반적으로 이러한 저장전극영역(16)은 그 평면이 원형인 원통형 구조를 갖는다.
도1b에 도시된 바와 같이, 복수개의 저장전극영역(16)을 포함하는 결과물의 전체 구조 상에 저장전극영역(16)을 충분히 매립하는 두께로 저장전극용 도전막(17)을 형성한다.
여기서, 저장전극영역(16)을 완전히 매립하기 위하여 저장전극용 도전막(17)의 두께를 적절히 조절하더라도 저장전극영역(16)의 중심축에 존재하는 저장전극용 도전막(17) 간의 접합부에는 미세한 틈(seam)이 필연적으로 형성되게 된다(도1b의 점선 부분 참조). 이는 본 도면의 우측에 도시된 SEM 사진에서도 잘 나타나고 있다.
도1c에 도시된 바와 같이, 몰드 산화막(15)이 드러날 때까지 CMP(Chemical Mechanical Polishing) 또는 에치백(etchback) 공정을 수행하여 저장전극용 도전막(17)의 노드를 분리시켜 저장전극(17a)을 형성한다. 전술한 도1b의 공정에서 저장전극용 도전막(17)은 저장전극영역(16)을 충분히 매립하는 두께로 형성되었기 때문에, 이 저장전극(17a)은 기둥형(예를 들어, 원기둥) 구조를 갖게 된다. 단, 저장전극(17a) 내에 미세한 틈이 형성되어 있음은 전술한 바와 같다.
도1d에 도시된 바와 같이, 몰드 산화막(15)을 제거한다. 이 몰드 산화막(15)의 제거 공정은 일반적으로 HF 또는 BOE 용액을 습식 방식으로 수행될 수 있다.
이어서, 본 명세서에서는 도시되지 않았으나 후속 공정으로 유전막 및 플레이트 전극을 순차적으로 형성함으로써 캐패시터를 형성할 수 있다.
그런데, 이와 같이 습식 방식으로 몰드 산화막(15)을 제거하는 과정에 있어서, 사용되는 습식 용액은 저장전극(17a)의 미세한 틈에 침투하여 건조되지 못하고 잔류하다가 시간이 지남에 따라 저장전극(17a) 하부의 콘택(12)으로 침투하여 콘택(12) 및 주변부를 훼손시키고(도1d의 화살표 참조), 그에 따라 예상치 못한 결함 및 전기적 특성 불량을 초래하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 저장전극의 중심부에 수분 침투 방지막을 형성하여 습식 방식의 몰드 절연막 제거 과정에서 습식 용액이 저장전극 내부로 침투하는 것을 원천적으로 방지할 수 있는 반도체 소자의 캐패시터 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 캐패시터는, 중심부에 수분 침투 방지막을 갖는 기둥형의 저장 전극; 상기 수분 침투 방지막을 포함하는 상기 저장 전극 상에 형성되는 유전막; 및 상기 유전막 상에 형성되는 플레이트 전극을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은, 기판상에 몰드 절연막을 형성하는 단계; 상기 몰드 절연막을 선택적으로 식각하여 저장전극영역을 형성하는 단계; 상기 저장전극영역 내에 중심부에 수분 침투 방지막을 갖는 기둥형의 저장 전극을 형성하는 단계; 습식 방식으로 상기 몰드 절연막을 제거하는 단계; 및 결과물 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 캐패시터 및 그 제조 방법은, 저장전극의 중심부에 수분 침투 방지막을 형성하여 습식 방식의 몰드 절연막 제거 과정에서 습식 용액이 저장전극 내부로 침투하는 것을 원천적으로 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2e는 본 발명의 제1 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 소정의 하부 구조가 형성된 기판(20) 상에 콘택(22)을 갖는 층간 절연막(21)을 형성한다.
이어서, 층간 절연막(21) 상에 버퍼용 산화막(23), 식각 정지용 질화막(24) 및 몰드 산화막(25)을 형성한다.
이어서, 몰드 산화막(25) 상에 저장전극영역 형성을 위한 포토레지스트 패턴(미도시됨)을 형성한 후, 이 포토레지스트 패턴을 식각 마스크로 몰드 산화막(25), 식각 정지용 질화막(24) 및 버퍼용 산화막(23)을 식각하여 콘택(22)을 노출시키는 복수개의 저장전극영역(26)을 형성한다. 이때, 저장전극영역(26)은 그 평면이 원형인 원통형 구조를 가질 수 있다.
이어서, 복수개의 저장전극영역(26)을 포함하는 결과물의 전면에 저장전극용 도전막(27)을 형성한다. 이때, 저장전극용 도전막(27)은 종래의 기둥형 저장전극 형성 과정과 같이 저장전극영역(26)을 완전히 매립하는 두께로 형성되는 것이 아니라, 중심축을 기준으로 어느 정도의 공간을 생성되게 하는 두께로 형성된다. 이와 같은 저장전극용 도전막(27)의 형성에 의하여 저장전극영역(26)의 중심부에 생성된 공간을 이하, 홈(28)이라 한다. 홈(28)의 폭(예를 들어, 직경)("w" 참조)은 100~500Å 정도가 되는 것이 바람직하며, 이를 위하여 저장전극용 도전막(27)의 두께는 100~600Å 범위에서 제어되는 것이 바람직하다. 또한, 저장전극용 도전막(27)은 TiN, TaN, WN 등과 같은 금속 질화막 또는 Ru, Pt, Ir 등과 같은 귀금속막으로 이루어지는 것이 바람직하다.
도2b에 도시된 바와 같이, 저장전극용 도전막(27)을 포함하는 결과물의 전면에 홈(28)을 매립하는 두께(예를 들어, 100~500Å)로 후속 몰드 절연막의 습식 제거시 습식 용액의 침투를 방지할 수 있는 수분 침투 방지막(29)을 형성한다. 이러한 수분 침투 방지막(29)은 Si3N4 등과 같은 질화막, SiO2 등과 같은 산화막 또는 Al2O3, Hf02, ZrO2 등과 같은 금속 산화막으로 이루어지는 것이 바람직하다.
도2c에 도시된 바와 같이, 몰드 산화막(25)이 드러날 때까지 CMP 또는 에치백 공정을 수행하여 저장전극용 도전막(27)의 노드를 분리시켜 저장전극(27a)을 형성한다. 그에 따라, 상기 수분 침투 방지막(29)이 각각의 저장전극(27a)의 중심부에 존재하게 된다.
도2d에 도시된 바와 같이, HF 용액 또는 BOE 용액 등을 이용하여 습식 방식 으로 몰드 산화막(25)을 제거한다. 여기서, 본 도면의 좌측 도면은 수분 침투 방지막(29)이 질화막으로 이루어진 경우를 도시하고 있고, 본 도면의 우측 도면은 수분 침투 방지막(29)이 산화막 또는 금속 산화막으로 이루어진 경우를 도시하고 있다. 즉, 수분 침투 방지막(29)이 산화막 또는 금속 산화막으로 이루어진 경우에는 몰드 산화막(25)이 제거되면서 수분 침투 방지막(29)이 어느 정도 손실될 수 있음을 나타내고 있다. 따라서, 몰드 산화막(25) 제거 공정은 수분 침투 방지막(29)이 어느 정도(예를 들어, 100Å 이상) 잔류하는 정도로 시간을 조절하여 수행되어야 한다. 어떠한 경우에도 수분 침투 방지막(29)이 저장전극(27a)의 중심부에 존재하여 그 하부를 막고 있기 때문에, 몰드 산화막(25) 제거 과정에 사용되는 습식 용액이 저장전극(27a) 하부의 콘택(22)까지 침투하는 것을 방지할 수 있다.
도2e에 도시된 바와 같이, 중심부에 수분 침투 방지막(29)을 갖는 저장전극(27a)을 포함하는 결과물 상에 유전막(30) 및 플레이트 전극(31)을 형성한다. 이때, 유전막은 Al2O3, ZrO2, HfO2, Ta2O5, TiO2, BTO 또는 BST 중 선택되는 하나 이상의 막으로 이루어지는 것이 바람직하고, 플레이트 전극(31)은 TiN, TaN, WN 등과 같은 금속 질화막 또는 Ru, Pt, Ir 등과 같은 귀금속막으로 이루어지는 것이 바람직하다.
도3a 내지 도3f는 본 발명의 제2 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다. 본 도면에서는 전술한 도2a 내지 도2e의 캐패시터 제 조 방법과의 차이점만을 설명하기로 하며, 일치하는 부분에 대하여는 그 상세한 설명을 생략하기로 한다. 또한, 도2a 내지 도2e의 구성 요소와 대응하는 부분에 대하여는 동일한 도면 부호를 사용하기로 한다.
도3a에 도시된 바와 같이, 소정의 하부 구조가 형성된 기판(20) 상에 콘택(22)을 갖는 층간 절연막(21), 버퍼용 산화막(23), 식각 정지용 질화막(24) 및 몰드 산화막(25)을 형성한 후, 몰드 산화막(25), 식각 정지용 질화막(24) 및 버퍼용 산화막(23)을 선택적으로 식각하여 콘택(22)을 노출시키는 복수개의 저장전극영역(26)을 형성한다.
이어서, 복수개의 저장전극영역(26)을 포함하는 결과물의 전면에 저장전극용 도전막(27)을 형성하되, 그 중심부에 홈(28)을 구비하도록 형성한다.
도3b에 도시된 바와 같이, 몰드 산화막(25)이 드러나도록 에치백 공정을 수행하여 저장전극용 도전막(27)의 노드를 분리시켜 저장전극(27a)을 형성하되, 저장전극(27a)의 높이가 몰드 산화막(25)의 높이보다 소정 정도(예를 들어, 500~2000Å) 정도 낮아질 때까지 이 에치백 공정을 수행한다. 도2에서 설명한 바와 다르게, 수분 침투 방지막(29) 형성 전에 미리 저장전극용 도전막(27)의 노드를 분리시키면서 몰드 산화막(25)의 높이보다 낮추는 것은 후속 수분 침투 방지막(29) 형성 공정시 수분 침투 방지막(29)이 홈(28)에 매립되는 것을 더욱 용이하게 하기 위함이다.
도3c에 도시된 바와 같이, 저장전극(27a)을 포함하는 결과물의 전면에 홈(28)을 매립하는 두께로 후속 몰드 절연막의 습식 제거시 습식 용액의 침투를 방지할 수 있는 수분 침투 방지막(29)을 형성한다.
도3d에 도시된 바와 같이, 몰드 산화막(25)이 드러날 때까지 CMP 또는 에치백 공정을 수행하여 수분 침투 방지막(29)이 각각의 저장전극(27a)의 중심부를 매립하면서 저장전극(27a)의 상부를 덮도록 형성한다.
도3e에 도시된 바와 같이, 습식 방식으로 몰드 산화막(25)을 제거한다. 여기서, 본 도면의 좌측 도면은 수분 침투 방지막(29)이 질화막으로 이루어진 경우를 도시하고 있고, 본 도면의 우측 도면은 수분 침투 방지막(29)이 산화막 또는 금속 산화막으로 이루어진 경우를 도시하고 있다.
도3f에 도시된 바와 같이, 수분 침투 방지막(29)을 갖는 저장전극(27a)을 포함하는 결과물 상에 유전막(30) 및 플레이트 전극(31)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1d는 종래 기술에 따른 기둥형 저장전극을 갖는 캐패시터 제조 방법 및 그 문제점을 설명하기 위한 도면.
도2a 내지 도2e는 본 발명의 제1 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
도3a 내지 도3f는 본 발명의 제2 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판 21 : 층간 절연막
22 : 콘택 23 : 버퍼용 산화막
24 : 식각 정지용 질화막 25 : 몰드 산화막
26 : 저장전극영역 27 : 저장전극용 도전막
28 : 홈 29 : 수분 침투 방지막
30 : 유전막 31 : 플레이트 전극

Claims (12)

  1. 중심부에 홈을 갖는 기둥형의 저장 전극;
    상기 홈을 매립하면서 상기 저장 전극 상면을 덮는 수분 침투 방지막;
    상기 수분 침투 방지막 및 상기 저장 전극 상에 형성되는 유전막; 및
    상기 유전막 상에 형성되는 플레이트 전극
    을 포함하는 반도체 소자의 캐패시터.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 수분 침투 방지막은,
    질화막, 산화막 또는 금속 산화막 중 선택되는 하나 이상의 막으로 이루어지는
    반도체 소자의 캐패시터.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 금속 산화막은,
    Al2O3, HfO2 또는 ZrO2로 이루어지는
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 저장 전극 또는 상기 플레이트 전극은,
    금속 질화막 또는 귀금속막으로 이루어지는
    반도체 소자의 캐패시터.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 수분 침투 방지막은, 100~500Å의 두께를 갖는
    반도체 소자의 캐패시터.
  6. 기판상에 몰드 절연막을 형성하는 단계;
    상기 몰드 절연막을 선택적으로 식각하여 저장전극영역을 형성하는 단계;
    상기 저장전극영역 내에 중심부에 홈을 가지면서 몰드 절연막보다 높이가 낮은 기둥형의 저장 전극을 형성하는 단계;
    상기 저장 전극이 형성된 상기 저장전극영역의 나머지에 매립되는 수분 침투 방지막을 형성하는 단계;
    습식 방식으로 상기 몰드 절연막을 제거하는 단계; 및
    결과물 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  7. 삭제
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 수분 침투 방지막은,
    질화막, 산화막 또는 금속 산화막 중 선택되는 하나 이상의 막으로 이루어지는
    반도체 소자의 캐패시터 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 금속 산화막은,
    Al2O3, HfO2 또는 ZrO2로 이루어지는
    반도체 소자의 캐패시터 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 홈의 폭은 100~500Å인
    반도체 소자의 캐패시터 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    금속 질화막 또는 귀금속막으로 이루어지는
    반도체 소자의 캐패시터 제조 방법.
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