KR20070054933A

KR20070054933A - 반도체 소자의 제조방법

Info

Publication number: KR20070054933A
Application number: KR1020050113068A
Authority: KR
Inventors: 황의성; 김준기
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-11-24
Filing date: 2005-11-24
Publication date: 2007-05-30

Abstract

본 발명은 실린더형 금속 스토리지전극을 형성함에 있어서의 습식각 용액 침투에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 스크라이브 레인영역으로 구획되고, 상기 셀영역 상에는 스토리지노드 플러그를 구비하고, 상기 스크라이브 레인영역 상에는 하부 정렬키를 구비한 층간절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간절연막이 형성된 결과물의 전면 상에 몰드절연막을 형성하는 단계와, 상기 몰드절연막을 식각하여 스토리지노드 플러그를 노출시키는 스토리지노드용의 제1홀과 하부 정렬키 영역을 노출시키면서 상기 제1홀 보다 큰 폭을 갖는 상부 정렬키용의 제2홀을 형성하는 단계와, 상기 제1홀 및 제2홀의 표면을 포함한 몰드절연막 상에 금속막을 형성하는 단계와, 상기 금속막 상에 제1홀은 매립하지만 제2홀은 매립하지 않도록 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 제2홀을 매립하도록 제2절연막을 형성하는 단계와, 상기 제2 및 제1절연막을 식각하여 몰드절연막 상에 형성된 금속막 부분을 노출시키는 단계와, 상기 몰드절연막 상에 형성된 금속막 부분을 제거하는 단계와, 상기 잔류된 제1 및 제2절연막과 몰드절연막을 제거하여 셀영역에 스토리지전극을 형성함과 아울러 스크라이브 레인영역에 상부 정렬키를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 2a 및 도 2b는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도 및 단면사진.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

300 : 반도체 기판 310 : 층간절연막

320 : 스토리지노드 플러그 330 : 하부 정렬키

340 : 식각정지막 350 : 몰드절연막

360 : 금속막 360a : 스토리지전극

360b : 잔류된 금속막 363 : 제1절연막

366 : 제2절연막 H1 : 제1홀

H2 : 제2홀

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 실린더형 스토리지전극 물질로 금속을 적용하는 경우에 있어서의 습식각 용액 침투에 기인하는 전극 하부 구조의 결함 발생을 방지하고, 아울러 스크라이브 레인영역에서의 정렬키용 금속막의 박리 현상을 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다.

최근 반도체 제조 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 이에 따라, 소자의 리프레쉬 시간(refresh time)이 단축되고 소프트 에러(soft error)가 발생한다는 문제점들이 야기되고 있고, 이러한 문제를 방지하기 위해, 25fF/셀 이상의 높은 충전용량을 갖고 누설전류 발생이 적은 캐패시터의 개발이 지속적으로 요구되고 있다.

주지된 바와 같이, 캐패시터의 충전용량은 전극의 표면적 및 유전체의 유전상수에 비례하고, 전극간 거리에 해당하는 유전막의 두께에 반비례한다. 그러므로, 소망하는 충전용량을 확보하기 위해서는 전극의 표면적을 최대한 확보할 수 있는 구조로 캐패시터를 형성하고 그 높이를 최대한 높여주어야 하며, 아울러 유전상수가 큰 유전막을 사용하고 그 두께를 얇게 만들어야 한다.

이에 따라, 전극의 안쪽 벽면 뿐만 아니라 바깥쪽 벽면을 함께 이용하여 전극 표면적을 증가시킨 실린더(cylinder) 구조의 캐패시터가 적용되고 있고, 아울러, 종래의 Si3N4(ε=7) 보다 큰 유전상수를 갖는 HfO2(ε=20), Al2O3(ε=9), ZrO2(ε=20∼25) 및 Ta2O5(ε=25) 등과 같은 고유전물질을 유전막으로 적용한 SIS(Polisilicon-Insulator-Polisilicon) 구조의 캐패시터 개발이 이루어지고 있다.

특히, 최근에는 높은 유전상수를 갖는 고유전물질을 유전막으로 적용하여 그 유효 두께를 낮출 수 있는 방법에 대한 연구가 활발히 이루어지고 있다. 그런데, 기존의 전극물질인 폴리실리콘막에 상기 고유전물질을 유전막으로 적용하는 경우 폴리실리콘막의 산화로 유전막의 유효 두께가 증가하므로 충전용량 확보가 어렵다는 문제가 유발된다.

이에, 최근에는 상기한 폴리실리콘막의 문제점을 해결하기 위해, 전극물질로서 폴리실리콘막 대비 내산화성이 우수한 질화물계 금속물질을 적용한 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 제안되었다. 상기 질화물계 금속물질로는 주로 TiN 물질이 적용되고 있는데, 상기 TiN 물질과 같은 질화물계 금속물질을 전극물질로 적용하면 종래의 폴리실리콘막에 비해 유전막의 유효 두께를 감소시킬 수 있기 때문에 고집적 메모리 소자에서 요구하는 높은 충전용량을 갖는 캐패시터를 구현할 수 있다.

한편, 반도체 소자의 제조시에는 기판 상에 증착되는 막(layer)들 및 패턴(pattern)들의 정위치를 맞춰주기 위한 정렬키(alignment key)들이 요구되는데, 이러한 정렬키들은 셀영역(cell region)과 주변회로영역(periphery)을 포함하는 칩(chip)들 사이의 공간인 스크라이브 레인영역(scribe lane region)에 형성한다.

상기 스토리지전극의 형성시에도 스크라이브 레인영역에 수 개의 정렬키가 형성되는데, 이때, 상기 스크라이브 레인영역에 얼라인먼트(alignment)를 위해 형성하는 패턴의 폭은 수에서 수십 마이크로미터(㎛) 정도로서, 100nm 정도의 지름을 갖는 스토리지전극을 위한 콘택홀에 비해서 그 크기가 상대적으로 매우 크다.

이하에서는 도 1a 내지 도 1c를 참조하여 MIM형 캐패시터 형성 기술을 포함한 종래 기술에 따른 반도체 소자의 제조방법을 설명하도록 한다.

도 1a 내지 도 1c는 MIM형 캐패시터 형성 기술을 포함한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 1a를 참조하면, 셀영역(C)과 스크라이브 레인영역(S)으로 구획되고, 상기 셀영역(C) 상에는 스토리지노드 플러그(120)를 구비하고, 상기 스크라이브 레인영역(S) 상에는 하부 정렬키(130)를 구비한 층간절연막(110)이 형성된 반도체 기판(100)을 마련한다.

그런 다음, 상기 스토리지노드 플러그(120) 및 하부 정렬키(130)을 구비한 층간절연막(110) 상에 질화막 재질의 식각정지막(140)을 형성한다. 이어서, 상기 식각정지막(140) 상에 실린더형의 스토리지전극을 위한 틀로서 작용할 몰드절연막(150)을 형성한다. 여기서, 상기 몰드절연막(150)은 일반적으로 산화막 재질로 형성한다.

다음으로, 상기 셀영역(C)의 몰드절연막(150)과 식각정지막(140)을 식각하여 스토리지노드 플러그(120)를 노출시키는 스토리지노드용의 제1홀(H1)을 형성함과 아울러 스크라이브 레인영역(S)의 몰드절연막(150)과 식각정지막(140)을 식각하여 하부 정렬키(130) 영역을 노출시키면서 상기 제1홀(H1) 보다 큰 폭을 갖는 상부 정 렬키용의 제2홀(H2)을 형성한다.

그리고 나서, 상기 제1홀(H1)의 표면과 제2홀(H2)의 표면 및 몰드절연막(150) 상에 스토리지전극용 금속막(160)을 일정한 두께로 형성한다.

도 1b를 참조하면, 상기 금속막 부분 중 몰드절연막(150) 상에 형성된 금속막 부분과 제2홀(H2)의 저면에 형성된 금속막 부분을 건식 식각 공정으로 선택적으로 제거한다. 이를 통해, 상기 제1홀(H1)의 표면 및 제2홀(H2)의 측벽에만 금속막이 잔류하게 된다. 여기서, 상기 제1홀(H1)의 표면에 잔류된 금속막은 스토리지전극(160a)에 해당하며, 제2홀(H2) 측벽에 잔류된 금속막(160b)은 상부 정렬키에 해당한다.

이때, 상기 제1홀(H1)의 저면에 형성된 금속막 부분이 식각되지 않는 이유는 상기 건식 식각시 식각 가스의 직진성을 감소시켜 매우 좁은 폭을 갖는 제1홀(H1)의 내부로 식각 가스가 침투되지 않도록 식각 조건을 조절해 주었기 때문이다. 이러한 상기 금속막의 선택적 식각 공정을 스토리지노드 아이솔레이션(isolation)이라 한다.

또한, 상기 스토리지노드 아이솔레이션시 스크라이브 레인영역(S)에 잔류된 금속막(160b) 부분은 상부 정렬키로서, 하부 정렬키(130)와 그 위치 관계를 확인하여 정합도 여부를 판단하는데 이용된다.

도 1c를 참조하면, 상기 식각 후 잔류된 몰드절연막(150)을 습식각 용액을 이용한 딥-아웃(dip-out) 공정을 통해 제거함으로써, 셀영역(C)에 실린더형의 스토리지전극(160a)을 형성한다. 이때, 상기 스크라이브 레인영역(S)에 잔류된 금속막 (160b)들은 일(｜)자형으로서 서로를 연결시키는 하단부 연결 금속막 없이 존재하게 된다.

이후, 도시하지는 않았으나, 상기 스토리지전극(160a) 상에 유전막과 플레이트전극을 차례로 형성하고, 계속해서 공지의 후속공정을 차례로 수행하여 반도체 소자를 제조한다.

그러나, 전술한 종래 MIM형 캐패시터 형성 기술에서 스토리지전극 물질로 주로 사용하는 금속막인 TiN막은 통상 TiCl4를 소오스가스로 사용하여 CVD(Chemical Vaporization Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 형성하게 되는데, 이때, TiN 입자가 주상 구조(columnar structure)로 성장하여 TiN막이 치밀하지 못한 구조를 가지므로, 캐패시터 형성시 요구되는 몰드절연막의 습식 식각시 TiN막을 통해 식각 용액이 쉽게 침투하여 전극 하부 구조가 어택(attack)을 받게 되는 문제점이 있다.

즉, 상기한 딥-아웃 방식의 습식 식각 공정이 진행되는 동안, 식각 용액이 스토리지전극 물질인 TiN막을 뚫고 들어가 그 아래에 위치한 산화막 재질의 층간절연막을 식각함은 물론 폴리실리콘막 재질의 스토리지노드 플러그 및 기판 까지 식각해 버림으로써, 일명 벙커 디펙트(bunker defect)라 불리는 대형 보이드(void)가 발생하게 된다. 이와 같은 문제는 단위 셀 영역 내에 제한적으로 발생할 수도 있지만, 웨이퍼 전반에 걸쳐 발생할 가능성이 크고, 또한 결과적으로 디램 동작의 불량으로 이어지기 때문에 제조 수율을 크게 떨어뜨리는 요인이 된다.

한편, 상기 딥-아웃 방식의 습식 식각 공정시 스크라이브 레인영역(S)의 잔류된 금속막(160b) 사이의 노출된 층간절연막(110) 부분도 습식각 용액에 직접적인 어택(attack)을 받게 되지만, 상기 스크라이브 레인영역(S)에서는 셀영역(C)과 달리 그 하부 구조 내에 상기 습식각 용액의 어택(attack)에 대비한 조치를 용이하게 취할 수 있다.

도 2a 및 도 2b는 전술한 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도 및 단면사진으로서, 앞서 설명한 바와 같이, 몰드절연막(150) 식각시 식각 용액이 TiN 재질의 스토리지전극(160a)을 통해 그 하부로 침투하여 전극 하부 구조가 광범위한 어택(attack)을 받아 대형 보이드(void)가 발생된 것을 보여준다. 도 2a에서 미설명된 도면부호 100은 반도체 기판을, 110은 층간절연막을, 120는 스토리지노드 플러그를, 그리고, 140은 식각정지막을 각각 나타낸다.

또한, 전술한 종래 기술에서는, 도 1c에 도시된 바와 같이, 딥-아웃 방식으로 몰드절연막을 제거한 후 스크라이브 레인영역(S)에 잔류된 금속막(160b)들이 서로를 연결시켜주는 하단부 연결 금속막 없이 일(｜)자형으로 존재하게 되기 때문에, 딥-아웃 공정을 진행하는 동안 그리고 그 이후 공정에서 상기 잔류된 금속막(160b)들이 층간절연막(110)으로부터 분리되기 쉽다. 그러므로, 상기 잔류된 금속막(160b)이 셀영역(C)이나 주변영역(미도시)으로 옮겨가서 원치 않는 전기적 단락(short)을 발생시킬 수 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 실린더형 스토리지전극 물질로 TiN막과 같은 금속막을 적용함에 있어서 몰드 절연막 제거를 위한 습식 식각시 식각 용액의 침투에 기인하는 전극 하부 구조의 결함 발생을 방지하고, 아울러 스크라이브 레인영역에서의 정렬키용 금속막의 박리 현상을 억제할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 스크라이브 레인영역으로 구획되고, 상기 셀영역 상에는 스토리지노드 플러그를 구비하고, 상기 스크라이브 레인영역 상에는 하부 정렬키를 구비한 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막이 형성된 결과물의 전면 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 스토리지노드 플러그를 노출시키는 스토리지노드용의 제1홀과 하부 정렬키 영역을 노출시키면서 상기 제1홀 보다 큰 폭을 갖는 상부 정렬키용의 제2홀을 형성하는 단계; 상기 제1홀 및 제2홀의 표면을 포함한 몰드절연막 상에 금속막을 형성하는 단계; 상기 금속막 상에 제1홀은 매립하지만 제2홀은 매립하지 않도록 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제2홀을 매립하도록 제2절연막을 형성하는 단계; 상기 제2 및 제1절연막을 식각하여 몰드절연막 상에 형성된 금속막 부분을 노출시키는 단계; 상기 몰드절연막 상에 형성된 금속막 부분을 제거하는 단계; 및 상기 잔류된 제1 및 제2절연막과 몰드절연막을 제거하여 셀영역에 스토리지전극을 형성함과 아울러 스크라이브 레인영역에 상부 정렬키를 형성하는 단계;를 포함하는 것을 특징으로 한다.

여기서, 상기 몰드절연막, 제1절연막 및 제2절연막은 산화막으로 형성한다.

상기 산화막 재질의 제1절연막은 CVD 또는 ALD 공정으로 100∼800℃의 온도에서 100∼3000Å의 두께로 형성한다.

상기 산화막 재질의 제2절연막은 300∼800℃의 온도에서 경화시킨 SOG(Spin on Glass)막으로 형성한다.

상기 제2 및 제1절연막을 식각하여 몰드절연막 상에 형성된 금속막 부분을 노출시키는 단계는 에치-백(Etch-back) 또는 CMP(Chemical Mechanical Polishing) 공정으로 수행한다.

상기 몰드절연막 상에 형성된 금속막 부분을 제거하는 단계는 에치-백 또는 CMP 공정으로 수행한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 MIM형 캐패시터 형성 기술을 포함한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 셀영역(C)과 스크라이브 레인영역(S)으로 구획되고, 상기 셀영역(C) 상에는 스토리지노드 플러그(320)를 구비하고, 상기 스크라이브 레인영역(S) 상에는 하부 정렬키(330)을 구비한 층간절연막(310)이 형성된 반도체 기판(300)을 마련한다.

그런 다음, 상기 스토리지노드 플러그(320) 및 하부 정렬키(330)을 구비한 층간절연막(310) 상에 질화막 재질의 식각정지막(340)을 형성한다. 이어서, 상기 식각정지막(340) 상에 실린더형의 스토리지전극을 위한 틀로서 작용할 산화막 재질의 몰드절연막(350)을 형성한다.

다음으로, 상기 셀영역(C)의 몰드절연막(350)과 식각정지막(340)을 식각하여 스토리지노드 플러그(320)를 노출시키는 스토리지노드용의 제1홀(H1)을 형성함과 아울러 스크라이브 레인영역(S)의 몰드절연막(350)과 식각정지막(340)을 식각하여 하부 정렬키(330) 영역을 노출시키면서 상기 제1홀(H1) 보다 큰 폭을 갖는 상부 정렬키용의 제2홀(H2)을 형성한다.

그리고 나서, 상기 제1홀(H1)의 표면과 제2홀(H2)의 표면 및 몰드절연막(350) 상에 TiN과 같은 스토리지전극용 금속막(360)을 일정한 두께로 형성한다.

도 3b를 참조하면, 상기 금속막(360) 상에 제1홀(H1)은 매립하지만 제2홀(H2)은 매립하지 않도록 산화막 재질의 제1절연막(363)을 형성한다. 여기서, 상기 산화막 재질의 제1절연막(363)은 단차 피복성(step coverage)가 우수한 CVD 또는 ALD 공정으로 형성하되, 100∼800℃의 온도에서 100∼3000Å의 두께로 형성한다.

그런 다음, 상기 제1절연막(363) 상에 제2홀(H2)을 매립하도록 산화막 재질의 제2절연막(366)을 형성한다. 여기서, 상기 산화막 재질의 제2절연막(366)은 스핀 코팅(spin coating) 방식으로 증착하고, 300∼800℃의 온도에서 경화(curing)시킨 평탄도가 우수한 SOG(Spin on Glass)막으로 형성한다.

도 3c를 참조하면, 상기 제2절연막(366) 및 제1절연막(363)을 에치-백 또는 CMP 공정으로 식각하여 몰드절연막(350) 상에 형성된 금속막(360) 부분을 노출시킨다.

도 3d를 참조하면, 상기 노출된 금속막(360) 부분, 즉 몰드절연막(350) 상에 형성된 금속막(360) 부분을 제거하는 스토리지노드 아이솔레이션 공정을 수행한다. 여기서, 상기 노출된 금속막(360) 부분을 제거하는 스토리지노드 아이솔레이션은 금속막을 제거하기 위한 에치-백 또는 CMP 공정으로 수행한다.

종래 기술의 경우 스토리지노드 아이솔레이션시, 도 1b에 도시된 바와 같이, 스크라이브 레인영역(S)의 제2홀(H2) 저면의 금속막 부분이 제거되었으나, 본 발명에서는 제1홀(H1) 및 제2홀(H2)의 내부가 절연막으로 충진된 상태에서 스토리지노드 아이솔레이션 공정을 수행하기 때문에 제2홀(H2) 저면의 금속막 부분이 제거되지 않는다.

그러므로, 상기 스토리지노드 아이솔레이션 공정을 통해, 상기 제1홀(H1)의 표면 및 제2홀(H2)의 표면에 금속막이 잔류하게 되는데, 여기서, 상기 제1홀(H1)의 표면에 잔류된 금속막은 캐패시터용 스토리지전극(360a)이고, 제2홀(H2) 측벽에 잔류된 금속막(360b)은 상부 정렬키이다.

도 3e를 참조하면, 상기 식각 후 잔류된 제1절연막(363)과 제2절연막(366) 및 몰드절연막(350)을 습식각 용액을 이용한 딥-아웃 공정을 통해 제거함으로써, 셀영역(C)에 안쪽 벽면 뿐만 아니라 바깥쪽 벽면이 함께 노출된 실린더형의 스토리지전극(360a)을 형성한다. 여기서, 상기 딥-아웃 공정은 HF(Hydro-fluorine) 또는 BOE(Buffered Oxide Etchant)와 같은 산화막 제거용 습식각 용액을 이용해서 수행하며, 제1홀(H1) 내부와 제2홀(H2) 내부가 모두 절연막(363, 366)으로 채워져 있는 상태에서 진행하기 때문에, 종래와 같이 습식각 용액이 제1홀(H1)과 제2홀(H2) 저 면의 금속막 부분을 통해서 기판 하부로 침투하는 현상이 효과적으로 방지된다.

한편, 상기 딥-아웃 공정 후, 스크라이브 레인영역(S)에 상부 정렬키로서 잔류된 금속막(360b)은

자 모양을 갖는다. 이와 같이, 본 발명에서의 잔류된 금속막(360b)과 층간절연막(310)의 접촉면적이 종래의 그것(도 1c 참조) 보다 훨씬 넓기 때문에, 스크라이브 레인영역(S)에 잔류된 금속막(360b)이 층간절연막(310)으로 부터 떨어져 셀영역(C) 등으로 옮겨가는 것으로 인한 단락(short) 불량은 효과적으로 방지된다.

이후, 도시하지는 않았으나, 상기 스토리지전극(360a) 상에 유전막과 플레이트전극을 차례로 형성하고, 계속해서 공지의 후속공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.

한편, 상기한 본 발명의 실시예에서는 MIM형 캐패시터의 스토리지전극 물질로서 TiN을 적용한 경우에 대해서 도시하고 설명하였지만, 본 발명의 방법은 이에 국한되지 아니하고, 상기 TiN 대신에 TiW, TaN 또는 Ru/RuO2와 같은 다른 금속을 스토리지전극 물질로 적용한 경우에도 동일하게 적용할 수 있다.

또한, 상기한 본 발명의 실시예에서는 셀영역(C)의 스토리지노드용의 제1홀(H1) 보다 큰 폭을 갖는 제2홀(H2)의 형성 위치를 스크라이브 레인영역(S)이라 하였지만, 상기 제2홀(H2)과 같이 제1홀(H1) 보다 큰 폭을 갖는 또 다른 제3홀이 상기 셀영역(C)이나 스크라이브 레인영역(S)이 아닌 기판의 제3의 영역에 형성될 수도 있는데, 이 경우에도 본 발명의 방법을 동일하게 적용할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 실린더형 캐패시터의 스토리지전극 물질로 TiN막과 같은 금속막을 적용함에 있어서, 스토리지노드용 홀과 상부 정렬키용 홀 내부를 절연막으로 충진시킨 상태에서 스토리지노드 아이솔레이션 공정을 수행하고, 이어서, 상기 절연막과 몰드절연막의 딥-아웃 공정을 수행함으로써, 딥-아웃 공정시 스토리지전극을 통한 습식각 용액의 침투를 효과적으로 방지할 수 있다.

또한, 본 발명은 스크라이브 레인영역에 잔류되는 상부 정렬키로서의 금속막이

자 모양을 갖게 하여, 상기 잔류된 금속막과 그 아래의 층간절연막간 접촉면적을 종래 보다 넓혀 줌으로써, 스크라이브 레인영역에 잔류된 금속막이 층간절연막으로 부터 떨어져 셀영역 등으로 옮겨가는 것으로 인한 단락(short) 불량을 효과적으로 방지할 수 있다.

이와 같이, 본 발명은 스토리지전극을 통한 습식각 용액의 침투에서 기인하는 벙커 디펙트(bunker defect)를 억제하고, 스크라이브 레인영역의 잔류 금속막의 박리에 따른 단락(short) 불량을 억제함으로써, 공정 진행상의 문제점을 개선함은 물론 소자의 제조 수율을 증가시킬 수 있다.

Claims

셀영역과 스크라이브 레인영역으로 구획되고, 상기 셀영역 상에는 스토리지노드 플러그를 구비하고, 상기 스크라이브 레인영역 상에는 하부 정렬키를 구비한 층간절연막이 형성된 반도체 기판을 제공하는 단계;

상기 층간절연막이 형성된 결과물의 전면 상에 몰드절연막을 형성하는 단계;

상기 몰드절연막을 식각하여 스토리지노드 플러그를 노출시키는 스토리지노드용의 제1홀과 하부 정렬키 영역을 노출시키면서 상기 제1홀 보다 큰 폭을 갖는 상부 정렬키용의 제2홀을 형성하는 단계;

상기 제1홀 및 제2홀의 표면을 포함한 몰드절연막 상에 금속막을 형성하는 단계;

상기 금속막 상에 제1홀은 매립하지만 제2홀은 매립하지 않도록 제1절연막을 형성하는 단계;

상기 제1절연막 상에 제2홀을 매립하도록 제2절연막을 형성하는 단계;

상기 제2 및 제1절연막을 식각하여 몰드절연막 상에 형성된 금속막 부분을 노출시키는 단계;

상기 몰드절연막 상에 형성된 금속막 부분을 제거하는 단계; 및

상기 잔류된 제1 및 제2절연막과 몰드절연막을 제거하여 셀영역에 스토리지전극을 형성함과 아울러 스크라이브 레인영역에 상부 정렬키를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서, 상기 몰드절연막, 제1절연막 및 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 2 항에 있어서, 상기 산화막 재질의 제1절연막은 CVD 또는 ALD 공정으로 100∼800℃의 온도에서 100∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 2 항에 있어서, 상기 산화막 재질의 제2절연막은 300∼800℃의 온도에서 경화시킨 SOG막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서, 상기 제2 및 제1절연막을 식각하여 몰드절연막 상에 형성된 금속막 부분을 노출시키는 단계는 에치-백 또는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서, 상기 몰드절연막 상에 형성된 금속막 부분을 제거하는 단계는 에치-백 또는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.