JP5063061B2 - 半導体素子のキャパシタの製造方法 - Google Patents
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Description
32 第1層間絶縁膜(第1絶縁膜)
33 ストレージノードコンタクトプラグ
34 エッチング停止膜
35 ストレージノード酸化膜(第2絶縁膜)
36 トレンチホール
37 バリアメタル
38 TiNストレージノード
38A TiNストレージノード残留物
39 プラズマバリア膜
40 キャップ膜
41 POMマスク
42 誘電膜
43 プレート電極
44 第2層間絶縁膜
Claims (21)
- 半導体基板の上に第1絶縁膜を形成するステップと、
該第1絶縁膜を貫通し、かつ前記半導体基板の所定領域に接触するストレージノードコンタクトプラグを形成するステップと、
前記第1絶縁膜上に前記ストレージノードコンタクトプラグの上部表面を開放させるトレンチホールを有する第2絶縁膜を形成するステップと、
前記トレンチホールの内部表面に沿って、金属からなるストレージノードを形成するステップと、
前記第2絶縁膜及び前記ストレージノードの表面に沿って、プラズマバリア膜を形成するステップと、
該プラズマバリア膜上に少なくとも前記トレンチホールを埋め込み可能な厚さのキャップ酸化膜を形成するステップと、
該キャップ酸化膜を除去し、かつ前記プラズマバリア膜及び前記第2絶縁膜を同時に除去するステップと、
前記ストレージノードの上に誘電膜及びプレート電極をそれぞれ順に形成するステップと
を含むことを特徴とする半導体素子のキャパシタの製造方法。 - 前記プラズマバリア膜が、アルミニウム酸化物(Al2O3)を含むことを特徴とする請求項1に記載の半導体素子のキャパシタの製造方法。
- 前記プラズマバリア膜が、ALD法又はCVD法により形成されることを特徴とする請求項2に記載の半導体素子のキャパシタの製造方法。
- 前記プラズマバリア膜が、30Å〜1000Åの範囲の厚さに形成されることを特徴とする請求項3に記載の半導体素子のキャパシタの製造方法。
- 前記キャップ酸化膜が、PE−TEOS膜を含むことを特徴とする請求項1に記載の半導体素子のキャパシタの製造方法。
- 前記ストレージノードを形成する前記ステップが、
前記トレンチホールを有する前記第2絶縁膜の段差のある形状に沿って、ストレージノード用導電膜を形成するステップと、
エッチバックを施して前記ストレージノード用導電膜を分離するステップと
をさらに含むことを特徴とする請求項1に記載の半導体素子のキャパシタの製造方法。 - 前記第2絶縁膜の除去が、
フッ酸溶液又はBOE溶液を用いたディップアウトによって行われることを特徴とする請求項1に記載の半導体素子のキャパシタの製造方法。 - 前記ストレージノードが、CVD法又はALD法により形成されることを特徴とする請求項1に記載の半導体素子のキャパシタの製造方法。
- 前記ストレージノードが、50Å〜1000Åの範囲の厚さに形成されることを特徴とする請求項8に記載の半導体素子のキャパシタの製造方法。
- 前記ストレージノードが、TiNにより形成されることを特徴とする請求項9に記載の半導体素子のキャパシタの製造方法。
- セル領域及び周辺回路領域が画定される半導体基板の上に第1絶縁膜を形成するステップと、
前記セル領域上に前記第1絶縁膜を貫通し、かつ前記半導体基板の所定領域に接触するストレージノードコンタクトプラグを形成するステップと、
前記第1絶縁膜上に前記ストレージノードコンタクトプラグの上部表面を開放させるトレンチホールを有する第2絶縁膜を形成するステップと、
前記トレンチホールの内部表面に沿って、金属からなるストレージノードを形成するステップと、
該ストレージノード及び前記第2絶縁膜の表面に沿って、プラズマバリア膜を形成するステップと、
該プラズマバリア膜上に少なくとも前記トレンチホールを埋め込み可能な厚さのキャップ酸化膜を形成するステップと、
前記セル領域の前記キャップ酸化膜上にPOMマスクを形成するステップと、
該POMマスクをエッチングバリアとして、前記周辺回路領域上の前記キャップ酸化膜及び前記プラズマバリア膜をエッチングするステップと、
前記セル領域及び前記周辺回路領域上の前記第2絶縁膜を除去するステップと、
前記ストレージノードの上に誘電膜及びプレート電極をそれぞれ順に形成するステップと、
を含むことを特徴とする半導体素子のキャパシタの製造方法。 - 前記プラズマバリア膜が、アルミニウム酸化物(Al2O3)を含むことを特徴とする請求項11に記載の半導体素子のキャパシタの製造方法。
- 前記プラズマバリア膜が、ALD法又はCVD法により形成されることを特徴とする請求項12に記載の半導体素子のキャパシタの製造方法。
- 前記プラズマバリア膜が、30Å〜1000Åの範囲の厚さに形成されることを特徴とする請求項13に記載の半導体素子のキャパシタの製造方法。
- 前記キャップ酸化膜が、PE−TEOSを含むことを特徴とする請求項11に記載の半導体素子のキャパシタの製造方法。
- 前記POMマスクをエッチングバリアとして、前記周辺回路領域上の前記キャップ酸化膜上の前記プラズマバリア膜をエッチングする前記ステップが、ウェットエッチングによって行われることを特徴とする請求項11に記載の半導体素子のキャパシタの製造方法。
- 前記ストレージノードを形成する前記ステップが、
前記トレンチホールを有する前記第2絶縁膜の段差に沿って、ストレージノード用導電膜を形成するステップと、
エッチバックを施して前記ストレージノード用導電膜を分離するステップと
をさらに含むことを特徴とする請求項11に記載の半導体素子のキャパシタの製造方法。 - 前記セル領域及び前記周辺回路領域上の前記第2絶縁膜を除去する前記ステップが、
前記第2絶縁膜を除去する前に前記POMマスクを除去するステップをさらに含み、
フッ酸溶液又はBOE溶液を用いたディップアウトによって行われることを特徴とする請求項11に記載の半導体素子のキャパシタの製造方法。 - 前記ストレージノードが、CVD法又はALD法により形成されることを特徴とする請求項11に記載の半導体素子のキャパシタの製造方法。
- 前記ストレージノードが、50Å〜1000Åの範囲の厚さに形成されることを特徴とする請求項19に記載の半導体素子のキャパシタの製造方法。
- 前記ストレージノードが、TiNにより形成されることを特徴とする請求項20に記載の半導体素子のキャパシタの製造方法。
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