KR100798805B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
반도체 소자의 캐패시터 제조 방법 Download PDFInfo
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Abstract
본 발명은 스토리지노드 분리 공정 후 잔류하는 스토리지노드 잔유물로 인한 스토리지노드의 마이크로 브릿지를 방지하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하면서 상기 반도체 기판의 소정 영역과 연결되는 스토리지노드콘택플러그를 형성하는 단계; 상기 제1절연막 상에 상기 스토리지노드콘택플러그 상부를 개방시키는 트렌치홀을 갖는 제2절연막을 형성하는 단계; 상기 트렌치홀을 갖는 제2절연막의 단차를 따라 스토리지노드용 전도막을 형성하는 단계; 전면 식각으로 상기 스토리지노드용 전도막을 분리하여 스토리지노드를 형성하는 단계; 상기 제2절연막 및 스토리지노드의 표면을 따라 플라즈마 베리어막을 형성하는 단계; 상기 플라즈마 베리어막 상에 적어도 상기 트렌치홀을 매립하는 두께의 캡핑막을 형성하는 단계; 상기 캡핑막을 제거하면서, 상기 플라즈마 베리어막 및 상기 제2절연막도 동시에 제거하는 단계; 상기 스토리지노드 상부에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함하며, 이에 따라 본 발명은 MIM 실린더형 캐패시터 형성시 필연적으로 발생하고 있는 스토리지노드의 마이크로-브릿지를 현저히 감소시켜 안정적인 수율 확보가 가능한 효과가 있다.
실린더형 스토리지노드, 마이크로-브릿지(Micro-bridge), PE-TEOS
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
도 2a 및 도 2b는 마이크로-브릿지가 발생한 모습을 나타낸 TEM 사진.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제1층간절연막
33 : 스토리지노드콘택플러그 34 : 식각정지막
35 : 스토리지노드 산화막 36 : 트렌치홀
37 : 베리어 메탈 38 : TiN 스토리지노드
39 : 플라즈마 베리어막 40 : 캡핑막
41 : POM 마스크 42 : 유전막
43 : 플레이트 전극 44 : 제2층간절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 실린더형 캐패시터 제조 방법에 관한 것이다.
반도체 메모리 장치의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀 내 캐패시터는 셀당 최소한 요구하는 캐패시턴스를 확보하여야 한다. 이와 같이, 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해 스토리지노드를 실린더형(Cylinder)형, 콘케이브(Concave)형 등으로 입체화하거나, 스토리지노드(Storage Node)와 플레이트 전극을 금속막으로 형성하는 방법(MIM; Metal-Insulator-Metal)이 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(11)의 상부에 층간절연막(12)을 형성한다. 이어서, 셀영역에서는 층간절연막(12)을 관통하면서 반도체 기판(11)의 소정 영역과 콘택되는 스토리지노드콘택플러그(13)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(12) 형성 전에는 통상정으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되며, 층간절연막(12)은 다층 구조이다.
다음으로, 스토리지노드콘택플러그(13)가 매립된 층간절연막(12) 상에 식각정지막(14), 스토리지노드 산화막(15)을 차례로 형성한다. 이어서, 스토리지노드 산화막(15)과 식각정지막(14)을 차례로 식각하여 스토리지노드콘택플러그(13)의 상부를 오픈하는 트렌치홀(16)을 형성한다. 다음으로, TiN 스토리지노드를 형성하기 전, 베리어 메탈(Barrier metal, 17)을 형성한다.
계속해서, 트렌치홀(16)을 포함하는 스토리지노드 산화막(15)의 표면을 따라 스토리지노드로 사용될 TiN을 증착한다. 그리고나서, 트렌치홀(16)을 제외한 스토리지노드 산화막(15) 표면의 TiN을 전면 식각(Etch back)하여 TiN 스토리지노드(18)를 형성한다. 한편, 스토리지노드 분리 공정 후, 스토리지노드 산화막(15)의 표면에 미세한 TiN 스토리지노드 잔유물(18A)이 잔류한다.
도 1b에 도시된 바와 같이, TiN 스토리지노드(18) 정렬, 오버레이 키(Overlay key) 등에서 발생하는 TiN 디펙트 즉, TiN 스토리지노드 잔유물(18A)을 제거하기 위하여 TiN 스토리지노드(18)을 포함한 반도체 기판(11)의 전면에 캡핑 산화막(Capping oxide, 19)을 증착한다. 캡핑 산화막(19)은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)을 사용할 수 있다.
상기한 PE-TEOS 증착 메카니즘은 다음과 같다. 먼저, TEOS(Si(OC2H5)4 를 공급)를 증착한다. TEOS는, 800sccm의 유량을 플로우시키고, O2를 600sccm 공급하여 실리콘산화막을 형성한다. 그리고나서, RF 파워(플라즈마 여기용)를 인가한다.
그런데, TiN 스토리지노드(18) 전면 식각 후 TiN 스토리지노드 잔유물(18A) 에 상기한 조건이 인가되면, 추정하는 메카니즘이 TiN 스토리지노드 잔유물(18A)과 TEOS 에서 공급되는 Si, TEOS 안에 들어있는 에틸 등이 RF 환경에 노출되면서 표면에 꼬이게 된다. 이는 나중에 스토리지노드 산화막 제거를 위한 딥 아웃 공정 후 실린더형 스토리지노드 사이에 끼게 된다. 이를 방지하기 위해 RF 파워를 낮춰봐도 상기 문제점은 계속되고, RF 파워를 변화시키면 TEOS의 스텝 커버리지도 바뀌어서 공정 단계를 새로 셋-업(Set up) 해야하는 부가적인 문제도 생긴다.
도 1c에 도시된 바와 같이, 주변회로영역 상부의 TiN 스토리지노드 잔유물(18A)을 제거하기 위해, 셀이 형성될 영역을 제외한 주변회로영역을 오픈하는 마스크(Peri Open Mask; POM, 20)를 형성한다. 이하, 마스크를 POM 마스크(20)라 약칭한다. POM 마스크(20)를 식각 베리어로 주변회로영역의 캡핑 산화막을 식각하여 스토리지노드 산화막(15) 및 웨이퍼 상에 잔류하는 TiN 스토리지노드 잔유물(18A)을 제거한다.
도 1d에 도시된 바와 같이, POM 마스크(20)를 제거한다. 그리고 셀영역의 캡핑막과 스토리지노드 산화막 그리고 주변회로영역 상의 스토리지노드 산화막을 제거하여 TiN 스토리지노드(18)의 내벽 및 외벽을 노출시킨다. 이 때, TiN 스토리지노드는 실린더형이다.
상술한 종래 기술은, 인접하는 TiN 스토리지노드(18) 분리를 위한 전면 식각 후 웨이퍼 전면에 미세한 TiN 스토리지노드 잔유물(도 1a의 18A 참조)이 잔류하게 된다. 후속 공정인 캡핑 산화막(PE-TEOS) 증착시 TiN 스토리지노드 잔유물이 PE-TEOS 챔버 내에서 플라즈마와 만나서 스토리지노드 산화막 제거시 사용되는 습식 케미컬에 용해되지 않는(insoluble) 치밀한 물질(Densification)로 변화된다.
따라서, 스토리지노드 산화막 제거 공정 후 셀영역 상의 TiN 스토리지노드 잔유물(18A)은 완전히 제거되지 않고, 인접하는 TiN 스토리지노드(18) 간의 입구를 연결하게 되어, 마이크로-브릿지(Micro bridge, 도 1d의 'A')를 발생시킨다. 이러한, 마이크로-브릿지는 소자의 특성을 저하시키는 요인이 된다.
도 2a 및 도 2b는 마이크로-브릿지가 발생한 모습을 나타낸 TEM 사진이다.
도 2a 및 도 2b를 참조하면, 인접하는 실린더형 스토리지노드 간의 마이크로-브릿지(A)가 발생하여 서로 연결된 것을 알 수 있다. 웨이퍼 상에 수만∼수십만의 스토리지노드 마이크로-브릿지가 발견된다.
이러한 스토리지노드 마이크로-브릿지와 같은 디펙트들은 향후 디바이스 집적 공정 완료 후, 듀얼 브릿지 페일(Dual bridge fail)을 형성하기 때문에 MIM 실린더 집적시 반드시 제거해야 할 디펙트이며, 이를 해결하지 못할 경우 MIM 실린더형을 적용하는 디바이스의 완성을 기대할 수 없는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드 분리 공정 후 잔류하는 스토리지노드 잔유물로 인한 스토리지노드의 마이크로 브릿지를 방지하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하면서 상기 반도체 기판의 소정 영역과 연결되는 스토리지노드콘택플러그를 형성하는 단계; 상기 제1절연막 상에 상기 스토리지노드콘택플러그 상부를 개방시키는 트렌치홀을 갖는 제2절연막을 형성하는 단계; 상기 트렌치홀을 갖는 제2절연막의 단차를 따라 스토리지노드용 전도막을 형성하는 단계; 전면 식각으로 상기 스토리지노드용 전도막을 분리하여 스토리지노드를 형성하는 단계; 상기 제2절연막 및 스토리지노드의 표면을 따라 플라즈마 베리어막을 형성하는 단계; 상기 플라즈마 베리어막 상에 적어도 상기 트렌치홀을 매립하는 두께의 캡핑막을 형성하는 단계; 상기 캡핑막을 제거하면서, 상기 플라즈마 베리어막 및 상기 제2절연막도 동시에 제거하는 단계; 상기 스토리지노드 상부에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함한다.
또한, 본 발명은 셀영역 및 주변회로영역이 정의된 반도체 기판 상부에 제1절연막을 형성하는 단계, 상기 셀영역 상에 상기 제1절연막을 관통하면서 상기 반도체 기판의 소정 영역과 콘택되는 스토리지노드콘택플러그를 형성하는 단계, 상기 제1절연막 상에 상기 스토리지노드콘택플러그 상부를 개방시키는 트렌치홀을 갖는 제2절연막을 형성하는 단계, 상기 트렌치홀의 내부 표면을 따라 스토리지노드를 형성하는 단계, 상기 스토리지노드 및 상기 제2절연막의 표면을 따라 플라즈마 베리어막을 형성하는 단계, 상기 플라즈마 베리어막 상에 적어도 상기 트렌치홀을 매립하는 두께의 캡핑막을 형성하는 단계, 상기 셀영역의 상기 캡핑막 상에 POM 마스크를 형성하는 단계, 상기 POM 마스크를 식각 베리어로 상기 주변회로영역 상의 상기 캡핑막 및 플라즈마 베리어막을 식각하는 단계, 상기 셀영역 및 상기 주변회로영역 상의 상기 제2절연막을 제거하는 단계, 및 상기 스토리지노드 상부에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함한다.
이렇듯, 본 발명을 구현하기 위하여 사용된 방법은 스토리지노드 분리 공정 후 잔류하는 TiN 스토리지노드 잔유물과 캡핑 산화막인 PE-TEOS의 접촉을 방지하는 막을 삽입하는 방법으로 스토리지노드의 마이크로 브릿지 발생을 원천적으로 방지한다.
통상적으로 스토리지노드 분리 공정 후, 플라즈마 베리어막으로 알루미늄산화막을 증착하여 TiN 스토리지노드 잔유물을 차폐시킨 상태에서 캡핑 산화막을 증착하여 이 잔류물이 PE-TEOS 챔버 내에서 플라즈마와 만나서 케미컬에 용해되지 않는 물질로 변화시키는 기전을 제거한다. 알루미늄산화막은 막 특성상 플라즈마 베리어로 효과적으로 적용할 수 있고, 이후 실린더 형성을 위하여 불산 계열의 케미컬 습식 딥(Wet dip)을 사용하여 스토리지노드 산화막을 제거할 때 불산 계열의 케미컬에 용해하므로 본 발명의 취지에 매우 적합한 막이다. 풀 딥 아웃 시에 TiN 스토리지노드 잔유물 또한 제거되는 특징이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제 조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(31) 상부에 제1층간절연막(32)을 형성한다. 이후, 셀영역 상에 제1층간절연막(32)을 관통하면서 반도체 기판(31)의 소정 영역과 콘택되는 스토리지노드콘택플러그(33)를 형성한다. 여기서, 도시되지 않았지만, 제1층간절연막(32) 형성 전에는 통상정으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행된다. 제1층간절연막(32)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 다층막으로 이용할 수 있다.
그리고, 스토리지노드콘택플러그(33)는 제1층간절연막(32)을 식각하여 스토리지노드콘택홀을 형성한 후 스토리지노드콘택홀을 채울 때까지 전면에 플러그용 폴리실리콘막을 증착한 후, 전면 식각 또는 화학적·기계적 연마(Chemical Mechanical Polising; CMP) 공정으로 평탄화하여 형성한다.
다음으로, 스토리지노드콘택플러그(33)가 매립된 제1층간절연막(32) 상에 식각정지막(34), 스토리지노드 산화막(35)을 차례로 형성한다.
여기서, 식각정지막(34)은 후속 스토리지노드 산화막(35)의 건식 식각시 하부 구조의 어택을 방지하기 위한 식각 베리어(Etch barrier) 역할을 하는 것으로 100∼2000Å의 두께를 갖는 질화막으로 형성하며, 스토리지노드 산화막(35)은 스토 리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 단일 산화막 또는 다중 CVD 산화막으로 형성하며, 식각정지막(34)과 스토리지노드 산화막(35)의 총 두께가 6000∼30000Å 되도록 조절한다.
이어서, 셀영역의 스토리지노드 산화막(35)과 식각정지막(34)을 차례로 식각하여 스토리지노드콘택플러그(33)의 상부를 오픈하는 트렌치홀(36)을 형성한다.
트렌치홀(36) 형성시 포토레지스트 패턴을 이용하여 스토리지노드 산화막(35) 상에 마스크를 형성한다. 마스크를 식각 베리어로 스토리지노드 산화막(35)과 식각정지막(34)을 선택적으로 건식 식각하여 스토리지노드콘택플러그(33) 상부를 오픈하는 트렌치홀(36)을 형성한다. 한편, 스토리지노드 산화막(35)의 높이가 증가하는 경우에는 식각 공정을 용이하게 진행하기 위해 폴리실리콘 하드마스크를 도입할 수 있다.
다음으로, TiN 스토리지노드를 형성하기 전, 베리어 메탈(37)을 형성한다. 본 발명의 실시예에서 베리어 메탈(37)은 티타늄실리사이드(TiSi)를 사용하며, 코발트실리사이드(CoSi), 또는 지르코늄실리사이드(ZrSi)을 사용할 수 있다.
먼저, 티타늄실리사이드는 트렌치홀(36)을 포함하는 전면에 물리기상증착(Physical Vapor Deposition; PVD) 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 티타늄(Ti)을 증착한다. 그리고나서, 열공정(Anneal)을 실시하여 티타늄실리사이드를 형성하고, 미반응 티타늄은 습식 스트립(Wet Strip)으로 제거한다. 티타늄실리사이드는 스토리지노드콘택플러그(33)로 사용된 폴리실리콘의 실리콘(Si)과 티타늄(Ti)이 반응하여 형성된 것으로, 스토리지노드콘택플러 그(33) 주변의 절연물질에서는 형성되지 않는다.
상기와 같이, 베리어 메탈(37)을 형성함으로서 스토리지노드콘택플러그(33)와 후속 TiN 스토리지노드가 접촉할 접촉면의 저항을 낮춰줄 수 있다.
계속해서, 트렌치홀(36)을 포함하는 스토리지노드 산화막(35)의 표면을 따라 스토리지노드로 사용될 TiN을 증착한다. 이 때, TiN은 화학기상증착(CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)으로 형성하며, 50∼1000Å의 두께로 형성한다.
이어서, TiN 상에 적어도 트렌치홀(36)을 매립하는 두께의 포토레지스트(photoresist, 도시하지 않음)를 도포한다. 이 때, 포토레지스트는 스토리지노드 분리 공정(Storage Node Isolation)시 트렌치홀(36)의 내부를 보호하기 위한 보호막 역할을 한다. 즉, 스토리지노드 분리 공정시 연마재나 식각된 입자 등의 불순물이 실린더 형태의 TiN 스토리지노드(38)의 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지가 좋은 포토레지스트로 트렌치홀(36)의 내부를 모두 채운 후에 진행하는 것이 바람직하다.
다음으로, 포토레지스트를 전면 식각하여 스토리지노드 산화막(35) 표면 상의 포토레지스트를 제거한다. 따라서, 포토레지스트는 트렌치홀(36)의 내부에만 잔류하고, 이로 인해 TiN은 트렌치홀(36)을 제외한 나머지 부분, 즉 스토리지노드 산화막(35) 표면에 형성된 부분이 노출된다.
계속해서, 트렌치홀(36)을 제외한 스토리지노드 산화막(35) 표면의 TiN을 전면 식각하여 TiN 스토리지노드(38)를 형성한다. 트렌치홀(36) 내부에 잔류하는 포 토레지스트를 스트립한다.
한편, 스토리지노드 분리 공정 후, 셀영역 및 주변회로영역의 스토리지노드 산화막(35)의 표면에 미세한 TiN 스토리지노드 잔유물(38A)이 남는다. TiN 스토리지노드 잔유물(38A)은 후속 공정시 TiN 스토리지노드의 마이크로-브릿지를 유발하여 소자의 특성을 저하시키는 요인이 된다.
도 3b에 도시된 바와 같이, TiN 스토리지노드 잔유물(38A)을 제거하기 위하여, TiN 스토리지노드(38) 및 스토리지노드 산화막(35)의 표면을 따라 TiN 스토리지노드 잔유물(38A)을 덮을 수 있는 두께의 플라즈마 베리어막(Plasma barrier, 39)을 증착한다.
플라즈마 베리어막(39)은 TiN 스토리지노드 잔유물(38A)과 후속 단계에서 증착될 캡핑 산화막과 접촉을 방지하기 위한 막으로, TiN 스토리지노드(38)의 마이크로-브릿지 발생을 원천적으로 방지할 수 있다.
플라즈마 베리어막(39)은 알루미늄산화막(Al2O3)을 사용하며 CVD 또는 원자층증착(Atomic Layer Deposition; ALD)으로 형성하고, 그 두께는 30∼1000Å를 갖는다. 플라즈마 베리어막(39)의 두께가 30Å 이하거나, 1000Å의 두께 이상이면, TiN 스토리지노드 잔유물(38A)을 용이하게 제거하기 어렵다.
도 3c에 도시된 바와 같이, 플라즈마 베리어막(39) 상에 캡핑 산화막(40)을 증착한다. 이렇게 하여 TiN 스토리지노드 잔유물(38A)이 PE-TEOS 챔버 내에서 플라즈마와 만나서 케미컬에 용해하지 않는 성질을 갖는 물질로 변화시키는 기전을 원 천적으로 방지한다.
따라서, 실린더형 캐패시터 형성을 위하여 불산 계열의 습식 딥(Wet dip) 아웃 공정시, 알루미늄산화막에 의해 차폐된 TiN 스토리지노드 잔유물(38A)은 스토리지노드 산화막(35) 제거시 함께 제거할 수 있다.
한편, 캡핑 산화막(40)은 PE-TEOS를 사용한다. PE-TEOS 증착 메카니즘은 다음과 같다. 먼저, TEOS(Si(OC2H5)4 를 공급)를 증착하는데 TEOS는, 800sccm의 유량을 플로우시키고, O2를 600sccm 공급하여 실리콘산화막을 형성한다. 그리고나서, RF 파워(플라즈마 여기용)를 인가하여 PE-TEOS를 형성한다.
계속해서, 주변회로영역 상부의 TiN 스토리지노드 잔유물(38A)을 제거하기 위해 셀영역의 캡핑 산화막(40) 상에 주변회로영역을 오픈하는 POM(Peri open mask, 41) 공정을 진행하여 POM 마스크(41)를 형성한다. POM 마스크(41)를 식각 베리어로 습식 식각을 진행하여, 주변회로영역의 캡핑 산화막(40), 플라즈마 베리어막(39) 및 TiN 스토리지노드 잔유물(38A)을 식각한다. 따라서, 주변회로영역 상에 잔류하는 TiN 스토리지노드 잔유물(38A)을 모두 제거할 수 있다.
도 3d에 도시된 바와 같이, POM 마스크를 스트립하고나서 반도체 기판(31) 전면에 딥 아웃 공정을 실시한다. 딥 아웃 공정은 불산 용액(HF) 또는 BOE(Buffer Oxide Etchant) 용액을 사용한다.
딥 아웃 공정 후 셀영역의 캡핑 산화막(40), 플라즈마 베리어막(39), TiN 스토리지노드 잔유물(38A) 및 스토리지노드 산화막(35)과 주변회로영역의 스토리지노 드 산화막(35)이 제거된다. 딥 아웃 공정 후 내벽 및 외벽이 모두 드러나는 실린더형 TiN 스토리지노드(38)가 만들어진다.
도 3e에 도시된 바와 같이, 실린더형 TiN 스토리지노드(38) 상에 유전막(42) 및 플레이트 전극(43)을 차례로 증착하여 캐패시터(Cap)을 형성한다.
유전막(42)은 금속유기CVD(Metal Organic CVD) 또는 ALD를 사용하여 알루미늄산화막(Al2O3) 또는 하프늄산화막(HfO2)을 단일 또는 이들의 혼합막으로 형성하며 50∼400Å의 두께를 갖도록 한다.
플레이트 전극(43)은 스퍼터링법, CVD 또는 ALD를 사용하여 TiN, Ru 및 폴리실리콘막 중에서 선택된 어느 한 물질을 사용하며, 500∼3000Å의 두께로 형성한다. 셀영역과 주변회로영역을 포함하는 반도체 기판(31)의 전면에 제2층간절연막(44)을 형성한다.
상술한 바와 같이, 스토리지노드 분리 공정 후 스토리지노드 산화막 상에 잔류하는 스토리지노드 잔유물을 제거하기 위해, 플라즈마 베리어막인 알루미늄산화막으로 스토리지노드 잔유물을 덮는다. 따라서, 스토리지노드 잔유물이 캡핑 산화막(PE-TEOS)을 형성하는 챔버 내에서 플라즈마와 만나서 케미컬에 용해되지 않는 물질로 변화시키는 기전을 효과적으로 방지하여 스토리지노드의 마이크로-브릿지를 현저하게 감소시킬 수 있다. 이에 의해, 실린더형 캐패시터의 디펙트 레벨을 현저히 감소시켜, 안정적인 수율 확보를 도모할 수 있다.
또한, 셀영역의 플라즈마 베리어막을 알루미늄산화막으로 사용하는 경우 알루미늄산화막은 불산 계열의 케미컬에서 쉽게 용해되어 제거되므로 불산 계열의 케미컬에서 습식 딥(Wet dip)하는 경우 플라즈마 베리어막인 알루미늄산화막, 캡핑 산화막 및 스토리지노드 산화막을 함께 제거할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 MIM 실린더형 캐패시터 형성시 필연적으로 발생하고 있는 스토리지노드의 마이크로-브릿지를 현저히 감소시켜 안정적인 수율 확보가 가능한 효과가 있다.
Claims (21)
- 반도체 기판 상부에 제1절연막을 형성하는 단계;상기 제1절연막을 관통하면서 상기 반도체 기판의 소정 영역과 연결되는 스토리지노드콘택플러그를 형성하는 단계;상기 제1절연막 상에 상기 스토리지노드콘택플러그 상부를 개방시키는 트렌치홀을 갖는 제2절연막을 형성하는 단계;상기 트렌치홀을 갖는 제2절연막의 단차를 따라 스토리지노드용 전도막을 형성하는 단계;전면 식각으로 상기 스토리지노드용 전도막을 분리하여 스토리지노드를 형성하는 단계;상기 제2절연막 및 스토리지노드의 표면을 따라 플라즈마 베리어막을 형성하는 단계;상기 플라즈마 베리어막 상에 적어도 상기 트렌치홀을 매립하는 두께의 캡핑막을 형성하는 단계;상기 캡핑막을 제거하면서, 상기 플라즈마 베리어막 및 상기 제2절연막도 동시에 제거하는 단계; 및상기 스토리지노드 상부에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 플라즈마 베리어막은 알루미늄산화막(Al2O3)을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제2항에 있어서,상기 플라즈마 베리어막은 ALD 또는 CVD 법으로 형성되는 반도체 소자의 캐패시터 제조 방법.
- 제3항에 있어서,상기 플라즈마 베리어막은 30∼1000Å의 두께로 형성되는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 캡핑막은 PE-TEOS를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 삭제
- 제1항에 있어서,상기 제2절연막의 제거는,불산 용액 또는 BOE 용액으로 딥 아웃하는 반도체 소자의 캐패시터 제조 방법.
- 제1항에 있어서,상기 스토리지노드는 CVD 또는 ALD로 형성되는 반도체 소자의 캐패시터 제조 방법.
- 제8항에 있어서,상기 스토리지노드는 50∼1000Å의 두께로 형성되는 반도체 소자의 캐패시터 제조 방법.
- 제9항에 있어서,상기 스토리지노드는 TiN으로 형성하는 반도체 소자의 캐패시터 제조 방법.
- 셀영역 및 주변회로영역이 정의된 반도체 기판 상부에 제1절연막을 형성하는 단계;상기 셀영역 상에 상기 제1절연막을 관통하면서 상기 반도체 기판의 소정 영역과 콘택되는 스토리지노드콘택플러그를 형성하는 단계;상기 제1절연막 상에 상기 스토리지노드콘택플러그 상부를 개방시키는 트렌치홀을 갖는 제2절연막을 형성하는 단계;상기 트렌치홀의 내부 표면을 따라 스토리지노드를 형성하는 단계;상기 스토리지노드 및 상기 제2절연막의 표면을 따라 플라즈마 베리어막을 형성하는 단계;상기 플라즈마 베리어막 상에 적어도 상기 트렌치홀을 매립하는 두께의 캡핑막을 형성하는 단계;상기 셀영역의 상기 캡핑막 상에 POM 마스크를 형성하는 단계;상기 POM 마스크를 식각 베리어로 상기 주변회로영역 상의 상기 캡핑막 및 플라즈마 베리어막을 식각하는 단계;상기 셀영역 및 상기 주변회로영역 상의 상기 제2절연막을 제거하는 단계; 및상기 스토리지노드 상부에 유전막과 플레이트 전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제11항에 있어서,상기 플라즈마 베리어막은 알루미늄산화막(Al2O3)을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제12항에 있어서,상기 플라즈마 베리어막은 ALD 또는 CVD 법으로 형성되는 반도체 소자의 캐패시터 제조 방법.
- 제13항에 있어서,상기 플라즈마 베리어막은 30∼1000Å의 두께로 형성되는 반도체 소자의 캐 패시터 제조 방법.
- 제11항에 있어서,상기 캡핑막은 PE-TEOS를 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제11항에 있어서,상기 POM 마스크를 식각 베리어로 상기 주변회로영역 상의 상기 캡핑막 및 플라즈마 베리어막을 식각하는 단계는,습식 식각으로 진행하는 반도체 소자의 캐패시터 제조 방법.
- 제11항에 있어서,상기 스토리지노드를 형성하는 단계는,상기 트렌치홀을 갖는 제2절연막의 단차를 따라 스토리지노드용 전도막을 형성하는 단계; 및전면 식각을 실시하여 상기 스토리지노드용 전도막을 분리하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제11항에 있어서,상기 셀영역 및 상기 주변회로영역 상의 상기 제2절연막을 제거하는 단계는,상기 POM 마스크를 제거하는 단계를 더 포함하고, 불산 용액 또는 BOE 용액으로 딥 아웃하는 반도체 소자의 캐패시터 제조 방법.
- 제11항에 있어서,상기 스토리지노드는 CVD 또는 ALD로 형성되는 반도체 소자의 캐패시터 제조 방법.
- 제19항에 있어서,상기 스토리지노드는 50∼1000Å의 두께로 형성되는 반도체 소자의 캐패시터 제조 방법.
- 제20항에 있어서,상기 스토리지노드는 TiN으로 형성하는 반도체 소자의 캐패시터 제조 방법.
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