KR100672755B1 - 반도체소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 웨이퍼 에지에 존재하는 스토리지노드 잔류 물질을 완전히 제거하고, 딥아웃공정을 실시하여 결함발생을 현저히 감소시키는 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명은 스토리지노드를 포함한 전면에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 감광막을 이용한 웨이퍼에지노광(WEE) 공정을 진행하여 웨이퍼의 에지지역을 오픈시키는 단계, 상기 오픈된 웨이퍼 에지지역의 버퍼막을 선택적으로 제거하는 단계, 상기 감광막을 제거하는 단계, 상기 스토리지노드 형성시에 상기 웨이퍼 에지지역에 발생된 스토리지노드 잔류 물질을 제거하는 단계, 습식딥아웃 공정을 통해 상기 버퍼막과 절연막을 모두 제거하는 단계, 및 상기 스토리지노드 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하고, 상술한 본 발명은 감광막 도포후 추가로 패턴을 형성하지 않고 WEE 공정만 실시하여 웨이퍼 에지지역에 잔류하는 스토리지노드물질을 제거하므로써 추가 투자가 필요없이 간단한 공정 추가로 습식딥아웃 공정에서 결함레벨을 현저히 감소시켜 안정적인 수율을 확보할 수 있는 효과가 있다.

캐패시터, WEE, 스토리지노드, TiN, 노광, 딥아웃

Description

반도체소자의 캐패시터 제조 방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래기술에 따른 MIM 실린더 캐패시터의 제조 방법을 간략히 도시한 도면,

도 2a는 습식딥아웃공정 후 실린더 스토리지노드 상에 떨어져 있는 결함을 나타낸 사진,

도 2b는 습식딥아웃공정 전 웨이퍼 에지의 라운딩 지역에 잔류하는 스토리지노드물질(TiN)을 나타낸 사진,

도 3a 내지 도 3h는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 제1절연막

23 : 스토리지노드콘택홀 24 : 스토리지노드콘택스페이서

25 : 스토리지노드콘택플러그 26 : 스톱질화막

27 : 제2절연막 29 : 티타늄실리사이드

30 : TiN 스토리지노드 31 : 습식버퍼산화막

32 : 감광막 33 : 유전막

34 : 상부전극

본 발명은 반도체 제조기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

128Mbit 이상의 집적도를 갖는 DRAM에서 MIM 구조의 캐패시터 제조 공정시 실린더(Cylinder) 형태의 스토리지노드(Storagenode)를 형성하기 위해 습식딥아웃 (Wet dip out) 공정을 진행하고 있다.

도 1a 및 도 1b는 종래기술에 따른 MIM 실린더 캐패시터의 제조 방법을 간략히 도시한 도면이다.

도 1a를 참조하면, 소정 공정이 완료된 반도체기판(11) 상에 절연막(SN oxide, 12)을 형성한 후, 절연막을 선택적으로 식각하여 스토리지노드가 형성될 트렌치홀(13)을 형성한다.

이어서, 트렌치홀(13)의 내부에 실린더 형태의 스토리지노드(14)를 형성한다. 이때, 스토리지노드(14)는 스토리지노드용 도전막 증착 및 에치백과 같은 분리 공정(SN Isolation)을 통해 형성한다.

도 1b에 도시된 바와 같이, 습식딥아웃 공정을 통해 절연막(12)을 제거한다.

그러나, 종래기술은 습식딥아웃 공정시 웨이퍼 전역에 산재해 있는 결함들이 웨이퍼 내부에 떨어지게 된다. 특히, 캐패시터 레벨까지 집적화된 많은 절연막이 습식어택되기 때문에 기존 콘케이브 구조에서는 발생하지 않는 결함들이 리프트오프(Lift off)되면서 후속 공정이 불가능한 수준까지 발생하게 된다. 이 결함들 중 대부분은 웨이퍼 에지 중에서도 스토리지노드(14)시 WEE(Wafer Edge Exposure) 지역과 완전히 끝 부분의 라운딩지역(웨이퍼 bevel 지역)에 잔류하는 HF 계열 습식케미컬에 녹지않는(Insoluble) 스토리지노드 물질(특히 TiN, 14a)이 주된 소스가 되어 실린더 캐패시터 집적화를 위한 습식딥아웃공정시 심각한 문제가 되고 있다.

도 2a는 습식딥아웃공정후 실린더 스토리지노드 상에 떨어져 있는 결함을 나타낸 사진이고, 도 2b는 습식딥아웃공정전 웨이퍼 에지의 라운딩 지역에 잔류하는 스토리지노드 잔류 물질(TiN)을 나타낸 사진이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 웨이퍼 에지에 존재하는 스토리지노드 잔류 물질을 완전히 제거하고, 딥아웃공정을 실시하여 결함발생을 현저히 감소시키는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 웨이퍼 상부에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 트렌치홀을 형성하는 단계, 도전막 증착 및 분리공정을 통해 상기 트렌치홀 내부에 스토리지노드를 형성하는 단계, 상기 스토리지노드를 포함한 전면에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 감광막을 이용한 웨이퍼에지노광(WEE) 공정을 진행하여 웨이퍼의 에지지역을 오픈시키는 단계, 상기 오픈된 웨이퍼 에지지역의 버퍼막을 선택적으로 제거하는 단계, 상기 감광막을 제거하는 단계, 상기 스토리지노드 형성시에 상기 웨이퍼 에지지역에 발생된 스토리지노드 잔류 물질을 제거하는 단계, 습식딥아웃 공정을 통해 상기 버퍼막과 절연막을 모두 제거하는 단계, 및 상기 스토리지노드 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 웨이퍼 에지지역에 발생된 스토리지노드 잔류 물질을 제거하는 단계는 상기 절연막과 버퍼막을 녹이지 않으면서 상기 스토리지노드 잔류 물질만을 선택적으로 녹일 수 있는 케미컬을 이용한 딥아웃 공정으로 진행하는 것을 특징으로 하며, 상기 딥아웃 공정시 H₂SO₄/H₂O₂의 혼합케미컬을 사용하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 트랜지스터, 비트라인 등의 반도체회로가 형성된 반도체기판(21) 위에 제1절연막(22)을 형성한 다음, 제1절연막을 선택적으로 식각하여 스토리지노드콘택홀(23)을 형성한다. 이때, 스토리지노드콘택홀(23) 아래에 노출되는 반도체기판(21)은 실리콘기판, 도프드 실리콘, 또는 에피택시 방법으로 성장시킨 실리콘이다.

이어서, 스토리지노드콘택홀(23)의 측벽을 덮는 스토리지노드콘택스페이서(24)를 형성한다. 이때, 스토리지노드콘택스페이서(24)는 질화막을 증착한 후 에치백하여 형성하며, 스토리지노드콘택스페이서(24)는 스토리지노드콘택홀의 측벽을 둘러싸는 형태가 된다.

다음으로, 스토리지노드콘택홀(23)의 내부를 채울때까지 화학기상증착법(CVD)을 이용하여 폴리실리콘막으로 채운후 화학적기계적연마법(CMP) 또는 에치백(Etchback)으로 분리시켜 스토리지노드콘택플러그(25)를 형성한다.

이어서, 스토리지노드콘택플러그(25)를 포함한 전면에 식각배리어 역할을 하는 스톱질화막(Stop nitride, 26)과 스토리지노드가 형성될 트렌치홀을 제공하게 될 제2절연막(27)을 차례로 형성한다. 여기서, 스톱질화막(26)은 실리콘질화막과 같은 질화막계 물질로 형성하고, 제2절연막(27)은 BPSG, USG, TEOS 또는 HDP 산화막 중에서 선택된 단독 산화막 또는 이들의 다중막으로 형성한다. 바람직하게, 스톱질화막(26)은 100Å∼2000Å의 두께로 형성하며, 스톱질화막(26)과 제2절연막(27)의 총 두께는 6000Å∼30000Å의 두께로 형성한다.

이어서, SN 마스크 공정, 제2절연막(27)의 건식식각 및 스톱질화막(26)의 건식식각을 순차적으로 진행하여 스토리지노드콘택플러그(23)의 상부 표면을 노출시 키는 트렌치홀(28)을 형성한다.

도 3b에 도시된 바와 같이, 누설전류를 방지하기 위해 스토리지노드콘택플러그(23)의 상부 표면을 일부 손실시킨 다음, 배리어메탈을 형성한다. 예컨대, TiN 스토리지노드를 적용하기 위해서는 배리어메탈 형성이 필수적인데, 이를 위하여 트렌치홀(28)을 포함한 전면에 화학기상증착법 또는 물리기상증착법(PVD)을 이용하여 Ti를 증착한 후 어닐을 통하여 티타늄실리사이드(29)를 형성하고, 미반응 Ti는 습식스트립으로 제거하여 스토리지노드콘택플러그(23)와 TiN 스토리지노드가 접촉할 면의 저항을 낮춘다. 여기서, 배리어메탈로는 티타늄실리사이드(29)외에 Co, Zr을 이용한 코발트실리사이드 또는 지르코늄실리사이드도 적용이 가능하다.

도 3c에 도시된 바와 같이, 트렌치홀(28)을 포함한 전면에 스토리지노드 물질, 예컨대 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 TiN을 50Å∼1000Å의 두께로 증착하고, 제2절연막(27) 상부의 TiN을 선택적으로 제거하여 트렌치홀(28) 내부에만 TiN 스토리지노드(30)를 잔류시키는 스토리지노드 분리 공정을 진행한다. 이때, 스토리지노드분리 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백 공정으로 진행한다.

이와 같은, 스토리지노드분리 공정후에 웨이퍼의 에지지역, 즉 WEE 지역 및 베벨식각지역에 스토리지노드 물질인 TiN(후속 도 3e 참조)이 잔류한다.

도 3d에 도시된 바와 같이, TiN 스토리지노드(30)를 포함한 전면에 습식버퍼산화막(Wet buffer oxide, 31)을 형성한 후, 습식버퍼산화막(31) 상에 감광막(32)을 도포하여 WEE 공정을 진행한다. 여기서, 습식버퍼산화막(31)은 후속 제2절연막 (27)의 습식딥아웃 공정시 사용하는 케미컬에 대한 습식식각속도가 제2절연막(27)과 같거나 또는 빠른 산화막을 사용한다.

WEE 공정 및 에지지역에 잔류하는 스토리지노드물질(TiN)의 제거 과정의 이해를 돕기 위해, 이하 도 3e 및 도 3f를 참조하기로 한다.

도 3e를 참조하면, 웨이퍼(W, 웨이퍼는 TiN 스토리지노드 아래의 여러 요소가 형성된 반도체기판까지를 포함한다라고 가정) 상부에 TiN 스토리지노드(30)가 형성될 때, 웨이퍼(W)의 에지지역 특히, 라운딩된 베벨식각지역에는 TiN(30a)이 잔류한다.

이러한 잔류 TiN(30a)에 의한 후속 습식딥아웃공정시 파티클 발생을 방지하기 위해 WEE 공정을 진행하는 것이며, WEE 공정은 감광막(32)을 도포한 후, 노광 공정 중이나 그 후에 웨이퍼(W)의 에지부분을 추가로 노광시켜 에칭하는 웨이퍼 에지 노광(Wafer Edge Exposure; WEE) 방법으로서, 이를 통해 웨이퍼 에지부분의 파티클 소스를 제거한다.

위와 같이, 감광막(32)을 도포 후 WEE 공정을 통해 WEE 지역(웨이퍼의 최외각으로부터 0.1∼5mm 지역)을 제외한 나머지 부분을 덮도록 감광막(32)을 잔류시키고, 잔류하는 감광막(32) 아래에 노출되는 WEE 지역 및 WEE 경계지역을 벗어난 일부 안쪽까지의 습식버퍼산화막(31a)을 제거한다. 즉, WEE 지역 상부의 습식버퍼산화막(31a)을 선택적으로 제거하는데, 이때 습식버퍼산화막(31a)은 불산(HF) 계열의 케미컬을 이용한 딥아웃(Dip-out) 공정으로 제거한다. 여기서, 도면부호 '31'은 WEE 지역을 제외한 나머지 웨이퍼(W) 상부에 형성된 습식버퍼산화막이고, '31a'는 웨이퍼(W)의 WEE 지역 상부에 형성된 습식버퍼산화막을 의미한다.

도 3f에 도시된 바와 같이, 감광막(32)을 스트립한 후에, 산화막을 녹이지 않으면서(Insoluble) TiN은 녹일 수 있는(Soluble) 케미컬을 이용한 딥아웃 공정을 진행한다.

예컨대, 산화막 물질인 습식버퍼산화막(31)은 녹이지 않으면서, 웨이퍼의 에지지역에 잔류하고 있는 TiN(30a)을 녹일 수 있는 케미컬을 이용하여 딥아웃 공정을 진행하므로써, 에지지역에 잔류하고 있는 TiN(30a)를 제거한다.

이와 같이 TiN(30a)만을 선택적으로 녹일 수 있는 케미컬로는 H₂SO₄/H₂O₂의 혼합케미컬을 사용하는데, H₂SO₄/H₂O₂의 혼합케미컬을 120℃의 온도에서 사용할 때 습식버퍼산화막(31)은 녹지 않으나, TiN(30a)은 분당 수십nm의 습식식각속도(wet etch rate)를 보인다. 한편, H₂SO₄/H₂O₂의 혼합케미컬을 사용할 때, 습식버퍼산화막(31)이 TiN(30a)보다 현저히 느린 습식식각속도(Slight etch rate)를 보이기도 하지만, TiN(30a)이 완전히 제거될때까지 그 식각량은 극히 작다.

상술한 바와 일련의 공정에 의해 웨이퍼 에지지역에 잔류하고 있는 TiN(30a)을 제거한 후에는 도 3g에 도시된 바와 같이, 산화막 물질을 제거하기 위해 습식딥아웃 공정을 진행한다. 이때, 습식딥아웃 공정은 불산계열의 케미컬을 사용하며, 이러한 불산계열의 케미컬에 의해 습식버퍼산화막(31)은 물론 제2절연막(27)까지 모두 제거된다.

따라서, TiN 스토리지노드(30)의 실린더 내벽 및 외벽이 모두 드러난다.

도 3h에 도시된 바와 같이, TiN 스토리지노드(30) 상에 유전막(33)과 상부전극(34)을 차례로 형성한다. 여기서, 유전막(33)은 금속유기화학증착법(MOCVD) 또는 원자층증착법(ALD)을 이용하여 Al₂O₃, HfO₂의 단일막 또는 이들의 복합막으로 증착하며, 그 두께는 50Å∼400Å으로 한다.

그리고, 상부전극(34)은 스퍼터링법, 화학기상증착법 또는 원자층증착법을 이용하여 TiN, Ru 또는 폴리실리콘막을 500Å∼3000Å의 두께로 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 감광막 도포후 추가로 패턴을 형성하지 않고 WEE 공정만 실시하여 웨이퍼 에지지역에 잔류하는 스토리지노드물질을 제거하므로써 추가 투자가 필요없이 간단한 공정 추가로 습식딥아웃 공정에서 결함레벨을 현저히 감소시켜 안정적인 수율을 확보할 수 있는 효과가 있다.

Claims (8)

1. 웨이퍼 상부에 절연막을 형성하는 단계;

   상기 절연막을 선택적으로 식각하여 트렌치홀을 형성하는 단계;

   도전막 증착 및 분리공정을 통해 상기 트렌치홀 내부에 스토리지노드를 형성하는 단계;

   상기 스토리지노드를 포함한 전면에 버퍼막을 형성하는 단계;

   상기 버퍼막 상에 감광막을 이용한 웨이퍼에지노광(WEE) 공정을 진행하여 웨이퍼의 에지지역을 오픈시키는 단계;

   상기 오픈된 웨이퍼 에지지역의 버퍼막을 선택적으로 제거하는 단계;

   상기 감광막을 제거하는 단계;

   상기 스토리지노드 형성시에 상기 웨이퍼 에지지역에 발생된 스토리지노드 잔류 물질을 제거하는 단계;

   습식딥아웃 공정을 통해 상기 버퍼막과 절연막을 모두 제거하는 단계; 및

   상기 스토리지노드 상에 유전막과 상부전극을 차례로 형성하는 단계

   를 포함하는 반도체소자의 캐패시터 제조 방법.
2. 제1항에 있어서,

   상기 스토리지노드는 TiN으로 형성하는 것을 특징으로 하는 반도체소자의 캐 패시터 제조 방법.
3. 제2항에 있어서,

   상기 웨이퍼 에지지역에 발생된 스토리지노드 잔류 물질을 제거하는 단계는,

   상기 절연막과 버퍼막을 녹이지 않으면서 상기 스토리지노드 잔류 물질만을 선택적으로 녹일 수 있는 케미컬을 이용한 딥아웃 공정으로 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
4. 제3항에 있어서,

   상기 딥아웃 공정시 H₂SO₄/H₂O₂의 혼합케미컬을 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
5. 제1항에 있어서,

   상기 버퍼막은, 상기 습식딥아웃 공정시 사용하는 케미컬에 대한 습식식각속도가 상기 제2절연막과 동일하거나 상기 제2절연막보다 더 빠른 물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
6. 제5항에 있어서,

   상기 절연막과 상기 버퍼막은, 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
7. 제1항에 있어서,

   습식딥아웃 공정을 통해 상기 버퍼막과 절연막을 모두 제거하는 단계는,

   불산 계열의 케미컬을 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.
8. 제1항에 있어서,

   상기 버퍼막 상에 감광막을 이용한 웨이퍼에지노광(WEE) 공정을 진행하여 웨이퍼의 에지지역을 오픈시키는 단계에서,

   상기 웨이퍼에지노광이 이루어지는 지역은 상기 웨이퍼의 최외각으로부터 0.1∼5mm 지역으로 하는 것을 특징으로 하는 반도체소자의 캐패시터 제조 방법.

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