JPH09289296A - 強誘電体キャパシタ及びその製造方法 - Google Patents
強誘電体キャパシタ及びその製造方法Info
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- JPH09289296A JPH09289296A JP8317652A JP31765296A JPH09289296A JP H09289296 A JPH09289296 A JP H09289296A JP 8317652 A JP8317652 A JP 8317652A JP 31765296 A JP31765296 A JP 31765296A JP H09289296 A JPH09289296 A JP H09289296A
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Abstract
(57)【要約】
【課題】Ｇｂｉｔ級のＤＲＡＭの製造に好適な強誘電膜
と白金電極を備えるキャパシタの製造方法を提供する。 【解決手段】通常のフォトレジストをマスクとして用い
る代わりに、コンタクトホ−ル内に埋め込まれて被食刻
物である白金と段差なく形成された酸化物をマスクとし
て用いる。これにより、白金電極のパタニング時に発生
する側壁付着膜の形成を防止することができる。また、
ストレ−ジノ−ドパタ−ンを立体的な構造で形成するこ
とにより、所定のセル面積内で充分なキャパシタンスを
確保することができる。
と白金電極を備えるキャパシタの製造方法を提供する。 【解決手段】通常のフォトレジストをマスクとして用い
る代わりに、コンタクトホ−ル内に埋め込まれて被食刻
物である白金と段差なく形成された酸化物をマスクとし
て用いる。これにより、白金電極のパタニング時に発生
する側壁付着膜の形成を防止することができる。また、
ストレ−ジノ−ドパタ−ンを立体的な構造で形成するこ
とにより、所定のセル面積内で充分なキャパシタンスを
確保することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、超高集積の半導体
メモリ装置のキャパシタ及びその製造方法に係り、例え
ば１Ｇｂｉｔ以上のＤＲＡＭの製造に好適な強誘電膜を
含むキャパシタ及びその製造方法に関する。
メモリ装置のキャパシタ及びその製造方法に係り、例え
ば１Ｇｂｉｔ以上のＤＲＡＭの製造に好適な強誘電膜を
含むキャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴い、所定のセル
面積内でキャパシタンスを増やすための各種の方法が提
案されている。これらの方法は、１）誘電体膜を薄膜化
する方法、２）キャパシタの有効面積を増加させるため
にキャパシタの構造を立体化する方法、３）誘電定数の
大きい物質を用いる方法に大別される。
面積内でキャパシタンスを増やすための各種の方法が提
案されている。これらの方法は、１）誘電体膜を薄膜化
する方法、２）キャパシタの有効面積を増加させるため
にキャパシタの構造を立体化する方法、３）誘電定数の
大きい物質を用いる方法に大別される。
【０００３】このうち、第１の方法は、誘電体膜の厚さ
を１００Å以下に薄膜化すると、ファウラノ−ドハイム
（Fowler-Nordheim ）電流により信頼性が低下するた
め、大容量のメモリ素子に適用しにくい。
を１００Å以下に薄膜化すると、ファウラノ−ドハイム
（Fowler-Nordheim ）電流により信頼性が低下するた
め、大容量のメモリ素子に適用しにくい。
【０００４】第２の方法は、シリンダ及びフィン型のよ
うな３次元構造のキャパシタを製造するために工程が複
雑になり、高コスト化をもたらす。工程の単純化の観点
からは、メモリセルキャパシタの平面化が最も望まし
い。
うな３次元構造のキャパシタを製造するために工程が複
雑になり、高コスト化をもたらす。工程の単純化の観点
からは、メモリセルキャパシタの平面化が最も望まし
い。
【０００５】したがって、近来は第３の方法、すなわ
ち、従来のシリコン酸化膜やＮＯ（Nitride/Oxide ）ま
たはＴａ2Ｏ5 のような誘電膜とは異なり自発分極現象
を有し、これらの数百〜千倍以上の誘電定数を有するペ
ロブスカイト構造の強誘電体、例えば、ＰＺＴ（ＰｂＺ
ｒＴｉＯ3 ）やＢＳＴ（ＢａＳｒＴｉＯ3 ）などを誘電
体膜として用いる方法が採用されている。
ち、従来のシリコン酸化膜やＮＯ（Nitride/Oxide ）ま
たはＴａ2Ｏ5 のような誘電膜とは異なり自発分極現象
を有し、これらの数百〜千倍以上の誘電定数を有するペ
ロブスカイト構造の強誘電体、例えば、ＰＺＴ（ＰｂＺ
ｒＴｉＯ3 ）やＢＳＴ（ＢａＳｒＴｉＯ3 ）などを誘電
体膜として用いる方法が採用されている。
【０００６】かかる誘電膜をキャパシタの誘電膜として
用いるためには、白金（Ｐｔ）のような非酸化性の貴金
属を電極物質として用いる必要がある。これは白金が高
温の酸素雰囲気でも酸化されず、白金薄膜上で優れる特
性を有するペロブスカイト構造の薄膜形成が可能である
ためである。
用いるためには、白金（Ｐｔ）のような非酸化性の貴金
属を電極物質として用いる必要がある。これは白金が高
温の酸素雰囲気でも酸化されず、白金薄膜上で優れる特
性を有するペロブスカイト構造の薄膜形成が可能である
ためである。
【０００７】このようにＤＲＡＭの高集積化、微細化が
進む中で、キャパシタの容量の確保の問題を高誘電膜と
白金電極を用いて解決しようとする従来技術が、米国特
許公報第５，０９９，３０５号（“Platinum capacitor
MOS memory lattice matched PZT"）及び第５，０４
６，０４３号（“Ferroelectric capacitor and memory
cell including barrier and isolation layers" ）に
開示されている。
進む中で、キャパシタの容量の確保の問題を高誘電膜と
白金電極を用いて解決しようとする従来技術が、米国特
許公報第５，０９９，３０５号（“Platinum capacitor
MOS memory lattice matched PZT"）及び第５，０４
６，０４３号（“Ferroelectric capacitor and memory
cell including barrier and isolation layers" ）に
開示されている。
【０００８】しかしながら、周知のようにＰｔは化学的
に極く安定する化合物であるため、ストレ−ジノ−ド型
へのパタニングは非常に困難である。
に極く安定する化合物であるため、ストレ−ジノ−ド型
へのパタニングは非常に困難である。
【０００９】Ｆ，Ｃｌ2 ，Ｂｒなどのようなハロゲンガ
スプラスマを用いたＰｔのパタニングに関する研究が行
われつつあるが、白金はこのようなハロゲンガスと化学
反応を殆ど起さない。そして、化学反応を起こす場合で
あっても、その化合物の蒸気圧が低くいため、これらを
取り除くことは困難である。
スプラスマを用いたＰｔのパタニングに関する研究が行
われつつあるが、白金はこのようなハロゲンガスと化学
反応を殆ど起さない。そして、化学反応を起こす場合で
あっても、その化合物の蒸気圧が低くいため、これらを
取り除くことは困難である。
【００１０】最近、ＡｒとＣｌ2 の混合ガスを用いた白
金エッチングに関する研究結果が、西川和康などにより
「応用物理 第６３券 第１１号（１９９４），pp 113
9 -1142」において開示されたが、この技術も反応副産
物の側壁蒸着、低い食刻率などの問題を解決していない
のが実情である。
金エッチングに関する研究結果が、西川和康などにより
「応用物理 第６３券 第１１号（１９９４），pp 113
9 -1142」において開示されたが、この技術も反応副産
物の側壁蒸着、低い食刻率などの問題を解決していない
のが実情である。
【００１１】図１は、従来の技術による強誘電体キャパ
シタの製作において、白金電極の食刻時に引き起こされ
る側壁付着膜の形成を説明するための図であり、図２は
図１の白金電極のエッチング後に観測されたＳＥＭ断面
写真である。
シタの製作において、白金電極の食刻時に引き起こされ
る側壁付着膜の形成を説明するための図であり、図２は
図１の白金電極のエッチング後に観測されたＳＥＭ断面
写真である。
【００１２】図１に示すように、レジストパタ−ンＰＲ
を用いる白金１００のエッチング時の側壁付着膜２００
の形成要因は、白金反応生成物の直接的な付着、白
金反応生成物のガス層３００を経由した付着、レジス
ト反応生成物の直接的な付着、レジスト反応生成物の
ガス層３００を経由した付着、エッチングガスによる
付着などがある。
を用いる白金１００のエッチング時の側壁付着膜２００
の形成要因は、白金反応生成物の直接的な付着、白
金反応生成物のガス層３００を経由した付着、レジス
ト反応生成物の直接的な付着、レジスト反応生成物の
ガス層３００を経由した付着、エッチングガスによる
付着などがある。
【００１３】すなわち、このような付着過程は、レジス
トパタ−ンＰＲの近くで発生する反応生成物が直接的に
付着する過程と、ガスプラズマ層３００に放出された反
応生成物が付着する過程とに大別される。
トパタ−ンＰＲの近くで発生する反応生成物が直接的に
付着する過程と、ガスプラズマ層３００に放出された反
応生成物が付着する過程とに大別される。
【００１４】この側壁付着膜２００は、図２の観測写真
に示すように、レジストパタ−ンＰＲのアッシング（as
hing）後においても残留して素子の不良を引き起こす。
に示すように、レジストパタ−ンＰＲのアッシング（as
hing）後においても残留して素子の不良を引き起こす。
【００１５】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、上述した強誘電体キャ
パシタの電極形成の問題点を解決すると共にキャパシタ
の面積を増加させることのできる半導体装置のキャパシ
タの製造方法を提供することをその目的とする。
点に鑑みてなされたものであり、上述した強誘電体キャ
パシタの電極形成の問題点を解決すると共にキャパシタ
の面積を増加させることのできる半導体装置のキャパシ
タの製造方法を提供することをその目的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に本発明に係るキャパシタの製造方法は、（ａ）トラン
ジスタが形成された半導体基板上にプラグを形成する工
程と、（ｂ）結果物構造の全面に食刻阻止用の窒化膜と
コンタクトホ−ル形成用の酸化膜を順次に蒸着する工程
と、（ｃ）前記プラグとのコンタクト及びストレ−ジノ
−ドパタ−ンを形成するためのコンタクトホ−ルを形成
する工程と、（ｄ）下部電極となる白金膜を蒸着する工
程と、（ｅ）酸化膜の蒸着及びエッチバックを通じて前
記コンタクトホ−ル内に酸化物マスクを形成する工程
と、（ｆ）前記酸化物マスクを食刻マスクとして前記白
金膜を食刻する工程と、（ｇ）前記コンタクトホ−ル内
の酸化物マスク及び前記コンタクトホ−ル形成用の酸化
膜を同時に取り除いて下部電極を形成する工程と、
（ｈ）強誘電膜及び上部電極を順次に形成する工程とを
含む。
に本発明に係るキャパシタの製造方法は、（ａ）トラン
ジスタが形成された半導体基板上にプラグを形成する工
程と、（ｂ）結果物構造の全面に食刻阻止用の窒化膜と
コンタクトホ−ル形成用の酸化膜を順次に蒸着する工程
と、（ｃ）前記プラグとのコンタクト及びストレ−ジノ
−ドパタ−ンを形成するためのコンタクトホ−ルを形成
する工程と、（ｄ）下部電極となる白金膜を蒸着する工
程と、（ｅ）酸化膜の蒸着及びエッチバックを通じて前
記コンタクトホ−ル内に酸化物マスクを形成する工程
と、（ｆ）前記酸化物マスクを食刻マスクとして前記白
金膜を食刻する工程と、（ｇ）前記コンタクトホ−ル内
の酸化物マスク及び前記コンタクトホ−ル形成用の酸化
膜を同時に取り除いて下部電極を形成する工程と、
（ｈ）強誘電膜及び上部電極を順次に形成する工程とを
含む。
【００１７】本発明の好適な実施の形態に拠れば、前記
（ｄ）工程の前に、前記プラグ内のシリコンが金属の内
部に拡散することを防止するための障壁金属層を形成す
る工程をさらに含むことが望ましい。
（ｄ）工程の前に、前記プラグ内のシリコンが金属の内
部に拡散することを防止するための障壁金属層を形成す
る工程をさらに含むことが望ましい。
【００１８】また、前記コンタクトホ−ル形成用の酸化
膜はＢＰＳＧ（Borophoshporus Silica Glass ）、ＵＳ
Ｇ（Undoped Silica Glass）、ＰＥ−ＳｉＨ4 、ＰＥ−
ＴＥＯＳ、ＳＯＧ（Silicon on Glass）、ＨＴＯ（High
Temperature Oxide）及びＦＯＸ（Flowable Oxide）よ
りなる群から選ばれるいずれか１つよりなることが望ま
しい。
膜はＢＰＳＧ（Borophoshporus Silica Glass ）、ＵＳ
Ｇ（Undoped Silica Glass）、ＰＥ−ＳｉＨ4 、ＰＥ−
ＴＥＯＳ、ＳＯＧ（Silicon on Glass）、ＨＴＯ（High
Temperature Oxide）及びＦＯＸ（Flowable Oxide）よ
りなる群から選ばれるいずれか１つよりなることが望ま
しい。
【００１９】また、前記酸化物マスク及び前記コンタク
トホ−ル形成用の酸化膜を同時に取り除く際に、前記窒
化膜を食刻阻止膜として用いて湿式食刻を用いることが
望ましい。
トホ−ル形成用の酸化膜を同時に取り除く際に、前記窒
化膜を食刻阻止膜として用いて湿式食刻を用いることが
望ましい。
【００２０】また、前記強誘電膜は、ＭＯＣＶＤ（Meta
l Organic CVD)方法で蒸着されたＰＺＴ（ＰｂＺｒＴｉ
Ｏ3 ）及びＢＳＴ（ＢａＳｒＴｉＯ3 ）よりなる群から
選ばれるいずれか１つよりなることが望ましい。
l Organic CVD)方法で蒸着されたＰＺＴ（ＰｂＺｒＴｉ
Ｏ3 ）及びＢＳＴ（ＢａＳｒＴｉＯ3 ）よりなる群から
選ばれるいずれか１つよりなることが望ましい。
【００２１】また、本発明に係る他の強誘電体キャパシ
タの製造方法は、強誘電体キャパシタを成型するための
相応の厚さを有する成型膜を形成する工程と、成型膜に
開口部を形成する工程と、開口部が形成された成型膜に
白金膜を蒸着する工程と、開口部にマスク用の物質を埋
め込む工程と、前記マスク用の物質を蝕刻マスクとして
白金膜の露出部分を蝕刻して強誘電体キャパシタの１つ
の電極を形成する工程とを含む。
タの製造方法は、強誘電体キャパシタを成型するための
相応の厚さを有する成型膜を形成する工程と、成型膜に
開口部を形成する工程と、開口部が形成された成型膜に
白金膜を蒸着する工程と、開口部にマスク用の物質を埋
め込む工程と、前記マスク用の物質を蝕刻マスクとして
白金膜の露出部分を蝕刻して強誘電体キャパシタの１つ
の電極を形成する工程とを含む。
【００２２】また、本発明に係る強誘電体キャパシタ
は、相応の厚さを有する成型用の膜に開口部を形成し、
該成型用の膜に白金膜を蒸着し、該開口部にマスク用の
物質を埋め込み、該マスク用の物質を蝕刻マスクとして
前記白金膜の露出部分を蝕刻して得られる白金膜を１つ
の電極としている。
は、相応の厚さを有する成型用の膜に開口部を形成し、
該成型用の膜に白金膜を蒸着し、該開口部にマスク用の
物質を埋め込み、該マスク用の物質を蝕刻マスクとして
前記白金膜の露出部分を蝕刻して得られる白金膜を１つ
の電極としている。
【００２３】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の実施の形態を詳しく説明する。
発明の実施の形態を詳しく説明する。
【００２４】図３は、トランジスタが形成された半導体
基板１０上に絶縁及び平坦化のための層間絶縁膜１７を
形成する工程を示す。
基板１０上に絶縁及び平坦化のための層間絶縁膜１７を
形成する工程を示す。
【００２５】具体的には、この工程では、通常の局部的
酸化法（ＬＯＣＯＳ）を用いてフィ−ルド酸化膜１３に
より素子の活性領域を限定した後に、この活性領域にゲ
−ト１５とソ−ス／ドレイン領域を形成する。次いで、
その結果物の全面に層間絶縁膜１７を蒸着する。
酸化法（ＬＯＣＯＳ）を用いてフィ−ルド酸化膜１３に
より素子の活性領域を限定した後に、この活性領域にゲ
−ト１５とソ−ス／ドレイン領域を形成する。次いで、
その結果物の全面に層間絶縁膜１７を蒸着する。
【００２６】次いで、図４に示すように、トランジスタ
のソ−ス領域との接続のためのコンタクトホ−ル１８ａ
を形成する。
のソ−ス領域との接続のためのコンタクトホ−ル１８ａ
を形成する。
【００２７】図５は、ポリシリコンプラグ１９を形成す
る工程を示すものである。この工程では、コンタクトホ
−ル１８ａを充分に埋め込む程度の厚さにポリシリコン
を塗布した後に、エッチバックまたはＣＭＰ（化学機械
的ポリッシング）技術を用いてプラグ１９を形成する。
プラグ１９は、ポリシリコンの代わりにタングステンを
用いて形成しても良い。
る工程を示すものである。この工程では、コンタクトホ
−ル１８ａを充分に埋め込む程度の厚さにポリシリコン
を塗布した後に、エッチバックまたはＣＭＰ（化学機械
的ポリッシング）技術を用いてプラグ１９を形成する。
プラグ１９は、ポリシリコンの代わりにタングステンを
用いて形成しても良い。
【００２８】図６は、結果物の全面に湿式食刻ストッパ
として用いられる窒化膜（ＳｉＮ）２１と、コンタクト
ホ−ルを形成するための酸化膜２３を順次に蒸着する工
程を示す。
として用いられる窒化膜（ＳｉＮ）２１と、コンタクト
ホ−ルを形成するための酸化膜２３を順次に蒸着する工
程を示す。
【００２９】コンタクトホ−ル形成用の酸化膜２３の形
成材料には、例えば、ＢＰＳＧ、ＵＳＧ、ＰＥ−ＳｉＨ
4 、ＰＥ−ＴＥＯＳ、ＳＯＧ、ＨＴＯ及びＦＯＸを用い
ることができる。
成材料には、例えば、ＢＰＳＧ、ＵＳＧ、ＰＥ−ＳｉＨ
4 、ＰＥ−ＴＥＯＳ、ＳＯＧ、ＨＴＯ及びＦＯＸを用い
ることができる。
【００３０】図７は、プラグ１９との接続のためのコン
タクトホ−ル１８ｂを形成する工程を示す。
タクトホ−ル１８ｂを形成する工程を示す。
【００３１】具体的には、この工程では、所定のマスク
パタ−ンを用いて酸化膜２３と窒化膜２１を乾式食刻し
てコンタクトホ−ル１８ｂを形成する。このコンタクト
ホ−ル１８ｂの大きさは、後続のストレ−ジノ−ドパタ
−ンの立体的な形状を決めることになる。図８は、後続
の白金蒸着工程の前に、プラグ１９内のシリコンが金属
の内部に拡散することを防止するために障壁金属層２５
を形成する工程を示す。
パタ−ンを用いて酸化膜２３と窒化膜２１を乾式食刻し
てコンタクトホ−ル１８ｂを形成する。このコンタクト
ホ−ル１８ｂの大きさは、後続のストレ−ジノ−ドパタ
−ンの立体的な形状を決めることになる。図８は、後続
の白金蒸着工程の前に、プラグ１９内のシリコンが金属
の内部に拡散することを防止するために障壁金属層２５
を形成する工程を示す。
【００３２】白金（Ｐｔ）は、基板１０やプラグ１９を
構成している多結晶シリコンとの接触部でシリコン化反
応を起こす。接触部がシリコン化されると、シリコンは
白金金属の内部に拡散して誘電層にまで影響を及ぼす。
したがって、この工程は電極物質のシリコン化反応を抑
えてシリコンが金属電極の内部に拡散することを防止す
るためのものである。障壁層としては、チタンナイトラ
イド（ＴｉＮ）のような金属窒化物が好適である。
構成している多結晶シリコンとの接触部でシリコン化反
応を起こす。接触部がシリコン化されると、シリコンは
白金金属の内部に拡散して誘電層にまで影響を及ぼす。
したがって、この工程は電極物質のシリコン化反応を抑
えてシリコンが金属電極の内部に拡散することを防止す
るためのものである。障壁層としては、チタンナイトラ
イド（ＴｉＮ）のような金属窒化物が好適である。
【００３３】図９は、下部電極となる白金２７を蒸着す
る工程を示す。
る工程を示す。
【００３４】図１０は、白金２７と障壁金属２５が形成
されたコンタクトホ−ル１８ｂ内に酸化物（マスク）２
９を形成する工程を示す。この工程では、ＣＶＤを用い
て結果物の全面に酸化膜を蒸着した後に、コンタクトホ
−ル１８ｂ以外の領域に蒸着された白金２７をストッパ
として用いたエッチバック工程によりコンタクトホ−ル
内に酸化物マスク２９を形成する。
されたコンタクトホ−ル１８ｂ内に酸化物（マスク）２
９を形成する工程を示す。この工程では、ＣＶＤを用い
て結果物の全面に酸化膜を蒸着した後に、コンタクトホ
−ル１８ｂ以外の領域に蒸着された白金２７をストッパ
として用いたエッチバック工程によりコンタクトホ−ル
内に酸化物マスク２９を形成する。
【００３５】図１１は、酸化物（マスク）２９を用いて
白金２７及び障壁層２５を異方性食刻する工程を示す。
白金２７及び障壁層２５を異方性食刻する工程を示す。
【００３６】本実施の形態に係る白金食刻工程では、別
途のフォトレジストパタ−ンの代わりに、コンタクトホ
−ル１８ｂ内に埋め込まれた酸化物２９をマスクとして
用いるため、反応生成物がマスクパタ−ンの側壁に付着
する問題を解決することができる。
途のフォトレジストパタ−ンの代わりに、コンタクトホ
−ル１８ｂ内に埋め込まれた酸化物２９をマスクとして
用いるため、反応生成物がマスクパタ−ンの側壁に付着
する問題を解決することができる。
【００３７】図１２は、コンタクトホ−ル内の酸化物
（マスク）２９とコンタクト形成用の酸化膜２３を同時
に取り除いて、立体化された下部電極パタ−ン２７ａを
形成する工程を示す。
（マスク）２９とコンタクト形成用の酸化膜２３を同時
に取り除いて、立体化された下部電極パタ−ン２７ａを
形成する工程を示す。
【００３８】酸化物（マスク）２９とコンタクトホ−ル
形成用の酸化膜２３を同時に取り除く方法としては、工
程の単純化を図るため、別途のマスクを用いず、窒化膜
２１を食刻阻止膜として用いる湿式食刻法が好適であ
る。
形成用の酸化膜２３を同時に取り除く方法としては、工
程の単純化を図るため、別途のマスクを用いず、窒化膜
２１を食刻阻止膜として用いる湿式食刻法が好適であ
る。
【００３９】図１３は、下部電極パタ−ン２７ａが形成
された結果物上に強誘電膜３１と上部電極３３を形成す
る工程を示す。
された結果物上に強誘電膜３１と上部電極３３を形成す
る工程を示す。
【００４０】この工程では、まず、ＢＳＴまたはＳＴＯ
のような高誘電率の誘電物質を蒸着することにより強誘
電膜３１を形成する。この蒸着工程は、通常の酸素雰囲
気で約４５０℃の低温の金属有機物化学気相蒸着法（Ｍ
ＯＣＶＤ法）により行われ、蒸着後に高温の熱処理工程
が行われる。
のような高誘電率の誘電物質を蒸着することにより強誘
電膜３１を形成する。この蒸着工程は、通常の酸素雰囲
気で約４５０℃の低温の金属有機物化学気相蒸着法（Ｍ
ＯＣＶＤ法）により行われ、蒸着後に高温の熱処理工程
が行われる。
【００４１】次いで、強誘電膜３１上に上部電極３３、
例えば、白金（Ｐｔ）を形成すると、次世代のＧｂｉｔ
級のＤＲＡＭに好適なキャパシタが製作される。
例えば、白金（Ｐｔ）を形成すると、次世代のＧｂｉｔ
級のＤＲＡＭに好適なキャパシタが製作される。
【００４２】上述したように、本実施の形態に係る強誘
電体キャパシタの製造方法によれば、通常のフォトレジ
ストをマスクとして用いる代わりに、コンタクトホ−ル
内に埋め込まれて被食刻物である白金と段差なく形成
（recess）された酸化物をマスクとして用いることによ
り、白金電極のパタニング時に発生する側壁付着膜の形
成を防止することができる。また、ストレ−ジノ−ドパ
タ−ンを立体的な構造で形成することにより、所定のセ
ル面積内で充分なキャパシタンスを得ることができる。
従って、本実施の形態に係る製造方法は、、Ｇｂｉｔ級
のＤＲＡＭの製造に好適である。
電体キャパシタの製造方法によれば、通常のフォトレジ
ストをマスクとして用いる代わりに、コンタクトホ−ル
内に埋め込まれて被食刻物である白金と段差なく形成
（recess）された酸化物をマスクとして用いることによ
り、白金電極のパタニング時に発生する側壁付着膜の形
成を防止することができる。また、ストレ−ジノ−ドパ
タ−ンを立体的な構造で形成することにより、所定のセ
ル面積内で充分なキャパシタンスを得ることができる。
従って、本実施の形態に係る製造方法は、、Ｇｂｉｔ級
のＤＲＡＭの製造に好適である。
【００４３】本発明は、上記の特定の実施の形態に限定
されず、本発明の技術的な思想の範囲内で様々な変形を
なし得る。
されず、本発明の技術的な思想の範囲内で様々な変形を
なし得る。
【００４４】
【発明の効果】本発明によれば、白金の反応生成物によ
る不要な膜の形成を防止すると共にキャパシタの面積を
増加させることができる。
る不要な膜の形成を防止すると共にキャパシタの面積を
増加させることができる。
【００４５】
【図１】従来技術に係る強誘電体キャパシタの製造工程
において、白金電極の食刻時に引き起こされる側壁付着
の形成要因を説明するための図面である。
において、白金電極の食刻時に引き起こされる側壁付着
の形成要因を説明するための図面である。
【図２】図１の白金電極のエッチング後に観察された側
壁付着膜のＳＥＭ写真である。
壁付着膜のＳＥＭ写真である。
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】本発明の実施の形態に係る強誘電体キャパシ
タの製造方法を工程順に示す断面図である。
タの製造方法を工程順に示す断面図である。
１００ 白金 ２００ 側壁付着物 ＰＲ レジストパターン １０ 半導体基板 １３ フィールド酸化膜 １５ ゲート酸化膜 １７ 層間絶縁膜 １８ａ，１８ｂ コンタクトホール １９ ポリシリコンプラグ ２１ 窒化膜 ２３ 酸化膜 ２５，２５ａ 障壁層 ２７，２７ａ 白金 ２９ 酸化物 ３１ 強誘電膜 ３３ 上部電極
Claims (8)
- 【請求項１】 （ａ）トランジスタが形成された半導体
基板上にプラグを形成する工程と、 （ｂ）結果物の全面に食刻阻止用の窒化膜とコンタクト
ホ−ル形成用の酸化膜を順次蒸着する工程と、 （ｃ）前記プラグとのコンタクト及びストレ−ジノ−ド
パタ−ンを形成するためのコンタクトホ−ルを形成する
工程と、 （ｄ）下部電極となる白金膜を蒸着する工程と、 （ｅ）酸化膜の蒸着及びエッチバックを通じて前記コン
タクトホ−ル内に酸化物マスクを形成する工程と、 （ｆ）前記酸化物マスクを食刻マスクとして前記白金膜
を食刻する工程と、 （ｇ）前記コンタクトホ−ル内の酸化物マスク及び前記
コンタクトホ−ル形成用の酸化膜を同時に取り除いて下
部電極を形成する工程と、 （ｈ）強誘電膜及び上部電極を順次形成する工程と、 を含むことを特徴とする強誘電体キャパシタの製造方
法。 - 【請求項２】 前記（ｄ）工程の前に、前記プラグ内の
シリコンが金属の内部に拡散されることを防止するため
の障壁金属層を形成する工程をさらに含むことを特徴と
する請求項１に記載の強誘電体キャパシタの製造方法。 - 【請求項３】 前記障壁金属層はＴｉＮよりなることを
特徴とする請求項２に記載の強誘電体キャパシタの製造
方法。 - 【請求項４】 前記コンタクトホ−ル形成用の酸化膜
は、ＢＰＳＧ（Borophoshporus Silica Glass ）、ＵＳ
Ｇ（Undoped Silica Glass）、ＰＥ−ＳｉＨ4、ＰＥ−
ＴＥＯＳ、ＳＯＧ（Silicon on Glass）、ＨＴＯ（High
Temperature Oxide）またはＦＯＸ（Flowable Oxide）
のいずれか１つよりなることを特徴とする請求項１に記
載の強誘電体キャパシタの製造方法。 - 【請求項５】 前記酸化物マスク及び前記コンタクトホ
−ル形成用の酸化膜を同時に取り除く際に、前記窒化膜
を食刻阻止膜として用いて湿式食刻法を用いることを特
徴とする請求項１に記載の強誘電体キャパシタの製造方
法。 - 【請求項６】 前記強誘電膜は、ＭＯＣＶＤ法で蒸着さ
れたＰＺＴ（ＰｂＺｒＴｉＯ3 ）またはＢＳＴ（ＢａＳ
ｒＴｉＯ3 ）のいずれか１つよりなることを特徴とする
請求項１に記載の強誘電体キャパシタの製造方法。 - 【請求項７】 強誘電体キャパシタの製造方法におい
て、 強誘電体キャパシタを成型するための相応の厚さを有す
る成型膜を形成する工程と、 成型膜に開口部を形成する工程と、 開口部が形成された成型膜に白金膜を蒸着する工程と、 開口部にマスク用の物質を埋め込む工程と、 前記マスク用の物質を蝕刻マスクとして白金膜の露出部
分を蝕刻して強誘電体キャパシタの１つの電極を形成す
る工程と、 を含むことを特徴とする強誘電体キャパシタの製造方
法。 - 【請求項８】 相応の厚さを有する成型用の膜に開口部
を形成し、該成型用の膜に白金膜を蒸着し、該開口部に
マスク用の物質を埋め込み、該マスク用の物質を蝕刻マ
スクとして前記白金膜の露出部分を蝕刻して得られる白
金膜を１つの電極としたことを特徴とする強誘電体キャ
パシタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-46910 | 1995-12-05 | ||
| KR1019950046910A KR0170308B1 (ko) | 1995-12-05 | 1995-12-05 | 강유전체 캐패시터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289296A true JPH09289296A (ja) | 1997-11-04 |
Family
ID=19437956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317652A Pending JPH09289296A (ja) | 1995-12-05 | 1996-11-28 | 強誘電体キャパシタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5843818A (ja) |
| JP (1) | JPH09289296A (ja) |
| KR (1) | KR0170308B1 (ja) |
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| WO1999062116A1 (fr) * | 1998-05-25 | 1999-12-02 | Hitachi, Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
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| KR100546291B1 (ko) * | 1999-07-16 | 2006-01-26 | 삼성전자주식회사 | 커패시터의 전극 제조 방법 |
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1995
- 1995-12-05 KR KR1019950046910A patent/KR0170308B1/ko not_active IP Right Cessation
-
1996
- 1996-11-28 JP JP8317652A patent/JPH09289296A/ja active Pending
- 1996-12-03 US US08/760,576 patent/US5843818A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0170308B1 (ko) | 1999-02-01 |
| KR970053990A (ko) | 1997-07-31 |
| US5843818A (en) | 1998-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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|
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|
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