JPH09162369A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JPH09162369A JPH09162369A JP7324574A JP32457495A JPH09162369A JP H09162369 A JPH09162369 A JP H09162369A JP 7324574 A JP7324574 A JP 7324574A JP 32457495 A JP32457495 A JP 32457495A JP H09162369 A JPH09162369 A JP H09162369A
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- interlayer insulating
- insulating film
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Abstract
(57)【要約】
【課題】 上部電極を下部電極とは別に加工し、上部電
極をドライブラインとして形成するものにおいて、平坦
化は困難であった。 【解決手段】 半導体基板１上に上記スイッチングトラ
ンジスタを形成した後、第１層間絶縁膜４を形成した
後、コンタクトホールを形成し、コンタクトホールにＴ
ｉＮプラグ６ｂを埋設した後、キャパシタの下部電極７
を形成する。次に、全面にバッファ層８を形成した後、
表面を平坦し、下部電極７表面を露出させ、強誘電体膜
材料を堆積させ、所定の形状にパターニングした後、該
強誘電体膜９全体を覆うように第２層間絶縁膜１０を形
成し、上部電極１１と電気的に接続する領域の第２層間
絶縁膜１０を除去した後、上部電極１１を所定の形状に
パターニングする。
極をドライブラインとして形成するものにおいて、平坦
化は困難であった。 【解決手段】 半導体基板１上に上記スイッチングトラ
ンジスタを形成した後、第１層間絶縁膜４を形成した
後、コンタクトホールを形成し、コンタクトホールにＴ
ｉＮプラグ６ｂを埋設した後、キャパシタの下部電極７
を形成する。次に、全面にバッファ層８を形成した後、
表面を平坦し、下部電極７表面を露出させ、強誘電体膜
材料を堆積させ、所定の形状にパターニングした後、該
強誘電体膜９全体を覆うように第２層間絶縁膜１０を形
成し、上部電極１１と電気的に接続する領域の第２層間
絶縁膜１０を除去した後、上部電極１１を所定の形状に
パターニングする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ素
子の製造方法に関し、特に強誘電体材料からなる不揮発
性半導体メモリ素子の製造方法に関するものである。
子の製造方法に関し、特に強誘電体材料からなる不揮発
性半導体メモリ素子の製造方法に関するものである。
【０００２】
【従来の技術】図４に示す第１の従来の強誘電体を用い
た不揮発性メモリ素子は、少なくとも１つのスイッチン
グトランジスタと少なくとも１つの強誘電体キャパシタ
により構成され、上記トランジスタとキャパシタとは配
線層により接続されている。図４乃至図６は従来の第１
乃至第３の強誘電体を用いた不揮発性半導体メモリ素子
の構造断面図である。図４乃至図６において、２１はシ
リコン基板、２２はゲート電極、２３は拡散層、２４、
３２は層間絶縁膜、２５はポリシリコンプラグ、２６は
下部電極、２７は強誘電体膜、２８は上部電極、２９は
ビットライン、３０はドライブライン、３１はバリア層
を示す。
た不揮発性メモリ素子は、少なくとも１つのスイッチン
グトランジスタと少なくとも１つの強誘電体キャパシタ
により構成され、上記トランジスタとキャパシタとは配
線層により接続されている。図４乃至図６は従来の第１
乃至第３の強誘電体を用いた不揮発性半導体メモリ素子
の構造断面図である。図４乃至図６において、２１はシ
リコン基板、２２はゲート電極、２３は拡散層、２４、
３２は層間絶縁膜、２５はポリシリコンプラグ、２６は
下部電極、２７は強誘電体膜、２８は上部電極、２９は
ビットライン、３０はドライブライン、３１はバリア層
を示す。
【０００３】図４に示す、従来の強誘電体を用いた不揮
発性メモリ素子は、以下の工程で製造される。
発性メモリ素子は、以下の工程で製造される。
【０００４】まず、素子分離により囲まれた活性領域に
スイッチングトランジスタを形成した後、素子分離領域
上にドライブラインに相当する下部電極を形成した後、
強誘電体膜を形成する。その後、強誘電体、上部電極を
加工し、キャパシタを形成する。次に、一方のソース／
ドレイン領域にビット線、他のソース／ドレイン領域と
強誘電体キャパシタのプレート電極を配線により電気的
に接続する。
スイッチングトランジスタを形成した後、素子分離領域
上にドライブラインに相当する下部電極を形成した後、
強誘電体膜を形成する。その後、強誘電体、上部電極を
加工し、キャパシタを形成する。次に、一方のソース／
ドレイン領域にビット線、他のソース／ドレイン領域と
強誘電体キャパシタのプレート電極を配線により電気的
に接続する。
【０００５】強誘電体キャパシタは印加電界に対して蓄
積電荷は図７に示すような特性を示す。印加電界を取り
除いても強誘電体膜は自発分極を有しているため、この
分極方向により情報（１又は０）が記憶される。メモリ
素子に適用するには分極反転するための正負のしきい値
電圧が等しく、反転電荷量と非反転電荷量の差をメモリ
素子のセンシングアンプで検出するため、５μＣ／ｃｍ
2程度必要となる。
積電荷は図７に示すような特性を示す。印加電界を取り
除いても強誘電体膜は自発分極を有しているため、この
分極方向により情報（１又は０）が記憶される。メモリ
素子に適用するには分極反転するための正負のしきい値
電圧が等しく、反転電荷量と非反転電荷量の差をメモリ
素子のセンシングアンプで検出するため、５μＣ／ｃｍ
2程度必要となる。
【０００６】また、強誘電体材料には、上述の特性を満
足する材料として、チタン酸ジルコン酸鉛（ＰｂＺｒx
Ｔｉx-1Ｏ3、以下「ＰＺＴ」という。）等が用いられて
いる。また、電極材料には、ＰＺＴ膜と格子の整合性が
よく、耐酸化性の優れたＰｔや酸化物で且つ導電性とい
う特徴をもつＲｕＯ2等が用いられている。
足する材料として、チタン酸ジルコン酸鉛（ＰｂＺｒx
Ｔｉx-1Ｏ3、以下「ＰＺＴ」という。）等が用いられて
いる。また、電極材料には、ＰＺＴ膜と格子の整合性が
よく、耐酸化性の優れたＰｔや酸化物で且つ導電性とい
う特徴をもつＲｕＯ2等が用いられている。
【０００７】
【発明が解決しようとする課題】しかしながら、図４に
示すように、第１の従来のメモリ素子構造では、強誘電
体キャパシタが素子分離領域上に形成されている。この
ため素子分離領域はキャパシタに対して十分なマージン
を取った設計が必要となるため、セルサイズの縮小は困
難である。
示すように、第１の従来のメモリ素子構造では、強誘電
体キャパシタが素子分離領域上に形成されている。この
ため素子分離領域はキャパシタに対して十分なマージン
を取った設計が必要となるため、セルサイズの縮小は困
難である。
【０００８】一方、図５に示すような強誘電体キャパシ
タをスイッチングトランジスタ上に形成するスタック構
造とすることにより、メモリ素子領域が縮小でき、高集
積化が実現できる。このようなスタック構造を実現する
には、スイッチングトランジスタと強誘電体キャパシタ
を接続している配線をプラグ構造にする必要がある。従
来より、高集積化を図った半導体メモリ素子の微細コン
タクトには、タングステンやポリシリコンを用い、埋め
込まれている。
タをスイッチングトランジスタ上に形成するスタック構
造とすることにより、メモリ素子領域が縮小でき、高集
積化が実現できる。このようなスタック構造を実現する
には、スイッチングトランジスタと強誘電体キャパシタ
を接続している配線をプラグ構造にする必要がある。従
来より、高集積化を図った半導体メモリ素子の微細コン
タクトには、タングステンやポリシリコンを用い、埋め
込まれている。
【０００９】また、強誘電体キャパシタの電極材料には
耐酸化性に優れた白金や酸化物導電体が用いられている
ため、プラグに用いる材料は、白金や酸化物導電体に対
して安定で良好なコンタクト特性が得られなければなら
ない。
耐酸化性に優れた白金や酸化物導電体が用いられている
ため、プラグに用いる材料は、白金や酸化物導電体に対
して安定で良好なコンタクト特性が得られなければなら
ない。
【００１０】しかしながら、ポリシリシコンプラグは強
誘電体キャパシタ形成工程での熱処理で、白金と容易に
反応し、白金シリサイドを形成する。このため、電極領
域で体積膨張が起こり、コンタクト不良となる。また、
導電性酸化物を用いた場合、導電性酸化物とポリシリコ
ンとの界面でシリコンが酸化され、良好なオーミックコ
ンタクトを得るのは難しい。
誘電体キャパシタ形成工程での熱処理で、白金と容易に
反応し、白金シリサイドを形成する。このため、電極領
域で体積膨張が起こり、コンタクト不良となる。また、
導電性酸化物を用いた場合、導電性酸化物とポリシリコ
ンとの界面でシリコンが酸化され、良好なオーミックコ
ンタクトを得るのは難しい。
【００１１】一方、タングステンプラグは局所的に大き
なストレスをもっているため、強誘電体膜の結晶化のた
めの６００〜７００℃の熱処理工程で伴うストレスによ
り、ドレイン領域とのコンタクト領域で密着不良が発生
する恐れがある。このため、上記スタック構造の強誘電
体メモリ素子において、下部電極として白金、プラグと
してポリシリコンを用いた場合、下部電極とポリシリコ
ンとの界面にバリア層を挿入する必要がある。このよう
なバリア性を有する膜としてＴｉＮが知られている。例
えば、コンタクトプラグにポリシリコン、下部電極とし
て白金、バリア層としてＴｉＮ膜、強誘電体としてＰＺ
Ｔ膜を用いた場合、ＰＺＴ膜の結晶化温度（６００〜７
００℃）において、十分なバリア性を保つためには、Ｔ
ｉＮ膜の厚さは２０００Å以上必要となる。また、良好
な強誘電性を得るためには、ＰＺＴ膜の厚さは２０００
Å以上、下部電極の厚さは１０００Å以上必要なため、
５０００Å以上の段差が生じるため、微細加工及び高集
積化が困難となる。
なストレスをもっているため、強誘電体膜の結晶化のた
めの６００〜７００℃の熱処理工程で伴うストレスによ
り、ドレイン領域とのコンタクト領域で密着不良が発生
する恐れがある。このため、上記スタック構造の強誘電
体メモリ素子において、下部電極として白金、プラグと
してポリシリコンを用いた場合、下部電極とポリシリコ
ンとの界面にバリア層を挿入する必要がある。このよう
なバリア性を有する膜としてＴｉＮが知られている。例
えば、コンタクトプラグにポリシリコン、下部電極とし
て白金、バリア層としてＴｉＮ膜、強誘電体としてＰＺ
Ｔ膜を用いた場合、ＰＺＴ膜の結晶化温度（６００〜７
００℃）において、十分なバリア性を保つためには、Ｔ
ｉＮ膜の厚さは２０００Å以上必要となる。また、良好
な強誘電性を得るためには、ＰＺＴ膜の厚さは２０００
Å以上、下部電極の厚さは１０００Å以上必要なため、
５０００Å以上の段差が生じるため、微細加工及び高集
積化が困難となる。
【００１２】また、強誘電体膜と下部電極とを加工した
後、上部電極をドライブラインとして形成するには、ド
ライブラインを形成する前に層間絶縁膜を形成すること
がある。ドライブラインを形成した後の段差は、最終的
には図６に示すような構造より、７５００〜１００００
Åになる。
後、上部電極をドライブラインとして形成するには、ド
ライブラインを形成する前に層間絶縁膜を形成すること
がある。ドライブラインを形成した後の段差は、最終的
には図６に示すような構造より、７５００〜１００００
Åになる。
【００１３】上記段差を低減するためには、バリア層を
挿入する代わりに、特開平５−２９９６０１号公報に示
すように、プラグに下部電極に対するバリア性を有する
材料、例えばＴｉＮを用いている。
挿入する代わりに、特開平５−２９９６０１号公報に示
すように、プラグに下部電極に対するバリア性を有する
材料、例えばＴｉＮを用いている。
【００１４】しかしながら、特開平５−２９９６０１号
公報のように、下部電極、強誘電体膜及び上部電極を同
一マスクを用い、同時にエッチングする場合、上部電極
をドライブラインとすることはできず、別途上部電極に
接続するドライブラインを形成する必要がある。また、
Ｐｔと強誘電体膜とを同時にエッチングする際に発生す
るＰｔの反応生成物が強誘電体膜側壁に付着し、上部電
極と下部電極とが導通する恐れがある。
公報のように、下部電極、強誘電体膜及び上部電極を同
一マスクを用い、同時にエッチングする場合、上部電極
をドライブラインとすることはできず、別途上部電極に
接続するドライブラインを形成する必要がある。また、
Ｐｔと強誘電体膜とを同時にエッチングする際に発生す
るＰｔの反応生成物が強誘電体膜側壁に付着し、上部電
極と下部電極とが導通する恐れがある。
【００１５】本発明は、上部電極を下部電極とは別に加
工し、上部電極をドライブラインとして形成するものに
おいて、平坦化可能なスタック構造の不揮発性半導体メ
モリ素子の製造方法を提供すること目的とするものであ
る。
工し、上部電極をドライブラインとして形成するものに
おいて、平坦化可能なスタック構造の不揮発性半導体メ
モリ素子の製造方法を提供すること目的とするものであ
る。
【００１６】
【課題を解決するための手段】請求項１記載の本発明の
半導体メモリ素子の製造方法は、スイッチングトランジ
スタと強誘電体膜を有するキャパシタとを備えた半導体
メモリ素子の製造方法において、半導体基板上にスイッ
チングトランジスタを形成した後、第１層間絶縁膜を形
成し、該第１層間絶縁膜における上記スイッチングトラ
ンジスタの拡散領域上にコンタクトホールを形成する工
程と、該コンタクトホールに拡散バリア膜を埋設し、上
記第１層間絶縁膜上の該拡散バリア膜をエッチバックす
ることで、コンタクトプラグを形成する工程と、上記下
部電極材料を堆積させた後、所定の形状にパターニング
し、上記下部電極を形成する工程と、全面に所定の厚さ
のバッファ層を形成した後、表面を平坦し、上記下部電
極表面を露出させる工程と、上記強誘電体膜材料を堆積
させ、少なくとも上記下部電極全面を覆う所定の形状に
パターニングする工程と、全面に上記上部電極材料を堆
積させた後、ドライブラインともなる上記上部電極を所
定の形状にパターニングする工程とを有することを特徴
とするものである。
半導体メモリ素子の製造方法は、スイッチングトランジ
スタと強誘電体膜を有するキャパシタとを備えた半導体
メモリ素子の製造方法において、半導体基板上にスイッ
チングトランジスタを形成した後、第１層間絶縁膜を形
成し、該第１層間絶縁膜における上記スイッチングトラ
ンジスタの拡散領域上にコンタクトホールを形成する工
程と、該コンタクトホールに拡散バリア膜を埋設し、上
記第１層間絶縁膜上の該拡散バリア膜をエッチバックす
ることで、コンタクトプラグを形成する工程と、上記下
部電極材料を堆積させた後、所定の形状にパターニング
し、上記下部電極を形成する工程と、全面に所定の厚さ
のバッファ層を形成した後、表面を平坦し、上記下部電
極表面を露出させる工程と、上記強誘電体膜材料を堆積
させ、少なくとも上記下部電極全面を覆う所定の形状に
パターニングする工程と、全面に上記上部電極材料を堆
積させた後、ドライブラインともなる上記上部電極を所
定の形状にパターニングする工程とを有することを特徴
とするものである。
【００１７】また、請求項２記載の本発明の半導体メモ
リ素子の製造方法は、スイッチングトランジスタと強誘
電体膜を有するキャパシタとを備えた半導体メモリ素子
の製造方法において、半導体基板上にスイッチングトラ
ンジスタを形成した後、第１層間絶縁膜を形成し、該第
１層間絶縁膜における上記スイッチングトランジスタの
拡散領域上にコンタクトホールを形成する工程と、該コ
ンタクトホールに拡散バリア膜を埋設し、上記第１層間
絶縁膜上の該拡散バリア膜をエッチバックすることで、
コンタクトプラグを形成する工程と、上記下部電極材料
を堆積させた後、所定の形状にパターニングし、上記下
部電極を形成する工程と、全面に所定の厚さのバッファ
層を形成した後、表面を平坦し、上記下部電極表面を露
出させる工程と、上記強誘電体膜及び上記上部電極材料
を堆積させた後、少なくとも上記下部電極を覆う所定の
形状にパターニングし、上記強誘電体膜及びドライブラ
インともなる上記上部電極を同時に形成する工程とを有
することを特徴とするものである。
リ素子の製造方法は、スイッチングトランジスタと強誘
電体膜を有するキャパシタとを備えた半導体メモリ素子
の製造方法において、半導体基板上にスイッチングトラ
ンジスタを形成した後、第１層間絶縁膜を形成し、該第
１層間絶縁膜における上記スイッチングトランジスタの
拡散領域上にコンタクトホールを形成する工程と、該コ
ンタクトホールに拡散バリア膜を埋設し、上記第１層間
絶縁膜上の該拡散バリア膜をエッチバックすることで、
コンタクトプラグを形成する工程と、上記下部電極材料
を堆積させた後、所定の形状にパターニングし、上記下
部電極を形成する工程と、全面に所定の厚さのバッファ
層を形成した後、表面を平坦し、上記下部電極表面を露
出させる工程と、上記強誘電体膜及び上記上部電極材料
を堆積させた後、少なくとも上記下部電極を覆う所定の
形状にパターニングし、上記強誘電体膜及びドライブラ
インともなる上記上部電極を同時に形成する工程とを有
することを特徴とするものである。
【００１８】更に、請求項３記載の本発明の半導体メモ
リ素子の製造方法は、上記コンタクトホールに上記拡散
バリア膜を埋設した後、上記第１層間絶縁膜上の拡散バ
リア膜をエッチバックにより除去し、上記コンタクトプ
ラグを形成する工程を有することを特徴とする、請求項
１又は請求項２記載の半導体メモリ素子の製造方法であ
る。
リ素子の製造方法は、上記コンタクトホールに上記拡散
バリア膜を埋設した後、上記第１層間絶縁膜上の拡散バ
リア膜をエッチバックにより除去し、上記コンタクトプ
ラグを形成する工程を有することを特徴とする、請求項
１又は請求項２記載の半導体メモリ素子の製造方法であ
る。
【００１９】
【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。
て本発明について詳細に説明する。
【００２０】図１及び図２は本発明の第１の実施の形態
の、半導体メモリ素子の製造工程図であり、図３は本発
明の第２の実施の形態の、半導体メモリ素子の製造工程
図である。図１乃至図３において、１はシリコン基板、
２はゲート電極、３は拡散層、４は第１層間絶縁膜、５
はＴｉ膜、６ａはＴｉＮ層、６ｂはＴｉＮプラグ、７は
下部電極、８はバッファ層、９は強誘電体膜、１０は第
２層間絶縁膜、１１は上部電極、１２は第３層間絶縁
膜、１３はビットラインを示す。
の、半導体メモリ素子の製造工程図であり、図３は本発
明の第２の実施の形態の、半導体メモリ素子の製造工程
図である。図１乃至図３において、１はシリコン基板、
２はゲート電極、３は拡散層、４は第１層間絶縁膜、５
はＴｉ膜、６ａはＴｉＮ層、６ｂはＴｉＮプラグ、７は
下部電極、８はバッファ層、９は強誘電体膜、１０は第
２層間絶縁膜、１１は上部電極、１２は第３層間絶縁
膜、１３はビットラインを示す。
【００２１】次に、図１を用いて本発明の第１の実施の
形態の半導体メモリ素子の製造工程を説明する。
形態の半導体メモリ素子の製造工程を説明する。
【００２２】まず、従来の技術により、シリコン基板１
上にゲート電極２及び拡散層３を有するスイッチングト
ランジスタを形成する。その後、第１層間絶縁膜４を堆
積させ、第１層間絶縁膜４上にレジスト（図示せず。）
を堆積させ、フォトリソグラフィ工程によりパターニン
グし、ＲＩＥ法等により、コンタクトホールを形成する
（図１（ａ））。
上にゲート電極２及び拡散層３を有するスイッチングト
ランジスタを形成する。その後、第１層間絶縁膜４を堆
積させ、第１層間絶縁膜４上にレジスト（図示せず。）
を堆積させ、フォトリソグラフィ工程によりパターニン
グし、ＲＩＥ法等により、コンタクトホールを形成する
（図１（ａ））。
【００２３】上記レジスト（図示せず。）を除去した
後、ＤＣマグネトロンスパッタ法により、拡散層３に良
好なオーミックコンタクトを得るため、Ｔｉ膜５を形成
する。良好なオーミック特性を得るためには、Ｔｉ膜５
の膜厚は５００〜１０００Åが望ましい。Ｔｉ原料とし
て四塩化チタン、還元ガスとしてメチルヒドラジンある
いはアンモニアを用いる。Ｔｉ原料は上記原料に限定さ
れるものではなく、テトラキスジメチルアミノチタニュ
ウム等の有機金属原料を用いてもよい。
後、ＤＣマグネトロンスパッタ法により、拡散層３に良
好なオーミックコンタクトを得るため、Ｔｉ膜５を形成
する。良好なオーミック特性を得るためには、Ｔｉ膜５
の膜厚は５００〜１０００Åが望ましい。Ｔｉ原料とし
て四塩化チタン、還元ガスとしてメチルヒドラジンある
いはアンモニアを用いる。Ｔｉ原料は上記原料に限定さ
れるものではなく、テトラキスジメチルアミノチタニュ
ウム等の有機金属原料を用いてもよい。
【００２４】次に、ＣＶＤ法により、下部電極に対する
バリア性を有する材料として、ＴｉＮ層６ａをコンタク
トホール内を含めて全面に堆積させる。ＴｉＮ層６ａ
は、基板温度を４００〜６００℃に加熱し、上記原料を
基板上に導入し、圧力を１〜５Ｔｏｒｒの減圧下で形成
する。コンタクトホールの直径が０．５μｍの場合、Ｔ
ｉＮ層６ａで完全に埋め込むには７０００〜１００００
Å堆積することが望ましい（図１（ｂ））。スパッタリ
ング法は、段差被覆性が悪いため、コンタクトホールの
完全な埋め込みが困難であるため、本実施例ではＣＶＤ
法を用いる。
バリア性を有する材料として、ＴｉＮ層６ａをコンタク
トホール内を含めて全面に堆積させる。ＴｉＮ層６ａ
は、基板温度を４００〜６００℃に加熱し、上記原料を
基板上に導入し、圧力を１〜５Ｔｏｒｒの減圧下で形成
する。コンタクトホールの直径が０．５μｍの場合、Ｔ
ｉＮ層６ａで完全に埋め込むには７０００〜１００００
Å堆積することが望ましい（図１（ｂ））。スパッタリ
ング法は、段差被覆性が悪いため、コンタクトホールの
完全な埋め込みが困難であるため、本実施例ではＣＶＤ
法を用いる。
【００２５】次に、Ｃｌ2、ＳＦ6あるいはＣＦ4によ
り、第１層間絶縁膜４上のＴｉＮ膜６ａをエッチバック
する。エッチバック後、ＴｉＮ層６ａはコンタクトホー
ルにのみＴｉＮプラグ６ｂとして残る（図１（ｃ））。
また、コンタクトプラグにＴｉＮプラグ６ｂを用い、第
１層間絶縁膜４と下部電極７との間にバリア層を設けな
いようにすることにより、従来のバリア層による段差の
低減ができる。
り、第１層間絶縁膜４上のＴｉＮ膜６ａをエッチバック
する。エッチバック後、ＴｉＮ層６ａはコンタクトホー
ルにのみＴｉＮプラグ６ｂとして残る（図１（ｃ））。
また、コンタクトプラグにＴｉＮプラグ６ｂを用い、第
１層間絶縁膜４と下部電極７との間にバリア層を設けな
いようにすることにより、従来のバリア層による段差の
低減ができる。
【００２６】次に、下部電極７となる白金（Ｐｔ）膜を
形成する。Ｐｔはスパッタリング法により約１０００Å
形成するのが望ましい。下部電極７は、Ｐｔに限定され
るものではなく、ＲｕＯ2、ＲｅＯ3等の酸化物導電体を
用いてもよい。これらの電極の膜厚も約１０００Å程度
が望ましい。白金膜形成後、リソグラフィ工程により、
レジスト（図示せず。）をパターニングし、ＲＩＥ法に
より、下部電極７を形成する（図１（ｄ））。
形成する。Ｐｔはスパッタリング法により約１０００Å
形成するのが望ましい。下部電極７は、Ｐｔに限定され
るものではなく、ＲｕＯ2、ＲｅＯ3等の酸化物導電体を
用いてもよい。これらの電極の膜厚も約１０００Å程度
が望ましい。白金膜形成後、リソグラフィ工程により、
レジスト（図示せず。）をパターニングし、ＲＩＥ法に
より、下部電極７を形成する（図１（ｄ））。
【００２７】次に、下部電極７上に、強誘電体膜９と第
１層間絶縁膜４との反応を防止するバッファ層８となる
酸化チタン膜あるいは酸化ジルコニュウム膜等をＣＶＤ
法により形成する。チタン原料及びジルコニュウム原料
は、これらの金属アルコキシド原料を用いることが望ま
しい。例えば、Ｔｉ原料として、Ｔｉ（ＯＣ2Ｈ5）、Ｔ
ｉ（ｉ−ＯＣ3Ｈ7）4、Ｔｉ（ｔ−ＯＣ4Ｈ9）4など、Ｚ
ｒ原料として、Ｚｒ（ｉ−ＯＣ3Ｈ7）4、Ｚｒ（ｉ−Ｏ
Ｃ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）などを用いることが望
ましい。
１層間絶縁膜４との反応を防止するバッファ層８となる
酸化チタン膜あるいは酸化ジルコニュウム膜等をＣＶＤ
法により形成する。チタン原料及びジルコニュウム原料
は、これらの金属アルコキシド原料を用いることが望ま
しい。例えば、Ｔｉ原料として、Ｔｉ（ＯＣ2Ｈ5）、Ｔ
ｉ（ｉ−ＯＣ3Ｈ7）4、Ｔｉ（ｔ−ＯＣ4Ｈ9）4など、Ｚ
ｒ原料として、Ｚｒ（ｉ−ＯＣ3Ｈ7）4、Ｚｒ（ｉ−Ｏ
Ｃ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）などを用いることが望
ましい。
【００２８】また、ＣＶＤ法による酸化チタン（ＴｉＯ
2）膜及び酸化ジルコニュウム（ＺｒＯ2）膜の形成は、
上記原料を不活性ガスによりバブリングさせ、揮発した
蒸気とともに１〜５Ｔｏｒｒの減圧下のシリコン基板１
上に導入する。シリコン基板１は４００〜５００℃に加
熱し、反応ガスとしてＯ2又はＯ3を用いることが望まし
い。ＴｉＯ2膜又はＺｒＯ2膜は、下部電極７の厚みの
１．５〜２倍堆積することが望ましい。
2）膜及び酸化ジルコニュウム（ＺｒＯ2）膜の形成は、
上記原料を不活性ガスによりバブリングさせ、揮発した
蒸気とともに１〜５Ｔｏｒｒの減圧下のシリコン基板１
上に導入する。シリコン基板１は４００〜５００℃に加
熱し、反応ガスとしてＯ2又はＯ3を用いることが望まし
い。ＴｉＯ2膜又はＺｒＯ2膜は、下部電極７の厚みの
１．５〜２倍堆積することが望ましい。
【００２９】その後、バッファ層８となる酸化チタン膜
又は酸化ジルコニュウム膜をＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｉｎｇ：化学的機械
的研磨）法を用い下部電極７の表面が露出まで研磨し、
表面を平坦化する（図１（ｅ））。尚、バッファ層８
は、強誘電体膜に対する熱処理時に、安定で且つ良好
な、強誘電体膜９と下地の第１層間絶縁膜４との絶縁性
が得られるものが望ましい。
又は酸化ジルコニュウム膜をＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈｎｉｃａｌ Ｐｏｌｉｓｉｎｇ：化学的機械
的研磨）法を用い下部電極７の表面が露出まで研磨し、
表面を平坦化する（図１（ｅ））。尚、バッファ層８
は、強誘電体膜に対する熱処理時に、安定で且つ良好
な、強誘電体膜９と下地の第１層間絶縁膜４との絶縁性
が得られるものが望ましい。
【００３０】次に、シリコン基板１全面にゾルゲル法等
により強誘電体膜９を形成し、ランプ加熱あるいは電気
炉により結晶化させる。結晶化温度は強誘電体材料によ
り大きく異なるが、ＰＺＴ膜あるいはＰＬＺＴ膜では、
６００〜７００℃が望ましい（図１（ｆ））。尚、本発
明において、強誘電体膜９の成膜方法は、ゾルゲル法に
限定されず、ＣＶＤ法やスパッタ法も適用可能である。
尚、ＣＶＤ法や高温でのスパッタ法を用いた場合は、上
述の強誘電体膜９の結晶化工程を省略することができ
る。
により強誘電体膜９を形成し、ランプ加熱あるいは電気
炉により結晶化させる。結晶化温度は強誘電体材料によ
り大きく異なるが、ＰＺＴ膜あるいはＰＬＺＴ膜では、
６００〜７００℃が望ましい（図１（ｆ））。尚、本発
明において、強誘電体膜９の成膜方法は、ゾルゲル法に
限定されず、ＣＶＤ法やスパッタ法も適用可能である。
尚、ＣＶＤ法や高温でのスパッタ法を用いた場合は、上
述の強誘電体膜９の結晶化工程を省略することができ
る。
【００３１】強誘電体膜９をパターニングした後、第２
層間絶縁膜１０を形成し、強誘電体膜９上の第２層間絶
縁膜１０を一部除去した後、ドライブラインともなる上
部電極１１を膜厚１０００Å程度形成する（図１
（ｇ））。尚、上記第２層間絶縁膜１０形成工程は行わ
なくてもよいが、膜質不良等により強誘電体膜９側面を
キャパシタとして用いない等の場合には、第２層間絶縁
膜１０を形成することが望ましい。次に、第３層間絶縁
膜１２としてシリコン窒化膜やＰＳＧ膜、ＢＰＳＧ膜等
を形成し、スイッチングトランジスタのソース側にコン
タクトホールを形成し、金属配線によりビットライン１
３を形成する（図１（ｈ））。
層間絶縁膜１０を形成し、強誘電体膜９上の第２層間絶
縁膜１０を一部除去した後、ドライブラインともなる上
部電極１１を膜厚１０００Å程度形成する（図１
（ｇ））。尚、上記第２層間絶縁膜１０形成工程は行わ
なくてもよいが、膜質不良等により強誘電体膜９側面を
キャパシタとして用いない等の場合には、第２層間絶縁
膜１０を形成することが望ましい。次に、第３層間絶縁
膜１２としてシリコン窒化膜やＰＳＧ膜、ＢＰＳＧ膜等
を形成し、スイッチングトランジスタのソース側にコン
タクトホールを形成し、金属配線によりビットライン１
３を形成する（図１（ｈ））。
【００３２】次に、図２を用いて本発明の第２の実施の
形態の半導体メモリ素子の製造工程を説明する。
形態の半導体メモリ素子の製造工程を説明する。
【００３３】まず、上記第１の実施の形態と同様の工程
（図１（ａ）〜（ｅ））を用いて、下部電極７の表面が
露出まで、バッファ層８を研磨し、表面を平坦化した
後、シリコン基板１全面にゾルゲル法等により強誘電体
膜９を形成し、ランプ加熱あるいは電気炉により結晶化
させる。結晶化温度は強誘電体材料により大きく異なる
が、ＰＺＴ膜あるいはＰＬＺＴ膜では、６００〜７００
℃が望ましい。更に、強誘電体膜９上に上部電極１１と
してＰｔ膜を約１０００Å程度形成し（図２（ａ））、
フォトリソグラフィ工程により、パターニングする。上
部電極１１はＰｔに限定されるものではなく、酸化物導
電体を用いてもよい。上部電極１１及び強誘電体膜９を
同時にドライエッチングにより加工する（図２
（ｂ））。
（図１（ａ）〜（ｅ））を用いて、下部電極７の表面が
露出まで、バッファ層８を研磨し、表面を平坦化した
後、シリコン基板１全面にゾルゲル法等により強誘電体
膜９を形成し、ランプ加熱あるいは電気炉により結晶化
させる。結晶化温度は強誘電体材料により大きく異なる
が、ＰＺＴ膜あるいはＰＬＺＴ膜では、６００〜７００
℃が望ましい。更に、強誘電体膜９上に上部電極１１と
してＰｔ膜を約１０００Å程度形成し（図２（ａ））、
フォトリソグラフィ工程により、パターニングする。上
部電極１１はＰｔに限定されるものではなく、酸化物導
電体を用いてもよい。上部電極１１及び強誘電体膜９を
同時にドライエッチングにより加工する（図２
（ｂ））。
【００３４】次に、第３層間絶縁膜１２としてシリコン
窒化膜やＰＳＧ膜、ＢＰＳＧ膜等を形成し、スイッチン
グトランジスタのソース側にコンタクトホールを形成
し、金属配線によりビットライン１３を形成する（図２
（ｃ））。
窒化膜やＰＳＧ膜、ＢＰＳＧ膜等を形成し、スイッチン
グトランジスタのソース側にコンタクトホールを形成
し、金属配線によりビットライン１３を形成する（図２
（ｃ））。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明を
用い、バッファ層表面と下部電極表面とを同一面にした
ため、従来のように下部電極による段差がないので、キ
ャパシタ部の上に形成される層間絶縁膜を薄膜化できる
ので表面の段差が低減でき（本発明を用いれば、最終的
な段差は３０００〜４０００Å程度に抑えられる）、ド
ライブラインの形成も容易となる。
用い、バッファ層表面と下部電極表面とを同一面にした
ため、従来のように下部電極による段差がないので、キ
ャパシタ部の上に形成される層間絶縁膜を薄膜化できる
ので表面の段差が低減でき（本発明を用いれば、最終的
な段差は３０００〜４０００Å程度に抑えられる）、ド
ライブラインの形成も容易となる。
【００３６】また、下部電極と強誘電体膜とは別々にパ
ターニングのためのエッチングするため、下部電極と強
誘電体膜とを同時にエッチングする際に強誘電体膜側壁
に付着するＰｔの反応生成物の発生を抑制することがで
きる。
ターニングのためのエッチングするため、下部電極と強
誘電体膜とを同時にエッチングする際に強誘電体膜側壁
に付着するＰｔの反応生成物の発生を抑制することがで
きる。
【００３７】更に、酸化チタン又は酸化ジルコニュウム
をバッファ層として、第１層間絶縁膜と強誘電体膜との
間に設けることにより、強誘電体膜の熱処理に対しても
安定で且つ良好な、強誘電体膜と下地の層間絶縁膜との
絶縁性が得られる。
をバッファ層として、第１層間絶縁膜と強誘電体膜との
間に設けることにより、強誘電体膜の熱処理に対しても
安定で且つ良好な、強誘電体膜と下地の層間絶縁膜との
絶縁性が得られる。
【００３８】また、請求項２記載の本発明を用い、下部
電極形成後、強誘電体膜と層間絶縁膜との反応を防止す
るバッファ層を用いて平坦化を行い、下部電極よりも大
きく強誘電体膜を加工しているので、上部電極と強誘電
体膜とを同時にエッチングした場合、上部電極と強誘電
体膜とを同時にエッチングする際に発生するＰｔの反応
生成物が強誘電体膜側壁に付着しても、この反応生成物
によって、上部電極と下部電極とが導通することがな
い。したがって、上部電極と強誘電体膜とは同一パター
ンで加工が可能となり、工程数が低減でき、ドライブラ
インの形成も容易になる。
電極形成後、強誘電体膜と層間絶縁膜との反応を防止す
るバッファ層を用いて平坦化を行い、下部電極よりも大
きく強誘電体膜を加工しているので、上部電極と強誘電
体膜とを同時にエッチングした場合、上部電極と強誘電
体膜とを同時にエッチングする際に発生するＰｔの反応
生成物が強誘電体膜側壁に付着しても、この反応生成物
によって、上部電極と下部電極とが導通することがな
い。したがって、上部電極と強誘電体膜とは同一パター
ンで加工が可能となり、工程数が低減でき、ドライブラ
インの形成も容易になる。
【００３９】更に、請求項３記載の本発明を用い、第１
層間絶縁膜と下部電極との間にバリア層を設けないよう
にすることにより、従来のバリア層による段差の低減が
できる。
層間絶縁膜と下部電極との間にバリア層を設けないよう
にすることにより、従来のバリア層による段差の低減が
できる。
【図１】本発明の第１の実施の形態の半導体メモリ素子
の製造工程図である。
の製造工程図である。
【図２】本発明の第１の実施の形態の半導体メモリ素子
の製造工程図である。
の製造工程図である。
【図３】本発明の第２の実施の形態の半導体メモリ素子
の製造工程図である。
の製造工程図である。
【図４】第１の従来の半導体メモリ素子の構成図であ
る。
る。
【図５】第２の従来の半導体メモリ素子の構成図であ
る。
る。
【図６】第３の従来の半導体メモリ素子の構成図であ
る。
る。
【図７】印加電界に対する蓄積電荷の履歴特性を示す図
である。
である。
１ シリコン基板 ２ ゲート電極 ３ 拡散層 ４ 第１層間絶縁膜 ５ Ｔｉ膜 ６ａ ＴｉＮ層 ６ｂ ＴｉＮプラグ ７ 下部電極 ８ バッファ層 ９ 強誘電体膜 １０ 第２層間絶縁膜 １１ 上部電極 １２ 第３層間絶縁膜 １３ ビットライン
Claims (3)
- 【請求項１】 スイッチングトランジスタと強誘電体膜
を有するキャパシタとを備えた半導体メモリ素子の製造
方法において、 半導体基板上にスイッチングトランジスタを形成した
後、第１層間絶縁膜を形成し、該第１層間絶縁膜におけ
る上記スイッチングトランジスタの拡散領域上にコンタ
クトホールを形成する工程と、 該コンタクトホールに拡散バリア膜を埋設し、所定の形
状に該拡散バリア膜をエッチングし、コンタクトプラグ
を形成する工程と、 上記下部電極材料を堆積させた後、所定の形状にパター
ニングし、上記下部電極を形成する工程と、 全面に所定の厚さのバッファ層を形成した後、表面を平
坦し、上記下部電極表面を露出させる工程と、 上記強誘電体膜材料を堆積させ、該強誘電体膜材料を少
なくとも上記下部電極全面を覆う所定の形状にパターニ
ングする工程と、 全面に上記上部電極材料を堆積させた後、ドライブライ
ンともなる上記上部電極を所定の形状にパターニングす
る工程とを有することを特徴とする、半導体メモリ素子
の製造方法。 - 【請求項２】 スイッチングトランジスタと強誘電体膜
を有するキャパシタとを備えた半導体メモリ素子の製造
方法において、 半導体基板上にスイッチングトランジスタを形成した
後、第１層間絶縁膜を形成し、該第１層間絶縁膜におけ
る上記スイッチングトランジスタの拡散領域上にコンタ
クトホールを形成する工程と、 該コンタクトホールに拡散バリア膜を埋設し、所定の形
状に該拡散バリア膜をエッチングし、コンタクトプラグ
を形成する工程と、 上記下部電極材料を堆積させた後、所定の形状にパター
ニングし、上記下部電極を形成する工程と、 全面に所定の厚さのバッファ層を形成した後、表面を平
坦し、上記下部電極表面を露出させる工程と、 上記強誘電体膜及び上記上部電極材料を堆積させた後、
少なくとも上記下部電極を覆う所定の形状にパターニン
グし、上記強誘電体膜及びドライブラインともなる上記
上部電極を同時に形成する工程とを有することを特徴と
する、半導体メモリ素子の製造方法。 - 【請求項３】 上記コンタクトホールに上記拡散バリア
膜を埋設した後、上記第１層間絶縁膜上の拡散バリア膜
をエッチバックにより除去し、上記コンタクトプラグを
形成する工程を有することを特徴とする、請求項１又は
請求項２記載の半導体メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32457495A JP3319928B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32457495A JP3319928B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162369A true JPH09162369A (ja) | 1997-06-20 |
| JP3319928B2 JP3319928B2 (ja) | 2002-09-03 |
Family
ID=18167340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32457495A Expired - Fee Related JP3319928B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319928B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038247A1 (en) * | 1998-12-18 | 2000-06-29 | Infineon Technologies Ag | Reduced diffusion of a mobile specie from a metal oxide ceramic |
| US6358755B1 (en) * | 1998-10-23 | 2002-03-19 | Ramtron International Corporation | Ferroelectric memory device structure useful for preventing hydrogen line degradation |
| US6437382B2 (en) | 2000-04-26 | 2002-08-20 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100326241B1 (ko) * | 1998-12-30 | 2002-09-04 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
| KR100435179B1 (ko) * | 1999-06-30 | 2004-06-09 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| JP2004320063A (ja) * | 2004-08-17 | 2004-11-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2007019530A (ja) * | 2002-07-18 | 2007-01-25 | Hitachi Chem Co Ltd | 半導体装置および無線電子装置 |
| US7371651B2 (en) | 2003-02-05 | 2008-05-13 | Samsung Electronics Co., Ltd. | Flat-type capacitor for integrated circuit and method of manufacturing the same |
| US7592250B2 (en) | 2002-07-18 | 2009-09-22 | Hitachi Chemical Company, Ltd. | Multilayer wiring board, manufacturing method thereof, semiconductor device, and wireless electronic device |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
-
1995
- 1995-12-13 JP JP32457495A patent/JP3319928B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7022580B2 (en) | 1999-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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| US7405133B2 (en) | 1999-06-30 | 2008-07-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
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| DE10120302B4 (de) * | 2000-04-26 | 2008-04-10 | Sharp K.K. | Verfahren zur Herstellung eines Halbleiter-Bauteils |
| JP2007019530A (ja) * | 2002-07-18 | 2007-01-25 | Hitachi Chem Co Ltd | 半導体装置および無線電子装置 |
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| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
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| Publication number | Publication date |
|---|---|
| JP3319928B2 (ja) | 2002-09-03 |
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