JP2004320063A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 メモリセルキャパシタCは、第1の水素バリア膜8の上に形成された下部電極7と、下部電極7の上に形成された強誘電体材料からなる容量絶縁膜9と、容量絶縁膜9の上に形成された上部電極10を備える。第1の水素バリア膜8およびメモリセルキャパシタCの上には、メモリセルキャパシタCを覆うように層間膜15が形成されている。層間膜15は、メモリセルキャパシタCのエッジ部Eの段差を緩和する。層間膜15の上には、第2の水素バリア膜11が形成されており、さらに第2の水素バリア膜11の上に第2の絶縁膜12が形成されている。
【選択図】 図1
Description
上記式1で表される反応は、非常に強い還元性雰囲気中で行なわれる。また、Al配線形成後には、MOSトランジスタの特性確保のため、水素を含んだ雰囲気中でアニールが行なわれる。他にも、半導体装置の製造プロセスには、水素が発生する工程や水素を用いる工程が多数含まれている。
図1は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。図2は、本実施形態のメモリセルが備えるメモリセルキャパシタのエッジ部Eを拡大した図である。
図5は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。
図6および図7を参照しながら、第1の製造方法を説明する。
図8を参照しながら、第2の製造方法を説明する。
図9および図10を参照しながら、第3の製造方法を説明する。
図11は、本実施形態のメモリセルキャパシタを備えるメモリセルの製造方法を表す工程断面図である。
図12および図13は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。
2 高濃度不純物拡散領域
3 埋め込み分離領域(STI分離領域)
4 ビット線
5 第1の絶縁膜
6、13、16 コンタクトプラグ
7 下部電極
8 第1の水素バリア膜
9 容量絶縁膜
10 上部電極
11 第2の水素バリア膜
12 第2の絶縁膜
14、14’ Al配線
15 層間膜
18 導電性水素バリア膜
19 レジストマスク
30 第3の水素バリア膜
31 サイドウォール
100、200、300、400、500、1000、1100 メモリセル
Claims (14)
- 半導体基板と、
上記半導体基板上に設けられた下敷き水素バリア膜と、
上記下敷き水素バリア膜上に設けられた第1電極と、
上記第1電極上に形成された容量絶縁膜と、
上記容量絶縁膜上に設けられた第2電極とを有するデータ記憶用のメモリセルキャパシタと、
上記メモリセルキャパシタを上方および側方から被覆する段差緩和用膜と、
上記段差緩和用膜を被覆する被覆水素バリア膜とを備え、
上記下敷き水素バリア膜は、上記メモリセルキャパシタの周辺部において上記被覆水素バリア膜と接していることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記被覆水素バリア膜と上記下敷き水素バリア膜とが平面的に見てほぼ同一外形になるようにパターニングされていることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記被覆水素バリア膜は、上記段差緩和用膜を上方から被覆するバリア膜と、上記段差緩和用膜を側方から被覆するサイドウォールとからなることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記第1電極は、上記下敷き水素バリア膜に埋め込まれていることを特徴とする半導体記憶装置。 - 請求項4に記載の半導体記憶装置において、
上記第1電極は、下部に導電性水素バリア膜を備えることを特徴とする半導体記憶装置。 - 半導体基板の上方に下敷き水素バリア膜を形成する工程(a)と、
上記下敷き水素バリア膜上に形成された第1電極と、上記第1電極上に形成された容量絶縁膜と、上記容量絶縁膜上に設けられた第2電極とを有するメモリセルキャパシタを形成する工程(b)と、
上記工程(b)の後に、基板上に、上記メモリセルキャパシタを被覆する段差緩和用膜を形成する工程(c)と、
上記工程(c)の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜を除去する工程(d)と、
基板上に、上記段差緩和用膜を被覆する被覆水素バリア膜を形成する工程(e)とを含み、
上記工程(e)では、上記被覆水素バリア膜を、上記メモリセルキャパシタの周辺部において上記下敷き水素バリア膜に接するように形成することを特徴とする半導体記憶装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
上記工程(d)では、ウェットエッチング法を用いることを特徴とする半導体記憶装置の製造方法。 - 請求項6または7に記載の半導体記憶装置の製造方法において、
上記工程(d)の後に、同一のマスクを用いて、上記メモリセルキャパシタの周辺部に位置する上記被覆水素バリア膜と上記下敷き水素バリア膜とをパターニングする工程(f)をさらに含むことを特徴とする半導体記憶装置の製造方法。 - 請求項6に記載の半導体記憶装置の製造方法において、
上記工程(e)の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜および上記被覆水素バリア膜を除去して上記下敷き水素バリア膜を露出させる工程(g)と、
基板上に第2の被覆水素バリア膜を形成する工程(h)と、
上記第2の被覆水素バリア膜をエッチバックすることによって、上記被覆水素バリア膜および上記段差緩和用膜を側面から被覆するサイドウォールを形成する工程(i)と、
をさらに含むことを特徴とする半導体記憶装置の製造方法。 - 請求項6から9のいずれか1つに記載の半導体記憶装置の製造方法において、
上記工程(c)では、上記段差緩和用膜をO3およびTEOSを使用した常圧熱CVD法によって形成することを特徴とする半導体記憶装置。 - 請求項6から9のいずれか1つに記載の半導体記憶装置の製造方法において、
上記工程(e)では、上記被覆水素バリア膜をスパッタ法によって形成することを特徴とする半導体記憶装置。 - 半導体基板上に第1電極を形成する工程(a)と、
上記工程(a)の後に、基板上に下敷き水素バリア膜を形成する工程(b)と、
上記下敷き水素バリア膜を上記第1電極の表面が露出するまで除去して、上記下敷き水素バリア膜中に上記第1電極を埋め込む工程(c)と、
上記第1電極上に容量絶縁膜を形成する工程(d)と、
上記容量絶縁膜上に第2電極用膜を形成する工程(e)と、
上記容量絶縁膜と上記第2電極用膜とをパターニングすることによってメモリセルキャパシタを形成する工程(f)と、
上記工程(f)の後に、基板上に、上記メモリセルキャパシタを被覆する段差緩和用膜を形成する工程(g)と、
上記工程(g)の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜を除去する工程(h)と、
基板上に、上記段差緩和用膜を被覆する被覆水素バリア膜を形成する工程(i)とを含み、
上記工程(i)では、上記被覆水素バリア膜を、上記メモリセルキャパシタの周辺部において上記下敷き水素バリア膜に接するように形成することを特徴とする半導体記憶装置の製造方法。 - 請求項12に記載の半導体記憶装置の製造方法において、
上記工程(g)では、上記段差緩和用膜をO3およびTEOSを使用した常圧熱CVD法によって形成することを特徴とする半導体記憶装置。 - 請求項12または13に記載の半導体記憶装置の製造方法において、
上記工程(i)では、上記被覆水素バリア膜をスパッタ法によって形成することを特徴とする半導体記憶装置。
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