JP2003068987A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【課題】 水素や還元性雰囲気による特性の劣化が抑制
・防止され、信頼性に優れたメモリセルキャパシタを備
える半導体装置を提供する。 【解決手段】 メモリセルキャパシタＣは、第１の水素
バリア膜８の上に形成された下部電極７と、下部電極７
の上に形成された強誘電体材料からなる容量絶縁膜９
と、容量絶縁膜９の上に形成された上部電極１０を備え
る。第１の水素バリア膜８およびメモリセルキャパシタ
Ｃの上には、メモリセルキャパシタＣを覆うように層間
膜１５が形成されている。層間膜１５は、メモリセルキ
ャパシタＣのエッジ部Ｅの段差を緩和する。層間膜１５
の上には、第２の水素バリア膜１１が形成されており、
さらに第２の水素バリア膜１１の上に第２の絶縁膜１２
が形成されている。
・防止され、信頼性に優れたメモリセルキャパシタを備
える半導体装置を提供する。 【解決手段】 メモリセルキャパシタＣは、第１の水素
バリア膜８の上に形成された下部電極７と、下部電極７
の上に形成された強誘電体材料からなる容量絶縁膜９
と、容量絶縁膜９の上に形成された上部電極１０を備え
る。第１の水素バリア膜８およびメモリセルキャパシタ
Ｃの上には、メモリセルキャパシタＣを覆うように層間
膜１５が形成されている。層間膜１５は、メモリセルキ
ャパシタＣのエッジ部Ｅの段差を緩和する。層間膜１５
の上には、第２の水素バリア膜１１が形成されており、
さらに第２の水素バリア膜１１の上に第２の絶縁膜１２
が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に、半導体記憶装置の信頼
性向上に関する。
よびその製造方法に関し、特に、半導体記憶装置の信頼
性向上に関する。
【０００２】
【従来の技術】近年、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3、
ＳｒＢｉ2Ｔａ2Ｏ9等のヒステリシス特性を有する強誘
電体材料を容量絶縁膜に用いたメモリセルキャパシタを
有する強誘電体メモリ装置が開発されている。
ＳｒＢｉ2Ｔａ2Ｏ9等のヒステリシス特性を有する強誘
電体材料を容量絶縁膜に用いたメモリセルキャパシタを
有する強誘電体メモリ装置が開発されている。
【０００３】強誘電体メモリ装置を実現するための最重
要課題は、メモリセルキャパシタの特性を劣化させるこ
となく集積化を実現するための構造およびその製造方法
を開発することである。特に、容量絶縁膜に用いられる
強誘電体材料は、酸素原子を持つ層状酸化物であり、メ
モリセルキャパシタ形成以降の工程中の水素雰囲気中で
容易に還元されると、強誘電体の特性が劣化する。
要課題は、メモリセルキャパシタの特性を劣化させるこ
となく集積化を実現するための構造およびその製造方法
を開発することである。特に、容量絶縁膜に用いられる
強誘電体材料は、酸素原子を持つ層状酸化物であり、メ
モリセルキャパシタ形成以降の工程中の水素雰囲気中で
容易に還元されると、強誘電体の特性が劣化する。
【０００４】例えば、半導体装置の微細化に伴って、ア
スペクト比の大きなコンタクトホールの埋め込みには、
ＣＶＤ法によるタングステン（Ｗ）の成膜が広く用いら
れている。Ｗの成膜には、以下に示す式１で表わされる
反応が用いられる。
スペクト比の大きなコンタクトホールの埋め込みには、
ＣＶＤ法によるタングステン（Ｗ）の成膜が広く用いら
れている。Ｗの成膜には、以下に示す式１で表わされる
反応が用いられる。
【０００５】
２ＷＦ6＋３ＳｉＨ4→２Ｗ＋３ＳｉＦ4＋６Ｈ2 （１）
上記式１で表される反応は、非常に強い還元性雰囲気中
で行なわれる。また、Ａｌ配線形成後には、ＭＯＳトラ
ンジスタの特性確保のため、水素を含んだ雰囲気中でア
ニールが行なわれる。他にも、半導体装置の製造プロセ
スには、水素が発生する工程や水素を用いる工程が多数
含まれている。
で行なわれる。また、Ａｌ配線形成後には、ＭＯＳトラ
ンジスタの特性確保のため、水素を含んだ雰囲気中でア
ニールが行なわれる。他にも、半導体装置の製造プロセ
スには、水素が発生する工程や水素を用いる工程が多数
含まれている。
【０００６】水素は半導体装置に用いられるほとんどの
材料を透過するので、従来の強誘電体メモリ装置では、
メモリセルキャパシタ形成以降の工程での水素発生の低
減や還元性雰囲気の抑制を図る、あるいは絶縁性水素バ
リア膜によりメモリセルキャパシタを被覆するなどし
て、製造工程中のメモリセルキャパシタの特性劣化を防
ぐ工夫がなされている。その一例として、以下に、水素
バリア膜を用いることによって、製造工程においてメモ
リセルキャパシタの特性劣化を抑制・防止する方法を説
明する。
材料を透過するので、従来の強誘電体メモリ装置では、
メモリセルキャパシタ形成以降の工程での水素発生の低
減や還元性雰囲気の抑制を図る、あるいは絶縁性水素バ
リア膜によりメモリセルキャパシタを被覆するなどし
て、製造工程中のメモリセルキャパシタの特性劣化を防
ぐ工夫がなされている。その一例として、以下に、水素
バリア膜を用いることによって、製造工程においてメモ
リセルキャパシタの特性劣化を抑制・防止する方法を説
明する。
【０００７】図１６は、製造工程におけるメモリセルキ
ャパシタの特性劣化を抑制・防止する第１の従来のメモ
リセル１０００を示す断面図である。
ャパシタの特性劣化を抑制・防止する第１の従来のメモ
リセル１０００を示す断面図である。
【０００８】メモリセル１０００は、メモリセルトラン
ジスタとして用いられるＭＯＳトランジスタＴｒと、メ
モリセルキャパシタＣとを有する。ＭＯＳトランジスタ
Ｔｒは、半導体基板Ｓ上に形成されたゲート電極１と高
濃度不純物拡散領域２とから構成されている。各メモリ
セルのそれぞれのＭＯＳトランジスタＴｒは、埋め込み
分離領域（以下、ＳＴＩ分離領域と称する）３によって
電気的に分離されている。ゲート電極１にはワード線
（不図示）が接続されており、高濃度不純物拡散領域２
の一方にはビット線４が接続されている。ＭＯＳトラン
ジスタＴｒが形成された半導体基板Ｓ上には、第１の絶
縁膜５と、第１の水素バリア膜８とが形成されている。
ジスタとして用いられるＭＯＳトランジスタＴｒと、メ
モリセルキャパシタＣとを有する。ＭＯＳトランジスタ
Ｔｒは、半導体基板Ｓ上に形成されたゲート電極１と高
濃度不純物拡散領域２とから構成されている。各メモリ
セルのそれぞれのＭＯＳトランジスタＴｒは、埋め込み
分離領域（以下、ＳＴＩ分離領域と称する）３によって
電気的に分離されている。ゲート電極１にはワード線
（不図示）が接続されており、高濃度不純物拡散領域２
の一方にはビット線４が接続されている。ＭＯＳトラン
ジスタＴｒが形成された半導体基板Ｓ上には、第１の絶
縁膜５と、第１の水素バリア膜８とが形成されている。
【０００９】メモリセルキャパシタＣは、第１の水素バ
リア膜８の上に形成された下部電極７と、下部電極７の
上に形成された強誘電体材料からなる容量絶縁膜９と、
容量絶縁膜９の上に形成された上部電極１０を備える。
下部電極７には、第１の絶縁膜５および第１の水素バリ
ア膜８を貫通するコンタクトプラグ６を介してもう一方
の高濃度不純物拡散領域２に接続されている。
リア膜８の上に形成された下部電極７と、下部電極７の
上に形成された強誘電体材料からなる容量絶縁膜９と、
容量絶縁膜９の上に形成された上部電極１０を備える。
下部電極７には、第１の絶縁膜５および第１の水素バリ
ア膜８を貫通するコンタクトプラグ６を介してもう一方
の高濃度不純物拡散領域２に接続されている。
【００１０】第１の水素バリア膜８およびメモリセルキ
ャパシタＣの上には、メモリセルキャパシタＣを覆うよ
うに第２の水素バリア膜１１が形成されており、さら
に、第２の水素バリア膜１１の上に第２の絶縁膜１２が
形成されている。上部電極１０は、第２の水素バリア膜
１１および第２の絶縁膜１２を貫通するコンタクトプラ
グ１３を介してＡｌ配線１４に接続されている。
ャパシタＣの上には、メモリセルキャパシタＣを覆うよ
うに第２の水素バリア膜１１が形成されており、さら
に、第２の水素バリア膜１１の上に第２の絶縁膜１２が
形成されている。上部電極１０は、第２の水素バリア膜
１１および第２の絶縁膜１２を貫通するコンタクトプラ
グ１３を介してＡｌ配線１４に接続されている。
【００１１】図１７は、製造工程におけるメモリセルキ
ャパシタの特性劣化を防ぐ第２の従来のメモリセルを示
す断面図である。
ャパシタの特性劣化を防ぐ第２の従来のメモリセルを示
す断面図である。
【００１２】図１７に示すメモリセル１１００は、図１
６に示す第１の従来のメモリセルとほぼ同じ構造を有し
ている。但し、第２の水素バリア膜１１が、第２の絶縁
膜１２上に形成されている点が第１の従来のメモリセル
１０００と異なる。
６に示す第１の従来のメモリセルとほぼ同じ構造を有し
ている。但し、第２の水素バリア膜１１が、第２の絶縁
膜１２上に形成されている点が第１の従来のメモリセル
１０００と異なる。
【００１３】
【発明が解決しようとする課題】一般的な水素バリア膜
の成膜方法としては、ＣＶＤ法やスパッタ法などが用い
られる。しかしながら、ＣＶＤ法はガス中に水素が含ま
れていることが多く、成膜中に水素や水分を発生し、強
誘電体材料からなる容量絶縁膜を劣化させるという課題
がある。このため、上記従来のメモリセルの製造では、
メモリセルキャパシタＣの形成後の工程で形成される第
２の水素バリア膜１１は、成膜中に水素の発生のないス
パッタ法により、例えばＡｌ2Ｏ3やＴｉＮなどの材料を
用いて形成される。
の成膜方法としては、ＣＶＤ法やスパッタ法などが用い
られる。しかしながら、ＣＶＤ法はガス中に水素が含ま
れていることが多く、成膜中に水素や水分を発生し、強
誘電体材料からなる容量絶縁膜を劣化させるという課題
がある。このため、上記従来のメモリセルの製造では、
メモリセルキャパシタＣの形成後の工程で形成される第
２の水素バリア膜１１は、成膜中に水素の発生のないス
パッタ法により、例えばＡｌ2Ｏ3やＴｉＮなどの材料を
用いて形成される。
【００１４】しかしながら、図１６に示す第１の従来の
メモリセル１０００では、図１８に示すように、メモリ
セルキャパシタＣのエッジ部分Ｅで第２の水素バリア膜
１１の段差被覆性が悪い。このため、エッジ部分Ｅにお
ける第２の水素バリア膜１１の結晶性・緻密性に悪影響
が生じ、粒界が発生する。このように発生した粒界か
ら、メモリセル１０００の第２の絶縁膜１２を透過した
水素が侵入することがある。侵入した水素は、強誘電体
材料からなる容量絶縁膜９を劣化させる。
メモリセル１０００では、図１８に示すように、メモリ
セルキャパシタＣのエッジ部分Ｅで第２の水素バリア膜
１１の段差被覆性が悪い。このため、エッジ部分Ｅにお
ける第２の水素バリア膜１１の結晶性・緻密性に悪影響
が生じ、粒界が発生する。このように発生した粒界か
ら、メモリセル１０００の第２の絶縁膜１２を透過した
水素が侵入することがある。侵入した水素は、強誘電体
材料からなる容量絶縁膜９を劣化させる。
【００１５】また、図１７に示す第２の従来のメモリセ
ルでは、Ａｌ配線１４と上部電極１０とを接続するコン
タクトプラグ１３を形成する際に、コンタクトプラグ１
３が形成される接続孔の側壁から水素が侵入する。侵入
した水素は、第２の絶縁膜１２中を拡散し、強誘電体材
料からなる容量絶縁膜９に到達して劣化させる。
ルでは、Ａｌ配線１４と上部電極１０とを接続するコン
タクトプラグ１３を形成する際に、コンタクトプラグ１
３が形成される接続孔の側壁から水素が侵入する。侵入
した水素は、第２の絶縁膜１２中を拡散し、強誘電体材
料からなる容量絶縁膜９に到達して劣化させる。
【００１６】以上に述べたように、上記従来のメモリセ
ルにおいて、強誘電体材料からなる容量絶縁膜の劣化を
抑制・防止することが非常に困難である。
ルにおいて、強誘電体材料からなる容量絶縁膜の劣化を
抑制・防止することが非常に困難である。
【００１７】本発明は、上記不具合を解決するためにな
されたものであり、水素や還元性雰囲気による特性の劣
化が抑制・防止され、信頼性に優れたメモリセルキャパ
シタを備える半導体装置を提供することを目的とする。
されたものであり、水素や還元性雰囲気による特性の劣
化が抑制・防止され、信頼性に優れたメモリセルキャパ
シタを備える半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板と、上記半導体基板の上方に設けられた
第１電極と、上記第１電極上に形成された容量絶縁膜
と、上記容量絶縁膜上に設けられた第２電極とを有する
データ記憶用のメモリセルキャパシタと、上記メモリセ
ルキャパシタを上方および側方から被覆する段差緩和用
膜と、上記段差緩和用膜を被覆する被覆水素バリア膜と
を備える。
は、半導体基板と、上記半導体基板の上方に設けられた
第１電極と、上記第１電極上に形成された容量絶縁膜
と、上記容量絶縁膜上に設けられた第２電極とを有する
データ記憶用のメモリセルキャパシタと、上記メモリセ
ルキャパシタを上方および側方から被覆する段差緩和用
膜と、上記段差緩和用膜を被覆する被覆水素バリア膜と
を備える。
【００１９】本発明によれば、メモリセルキャパシタを
覆うように、メモリセルキャパシタのエッジ部の段差を
緩和する段差緩和用膜が形成されている。このため、被
覆水素バリア膜の段差被覆性が向上する。従って、段差
緩和用膜の上に形成される被覆水素バリア膜は、従来の
メモリセルに比べてエッジ部における結晶性・緻密性が
維持される。このことによって、エッジ部からの水素の
侵入および拡散によるメモリセルキャパシタの容量絶縁
膜の特性劣化が抑制・防止される。
覆うように、メモリセルキャパシタのエッジ部の段差を
緩和する段差緩和用膜が形成されている。このため、被
覆水素バリア膜の段差被覆性が向上する。従って、段差
緩和用膜の上に形成される被覆水素バリア膜は、従来の
メモリセルに比べてエッジ部における結晶性・緻密性が
維持される。このことによって、エッジ部からの水素の
侵入および拡散によるメモリセルキャパシタの容量絶縁
膜の特性劣化が抑制・防止される。
【００２０】上記段差緩和用膜は、Ｏ3およびＴＥＯＳ
を使用した常圧熱ＣＶＤ法により形成されていることが
好ましい。
を使用した常圧熱ＣＶＤ法により形成されていることが
好ましい。
【００２１】Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶ
Ｄ法では、膜形成工程における温度が低く、水素もほと
んど発生しない。このため、容量絶縁膜にダメージを与
えることなく段差緩和用膜を形成することが可能であ
る。さらに、Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶ
Ｄ法により段差緩和用膜を形成すると、段差緩和用膜の
表面が自然になだらかになる。つまり、段差緩和用膜の
なだらかな表面を非常に容易に形成できる。
Ｄ法では、膜形成工程における温度が低く、水素もほと
んど発生しない。このため、容量絶縁膜にダメージを与
えることなく段差緩和用膜を形成することが可能であ
る。さらに、Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶ
Ｄ法により段差緩和用膜を形成すると、段差緩和用膜の
表面が自然になだらかになる。つまり、段差緩和用膜の
なだらかな表面を非常に容易に形成できる。
【００２２】上記被覆水素バリア膜は、スパッタ法によ
り形成されていることが好ましい。
り形成されていることが好ましい。
【００２３】スパッタ法では水素が発生しないので、水
素によるメモリセルキャパシタの容量絶縁膜の特性劣化
を抑制・防止できる。
素によるメモリセルキャパシタの容量絶縁膜の特性劣化
を抑制・防止できる。
【００２４】上記第１電極の下方に設けられた下敷き水
素バリア膜をさらに備えることが好ましい。
素バリア膜をさらに備えることが好ましい。
【００２５】このことによって、半導体基板側からの水
素の侵入および拡散によるメモリセルキャパシタの容量
絶縁膜の特性劣化を抑制・防止できる。
素の侵入および拡散によるメモリセルキャパシタの容量
絶縁膜の特性劣化を抑制・防止できる。
【００２６】上記下敷き水素バリア膜は、上記メモリセ
ルキャパシタの周辺部において上記被覆水素バリア膜と
接していることが好ましい。
ルキャパシタの周辺部において上記被覆水素バリア膜と
接していることが好ましい。
【００２７】このことによって、メモリセルキャパシタ
が下敷き水素バリア膜と被覆水素バリア膜とによって完
全に密封されるので、水素による容量絶縁膜の特性劣化
を抑制・防止する効果が向上する。
が下敷き水素バリア膜と被覆水素バリア膜とによって完
全に密封されるので、水素による容量絶縁膜の特性劣化
を抑制・防止する効果が向上する。
【００２８】上記被覆水素バリア膜と上記下敷き水素バ
リア膜とがほぼ同一外形になるようにパターニングされ
ていることが好ましい。
リア膜とがほぼ同一外形になるようにパターニングされ
ていることが好ましい。
【００２９】被覆水素バリア膜および下敷き水素バリア
膜が形成されていない領域にコンタクトプラグを設ける
構成とする場合に、上記２つの膜を貫通することによる
コンタクトプラグの形状悪化を抑制・防止することがで
きる。
膜が形成されていない領域にコンタクトプラグを設ける
構成とする場合に、上記２つの膜を貫通することによる
コンタクトプラグの形状悪化を抑制・防止することがで
きる。
【００３０】上記被覆水素バリア膜は、上記段差緩和用
膜を上方から被覆するバリア膜と、上記段差緩和用膜を
側方から被覆するサイドウォールとからなる構成として
もよい。
膜を上方から被覆するバリア膜と、上記段差緩和用膜を
側方から被覆するサイドウォールとからなる構成として
もよい。
【００３１】上記第１電極は、上記下敷き水素バリア膜
に埋め込まれていることが好ましい。
に埋め込まれていることが好ましい。
【００３２】このことによって、第１電極の厚さの分だ
けメモリセルキャパシタの下敷き水素バリア膜の表面か
らの高さを低減できる。このため、被覆水素バリア膜の
段差が低減される。従って、被覆水素バリア膜をパター
ニングする際のレジスト膜厚、パターニングへの影響が
抑制され、メモリセルのさらなる微細化が実現できる。
けメモリセルキャパシタの下敷き水素バリア膜の表面か
らの高さを低減できる。このため、被覆水素バリア膜の
段差が低減される。従って、被覆水素バリア膜をパター
ニングする際のレジスト膜厚、パターニングへの影響が
抑制され、メモリセルのさらなる微細化が実現できる。
【００３３】上記第１電極は、下部に導電性水素バリア
膜を備えることが好ましい。
膜を備えることが好ましい。
【００３４】このことによって、第１電極に接続される
コンタクトプラグ等から拡散してくる極微量の水素によ
る容量絶縁膜の特性劣化を抑制・防止することができ
る。
コンタクトプラグ等から拡散してくる極微量の水素によ
る容量絶縁膜の特性劣化を抑制・防止することができ
る。
【００３５】本発明の半導体記憶装置の製造方法は、半
導体基板の上方に、第１電極と、上記第１電極上に形成
された容量絶縁膜と、上記容量絶縁膜上に設けられた第
２電極とを有するメモリセルキャパシタを形成する工程
（ａ）と、上記工程（ａ）の後に、基板上に、上記メモ
リセルキャパシタを被覆する段差緩和用膜を形成する工
程（ｂ）と、基板上に、上記段差緩和用膜を被覆する被
覆水素バリア膜を形成する工程（ｃ）とを含む。
導体基板の上方に、第１電極と、上記第１電極上に形成
された容量絶縁膜と、上記容量絶縁膜上に設けられた第
２電極とを有するメモリセルキャパシタを形成する工程
（ａ）と、上記工程（ａ）の後に、基板上に、上記メモ
リセルキャパシタを被覆する段差緩和用膜を形成する工
程（ｂ）と、基板上に、上記段差緩和用膜を被覆する被
覆水素バリア膜を形成する工程（ｃ）とを含む。
【００３６】本発明によれば、メモリセルキャパシタを
覆うように、メモリセルキャパシタのエッジ部の段差を
緩和する段差緩和用膜が形成されている。このため、被
覆水素バリア膜の段差被覆性が向上する。従って、段差
緩和用膜の上に形成される被覆水素バリア膜は、従来の
メモリセルに比べてエッジ部における結晶性・緻密性が
維持される。このことによって、エッジ部からの水素の
侵入および拡散によるメモリセルキャパシタの容量絶縁
膜の特性劣化が抑制・防止された、信頼性の高い半導体
記憶装置が得られる。
覆うように、メモリセルキャパシタのエッジ部の段差を
緩和する段差緩和用膜が形成されている。このため、被
覆水素バリア膜の段差被覆性が向上する。従って、段差
緩和用膜の上に形成される被覆水素バリア膜は、従来の
メモリセルに比べてエッジ部における結晶性・緻密性が
維持される。このことによって、エッジ部からの水素の
侵入および拡散によるメモリセルキャパシタの容量絶縁
膜の特性劣化が抑制・防止された、信頼性の高い半導体
記憶装置が得られる。
【００３７】上記工程（ａ）の前に、上記半導体基板の
上方に下敷き水素バリア膜を形成する工程（ｄ）をさら
に含み、上記工程（ａ）では、上記下敷き水素バリア膜
の上に上記第１電極を形成することが好ましい。
上方に下敷き水素バリア膜を形成する工程（ｄ）をさら
に含み、上記工程（ａ）では、上記下敷き水素バリア膜
の上に上記第１電極を形成することが好ましい。
【００３８】このことによって、半導体基板側からの水
素の侵入および拡散によるメモリセルキャパシタの容量
絶縁膜の特性劣化を抑制・防止できる。
素の侵入および拡散によるメモリセルキャパシタの容量
絶縁膜の特性劣化を抑制・防止できる。
【００３９】上記工程（ｂ）の後に、上記メモリセルキ
ャパシタの周辺部において、上記段差緩和用膜を除去す
る工程（ｅ）をさらに含み、上記工程（ｃ）では、上記
被覆水素バリア膜を、上記メモリセルキャパシタの周辺
部において上記下敷き水素バリア膜に接するように形成
することが好ましい。
ャパシタの周辺部において、上記段差緩和用膜を除去す
る工程（ｅ）をさらに含み、上記工程（ｃ）では、上記
被覆水素バリア膜を、上記メモリセルキャパシタの周辺
部において上記下敷き水素バリア膜に接するように形成
することが好ましい。
【００４０】このことによって、メモリセルキャパシタ
の周辺部において、下敷き水素バリア膜の一部が被覆水
素バリア膜と接する。従って、メモリセルキャパシタが
下敷き水素バリア膜と被覆水素バリア膜とによって完全
に密封されるので、水素による容量絶縁膜の特性劣化を
抑制・防止する効果が向上する。
の周辺部において、下敷き水素バリア膜の一部が被覆水
素バリア膜と接する。従って、メモリセルキャパシタが
下敷き水素バリア膜と被覆水素バリア膜とによって完全
に密封されるので、水素による容量絶縁膜の特性劣化を
抑制・防止する効果が向上する。
【００４１】上記工程（ｅ）では、ウェットエッチング
法を用いてもよい。
法を用いてもよい。
【００４２】上記工程（ｅ）の後に、同一のマスクを用
いて、上記メモリセルキャパシタの周辺部に位置する上
記被覆水素バリア膜と上記下敷き水素バリア膜とをパタ
ーニングする工程（ｆ）をさらに含むことが好ましい。
いて、上記メモリセルキャパシタの周辺部に位置する上
記被覆水素バリア膜と上記下敷き水素バリア膜とをパタ
ーニングする工程（ｆ）をさらに含むことが好ましい。
【００４３】被覆水素バリア膜および下敷き水素バリア
膜が形成されていない領域にコンタクトプラグを設ける
構成とする場合に、上記２つの膜を貫通することによる
コンタクトプラグの形状悪化を抑制・防止することがで
きる。
膜が形成されていない領域にコンタクトプラグを設ける
構成とする場合に、上記２つの膜を貫通することによる
コンタクトプラグの形状悪化を抑制・防止することがで
きる。
【００４４】上記工程（ｃ）の後に、上記メモリセルキ
ャパシタの周辺部において、上記段差緩和用膜および上
記被覆水素バリア膜を除去して上記下敷き水素バリア膜
を露出させる工程（ｇ）と、基板上に第２の被覆水素バ
リア膜を形成する工程（ｈ）と、上記第２の被覆水素バ
リア膜をエッチバックすることによって、上記被覆水素
バリア膜および上記段差緩和用膜を側面から被覆するサ
イドウォールを形成する工程（ｉ）とをさらに含んでも
よい。
ャパシタの周辺部において、上記段差緩和用膜および上
記被覆水素バリア膜を除去して上記下敷き水素バリア膜
を露出させる工程（ｇ）と、基板上に第２の被覆水素バ
リア膜を形成する工程（ｈ）と、上記第２の被覆水素バ
リア膜をエッチバックすることによって、上記被覆水素
バリア膜および上記段差緩和用膜を側面から被覆するサ
イドウォールを形成する工程（ｉ）とをさらに含んでも
よい。
【００４５】上記工程（ｂ）では、上記段差緩和用膜を
Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって
形成することが好ましい。
Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって
形成することが好ましい。
【００４６】Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶ
Ｄ法では、膜形成工程における温度が低く、水素もほと
んど発生しない。このため、容量絶縁膜にダメージを与
えることなく段差緩和用膜を形成することが可能であ
る。さらに、Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶ
Ｄ法により段差緩和用膜を形成すると、段差緩和用膜の
表面が自然になだらかになる。つまり、段差緩和用膜の
なだらかな表面を非常に容易に形成できる。
Ｄ法では、膜形成工程における温度が低く、水素もほと
んど発生しない。このため、容量絶縁膜にダメージを与
えることなく段差緩和用膜を形成することが可能であ
る。さらに、Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶ
Ｄ法により段差緩和用膜を形成すると、段差緩和用膜の
表面が自然になだらかになる。つまり、段差緩和用膜の
なだらかな表面を非常に容易に形成できる。
【００４７】上記工程（ｃ）では、上記被覆水素バリア
膜をスパッタ法によって形成することが好ましい。
膜をスパッタ法によって形成することが好ましい。
【００４８】スパッタ法では水素が発生しないので、水
素によるメモリセルキャパシタの容量絶縁膜の特性劣化
を抑制・防止できる。
素によるメモリセルキャパシタの容量絶縁膜の特性劣化
を抑制・防止できる。
【００４９】本発明の別の半導体記憶装置の製造方法
は、半導体基板上に第１電極を形成する工程（ａ）と、
上記工程（ａ）の後に、基板上に下敷き水素バリア膜を
形成する工程（ｂ）と、上記下敷き水素バリア膜を上記
第１電極の表面が露出するまで除去して、上記下敷き水
素バリア膜中に上記第１電極を埋め込む工程（ｃ）と、
上記第１電極上に容量絶縁膜を形成する工程（ｄ）と、
上記容量絶縁膜上に第２電極用膜を形成する工程（ｅ）
と、上記容量絶縁膜と上記第２電極用膜とをパターニン
グすることによってメモリセルキャパシタを形成する工
程（ｆ）と、上記工程（ｆ）の後に、基板上に、上記メ
モリセルキャパシタを被覆する段差緩和用膜を形成する
工程（ｇ）と、基板上に、上記段差緩和用膜を被覆する
被覆水素バリア膜を形成する工程（ｈ）とを含む。
は、半導体基板上に第１電極を形成する工程（ａ）と、
上記工程（ａ）の後に、基板上に下敷き水素バリア膜を
形成する工程（ｂ）と、上記下敷き水素バリア膜を上記
第１電極の表面が露出するまで除去して、上記下敷き水
素バリア膜中に上記第１電極を埋め込む工程（ｃ）と、
上記第１電極上に容量絶縁膜を形成する工程（ｄ）と、
上記容量絶縁膜上に第２電極用膜を形成する工程（ｅ）
と、上記容量絶縁膜と上記第２電極用膜とをパターニン
グすることによってメモリセルキャパシタを形成する工
程（ｆ）と、上記工程（ｆ）の後に、基板上に、上記メ
モリセルキャパシタを被覆する段差緩和用膜を形成する
工程（ｇ）と、基板上に、上記段差緩和用膜を被覆する
被覆水素バリア膜を形成する工程（ｈ）とを含む。
【００５０】本発明の別の半導体記憶装置の製造方法に
よれば、第１電極の厚さの分だけメモリセルキャパシタ
の下敷き水素バリア膜の表面からの高さを低減できる。
このため、被覆水素バリア膜の段差が低減される。従っ
て、被覆水素バリア膜をパターニングする際のレジスト
膜厚、パターニングへの影響が抑制され、メモリセルの
さらなる微細化が実現できる。
よれば、第１電極の厚さの分だけメモリセルキャパシタ
の下敷き水素バリア膜の表面からの高さを低減できる。
このため、被覆水素バリア膜の段差が低減される。従っ
て、被覆水素バリア膜をパターニングする際のレジスト
膜厚、パターニングへの影響が抑制され、メモリセルの
さらなる微細化が実現できる。
【００５１】上記工程（ｇ）の後に、上記メモリセルキ
ャパシタの周辺部において、上記段差緩和用膜を除去す
る工程（ｉ）をさらに含み、上記工程（ｈ）では、上記
被覆水素バリア膜を、上記メモリセルキャパシタの周辺
部において上記下敷き水素バリア膜に接するように形成
することが好ましい。
ャパシタの周辺部において、上記段差緩和用膜を除去す
る工程（ｉ）をさらに含み、上記工程（ｈ）では、上記
被覆水素バリア膜を、上記メモリセルキャパシタの周辺
部において上記下敷き水素バリア膜に接するように形成
することが好ましい。
【００５２】このことによって、メモリセルキャパシタ
の周辺部において、下敷き水素バリア膜の一部が被覆水
素バリア膜と接する。従って、メモリセルキャパシタが
下敷き水素バリア膜と被覆水素バリア膜とによって完全
に密封されるので、水素による容量絶縁膜の特性劣化を
抑制・防止する効果が向上する。
の周辺部において、下敷き水素バリア膜の一部が被覆水
素バリア膜と接する。従って、メモリセルキャパシタが
下敷き水素バリア膜と被覆水素バリア膜とによって完全
に密封されるので、水素による容量絶縁膜の特性劣化を
抑制・防止する効果が向上する。
【００５３】上記工程（ｇ）では、上記段差緩和用膜を
Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって
形成することが好ましい。
Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって
形成することが好ましい。
【００５４】上記工程（ｈ）では、上記被覆水素バリア
膜をスパッタ法によって形成することが好ましい。
膜をスパッタ法によって形成することが好ましい。
【００５５】
【発明の実施の形態】以下、本発明の実施形態につい
て、図１から図１５を参照しながら説明する。なお、簡
単のため、各実施形態に共通する構成要素は、同一の参
照符号で示す。
て、図１から図１５を参照しながら説明する。なお、簡
単のため、各実施形態に共通する構成要素は、同一の参
照符号で示す。
【００５６】（実施形態１）図１は、本実施形態のメモ
リセルキャパシタを備えるメモリセルの断面図を示す図
である。図２は、本実施形態のメモリセルが備えるメモ
リセルキャパシタのエッジ部Ｅを拡大した図である。
リセルキャパシタを備えるメモリセルの断面図を示す図
である。図２は、本実施形態のメモリセルが備えるメモ
リセルキャパシタのエッジ部Ｅを拡大した図である。
【００５７】図１に示すように、本実施形態のメモリセ
ル１００は、メモリセルトランジスタとして用いられる
ＭＯＳトランジスタＴｒと、メモリセルキャパシタＣと
を有する。
ル１００は、メモリセルトランジスタとして用いられる
ＭＯＳトランジスタＴｒと、メモリセルキャパシタＣと
を有する。
【００５８】ＭＯＳトランジスタＴｒは、半導体基板Ｓ
上に形成されたゲート絶縁膜（不図示）と、ゲート絶縁
膜上に形成されたゲート電極１と、半導体基板Ｓ上のゲ
ート電極１を挟む領域に形成された高濃度不純物拡散領
域２とから構成されている。各メモリセルのそれぞれの
ＭＯＳトランジスタＴｒは、埋め込み分離領域（以下、
ＳＴＩ分離領域と称する）３によって電気的に分離され
ている。ゲート電極１にはワード線（不図示）が接続さ
れており、高濃度不純物拡散領域２の一方にはビット線
４が接続されている。ＭＯＳトランジスタＴｒが形成さ
れた半導体基板Ｓ上には、第１の絶縁膜５と、半導体基
板Ｓ側からの水素の侵入および拡散を抑制・防止する第
１の水素バリア膜８とが形成されている。
上に形成されたゲート絶縁膜（不図示）と、ゲート絶縁
膜上に形成されたゲート電極１と、半導体基板Ｓ上のゲ
ート電極１を挟む領域に形成された高濃度不純物拡散領
域２とから構成されている。各メモリセルのそれぞれの
ＭＯＳトランジスタＴｒは、埋め込み分離領域（以下、
ＳＴＩ分離領域と称する）３によって電気的に分離され
ている。ゲート電極１にはワード線（不図示）が接続さ
れており、高濃度不純物拡散領域２の一方にはビット線
４が接続されている。ＭＯＳトランジスタＴｒが形成さ
れた半導体基板Ｓ上には、第１の絶縁膜５と、半導体基
板Ｓ側からの水素の侵入および拡散を抑制・防止する第
１の水素バリア膜８とが形成されている。
【００５９】メモリセルキャパシタＣは、第１の水素バ
リア膜８の上に形成された下部電極７と、下部電極７の
上に形成された強誘電体材料からなる容量絶縁膜９と、
容量絶縁膜９の上に形成された上部電極１０を備える。
下部電極７は、第１の絶縁膜５および第１の水素バリア
膜８を貫通するコンタクトプラグ６を介してもう一方の
高濃度不純物拡散領域２に接続されている。
リア膜８の上に形成された下部電極７と、下部電極７の
上に形成された強誘電体材料からなる容量絶縁膜９と、
容量絶縁膜９の上に形成された上部電極１０を備える。
下部電極７は、第１の絶縁膜５および第１の水素バリア
膜８を貫通するコンタクトプラグ６を介してもう一方の
高濃度不純物拡散領域２に接続されている。
【００６０】第１の水素バリア膜８およびメモリセルキ
ャパシタＣの上には、メモリセルキャパシタＣを覆うよ
うに層間膜１５が形成されている。層間膜１５は、図２
に示すように、メモリセルキャパシタＣのエッジ部Ｅの
段差を緩和する。層間膜１５の上には、第２の水素バリ
ア膜１１が形成されており、さらに第２の水素バリア膜
１１の上に第２の絶縁膜１２が形成されている。上部電
極１０は、第２の水素バリア膜１１および第２の絶縁膜
１２を貫通するコンタクトプラグ１３を介してＡｌ配線
１４に接続されている。
ャパシタＣの上には、メモリセルキャパシタＣを覆うよ
うに層間膜１５が形成されている。層間膜１５は、図２
に示すように、メモリセルキャパシタＣのエッジ部Ｅの
段差を緩和する。層間膜１５の上には、第２の水素バリ
ア膜１１が形成されており、さらに第２の水素バリア膜
１１の上に第２の絶縁膜１２が形成されている。上部電
極１０は、第２の水素バリア膜１１および第２の絶縁膜
１２を貫通するコンタクトプラグ１３を介してＡｌ配線
１４に接続されている。
【００６１】本実施形態では、図１に示すように、第１
の水素バリア膜８およびメモリセルキャパシタＣの上に
は、メモリセルキャパシタＣを覆うように、メモリセル
キャパシタＣのエッジ部Ｅの段差を緩和する層間膜１５
が形成されている。このため、第２の水素バリア膜１１
の段差被覆性が向上する。従って、層間膜１５の上に形
成される第２の水素バリア膜１１は、図２に示すよう
に、従来のメモリセル１０００に比べてエッジ部Ｅにお
ける結晶性・緻密性が維持されている。このことによる
効果を、図３を参照しながらさらに説明する。
の水素バリア膜８およびメモリセルキャパシタＣの上に
は、メモリセルキャパシタＣを覆うように、メモリセル
キャパシタＣのエッジ部Ｅの段差を緩和する層間膜１５
が形成されている。このため、第２の水素バリア膜１１
の段差被覆性が向上する。従って、層間膜１５の上に形
成される第２の水素バリア膜１１は、図２に示すよう
に、従来のメモリセル１０００に比べてエッジ部Ｅにお
ける結晶性・緻密性が維持されている。このことによる
効果を、図３を参照しながらさらに説明する。
【００６２】図３は、本実施形態のメモリセル１００お
よび従来のメモリセル１０００に設けられたそれぞれの
メモリセルキャパシタの分極特性を示すグラフである。
図３中のＦ１は、第１の従来のメモリセル１０００（す
なわち、層間膜１５が設けられていない）にアニールの
ための水素処理を行なった後のメモリセルキャパシタＣ
の分極特性、Ｆ２は、本実施形態のメモリセル１００
（すなわち、層間膜１５が設けられている）にアニール
のための水素処理を行なった後のメモリセルキャパシタ
Ｃの分極特性、Ｆ３は、本実施形態のメモリセル１００
にアニールのための水素処理を行なう前のメモリセルキ
ャパシタＣの分極特性をそれぞれ示す。
よび従来のメモリセル１０００に設けられたそれぞれの
メモリセルキャパシタの分極特性を示すグラフである。
図３中のＦ１は、第１の従来のメモリセル１０００（す
なわち、層間膜１５が設けられていない）にアニールの
ための水素処理を行なった後のメモリセルキャパシタＣ
の分極特性、Ｆ２は、本実施形態のメモリセル１００
（すなわち、層間膜１５が設けられている）にアニール
のための水素処理を行なった後のメモリセルキャパシタ
Ｃの分極特性、Ｆ３は、本実施形態のメモリセル１００
にアニールのための水素処理を行なう前のメモリセルキ
ャパシタＣの分極特性をそれぞれ示す。
【００６３】図３に示すように、本実施形態のメモリセ
ル１００（段差緩和用の層間膜１５が設けられている）
では、水素処理前（Ｆ３）と後（Ｆ２）とで分極量（１
２μＣ／ｃｍ2）に変化がない。これに対し、従来のメ
モリセル１０００（段差緩和用の層間膜１５が設けられ
ていない）では、水素処理後（Ｆ１）に分極量が２μＣ
／ｃｍ2と大きく低下している。
ル１００（段差緩和用の層間膜１５が設けられている）
では、水素処理前（Ｆ３）と後（Ｆ２）とで分極量（１
２μＣ／ｃｍ2）に変化がない。これに対し、従来のメ
モリセル１０００（段差緩和用の層間膜１５が設けられ
ていない）では、水素処理後（Ｆ１）に分極量が２μＣ
／ｃｍ2と大きく低下している。
【００６４】これは、従来のメモリセル１０００では、
図１８に示すように、メモリセルキャパシタＣのエッジ
部Ｅでの第２の水素バリア膜１１の段差被覆性が悪いこ
とが原因である。エッジ部Ｅでの第２の水素バリア膜１
１の段差被覆性が悪いため、エッジ部Ｅにおいて膜厚が
薄くなっている上に、さらに第２の水素バリア膜１１の
結晶状態が平坦部と異なり、緻密性も低下している。こ
のことによって、エッジ部Ｅからの水素の侵入および拡
散によるメモリセルキャパシタＣの分極特性が劣化す
る。
図１８に示すように、メモリセルキャパシタＣのエッジ
部Ｅでの第２の水素バリア膜１１の段差被覆性が悪いこ
とが原因である。エッジ部Ｅでの第２の水素バリア膜１
１の段差被覆性が悪いため、エッジ部Ｅにおいて膜厚が
薄くなっている上に、さらに第２の水素バリア膜１１の
結晶状態が平坦部と異なり、緻密性も低下している。こ
のことによって、エッジ部Ｅからの水素の侵入および拡
散によるメモリセルキャパシタＣの分極特性が劣化す
る。
【００６５】一方、本実施形態のメモリセル１００で
は、第２の水素バリア膜１１が平坦部と同程度の水素バ
リア性を有するように段差緩和用の層間膜１５が設けら
れていることによって、メモリセルキャパシタＣのエッ
ジ部Ｅでの第２の水素バリア膜１１の段差被覆性が改善
されている。従って、エッジ部Ｅからの水素の侵入およ
び拡散によるメモリセルキャパシタＣの分極特性の劣化
が抑制・防止されていることがわかる。
は、第２の水素バリア膜１１が平坦部と同程度の水素バ
リア性を有するように段差緩和用の層間膜１５が設けら
れていることによって、メモリセルキャパシタＣのエッ
ジ部Ｅでの第２の水素バリア膜１１の段差被覆性が改善
されている。従って、エッジ部Ｅからの水素の侵入およ
び拡散によるメモリセルキャパシタＣの分極特性の劣化
が抑制・防止されていることがわかる。
【００６６】次に、本実施形態のメモリセル１００の製
造方法を、図４を参照しながら説明する。
造方法を、図４を参照しながら説明する。
【００６７】まず、図４（ａ）に示す工程で、半導体基
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。
【００６８】次に、第１の水素バリア膜８および第１の
絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に
到達する接続孔を開口した後、接続孔内にタングステン
膜を埋め込んでコンタクトプラグ６を形成する。次に、
下部電極７、強誘電体材料からなる容量絶縁膜９、およ
び上部電極１０を、コンタクトプラグ６が被覆されるよ
うにパターニングすることによって順に形成する。な
お、本実施形態では下部電極７と容量絶縁膜９を同時エ
ッチングしているが、別々に行なってもかまわない。ま
た、メモリセルキャパシタＣの上部電極１０を容量規定
口としているが、下部電極７を容量規定口としてもかま
わない。
絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に
到達する接続孔を開口した後、接続孔内にタングステン
膜を埋め込んでコンタクトプラグ６を形成する。次に、
下部電極７、強誘電体材料からなる容量絶縁膜９、およ
び上部電極１０を、コンタクトプラグ６が被覆されるよ
うにパターニングすることによって順に形成する。な
お、本実施形態では下部電極７と容量絶縁膜９を同時エ
ッチングしているが、別々に行なってもかまわない。ま
た、メモリセルキャパシタＣの上部電極１０を容量規定
口としているが、下部電極７を容量規定口としてもかま
わない。
【００６９】次に、図４（ｂ）に示す工程で、基板上に
段差緩和用の層間膜１５を、メモリセルキャパシタＣが
被覆されるように形成する。特に、本実施形態では段差
緩和用の層間膜１５を、フロー形状の良好なＯ3および
ＴＥＯＳを使用した常圧熱ＣＶＤ法により形成する。こ
の方法によれば、膜形成工程における温度は４００℃と
低く、水素もほとんど発生しない。このため、強誘電体
材料からなる容量絶縁膜９にダメージを与えることなく
段差緩和用の層間膜１５を形成することが可能である。
さらに、Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶＤ法
により層間膜１５を形成すると、層間膜１５の表面が自
然になだらかになる（セルフフロー）。つまり、層間膜
１５のなだらかな表面を非常に容易に形成できる。従っ
て、層間膜１５の形成には、Ｏ3およびＴＥＯＳを使用
した常圧熱ＣＶＤ法を用いることが最も好ましい。ま
た、層間膜１５の形成に、例えばＳＯＧ（スピンオング
ラス）等を用いることもできる。
段差緩和用の層間膜１５を、メモリセルキャパシタＣが
被覆されるように形成する。特に、本実施形態では段差
緩和用の層間膜１５を、フロー形状の良好なＯ3および
ＴＥＯＳを使用した常圧熱ＣＶＤ法により形成する。こ
の方法によれば、膜形成工程における温度は４００℃と
低く、水素もほとんど発生しない。このため、強誘電体
材料からなる容量絶縁膜９にダメージを与えることなく
段差緩和用の層間膜１５を形成することが可能である。
さらに、Ｏ3およびＴＥＯＳを使用した常圧熱ＣＶＤ法
により層間膜１５を形成すると、層間膜１５の表面が自
然になだらかになる（セルフフロー）。つまり、層間膜
１５のなだらかな表面を非常に容易に形成できる。従っ
て、層間膜１５の形成には、Ｏ3およびＴＥＯＳを使用
した常圧熱ＣＶＤ法を用いることが最も好ましい。ま
た、層間膜１５の形成に、例えばＳＯＧ（スピンオング
ラス）等を用いることもできる。
【００７０】次に、図４（ｃ）に示す工程で、基板上に
第２の水素バリア膜１１を、厚さ５０ｎｍ程度にスパッ
タ法を用いて形成する。本実施形態では、上述の図４
（ｂ）に示す工程で段差緩和用の層間膜１５が形成され
ているので、第２の水素バリア膜１１をＣＶＤ法よりも
段差被覆性の点で劣るスパッタ法を用いて形成すること
ができる。スパッタ法では水素が発生しないので、水素
による劣化を抑制・防止することができる。
第２の水素バリア膜１１を、厚さ５０ｎｍ程度にスパッ
タ法を用いて形成する。本実施形態では、上述の図４
（ｂ）に示す工程で段差緩和用の層間膜１５が形成され
ているので、第２の水素バリア膜１１をＣＶＤ法よりも
段差被覆性の点で劣るスパッタ法を用いて形成すること
ができる。スパッタ法では水素が発生しないので、水素
による劣化を抑制・防止することができる。
【００７１】続いて、基板上に第２の絶縁膜１２を堆積
し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１
２、第２の水素バリア膜１１および層間膜１５を貫通し
て、上部電極１０に到達する接続孔を開口した後、ＣＶ
Ｄ法により接続孔内にタングステン膜を埋め込んでコン
タクトプラグ１３を形成する。次に、コンタクトプラグ
１３に接続されたＡｌ配線１４を形成する。
し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１
２、第２の水素バリア膜１１および層間膜１５を貫通し
て、上部電極１０に到達する接続孔を開口した後、ＣＶ
Ｄ法により接続孔内にタングステン膜を埋め込んでコン
タクトプラグ１３を形成する。次に、コンタクトプラグ
１３に接続されたＡｌ配線１４を形成する。
【００７２】以上の工程により、水素による容量絶縁膜
の劣化が抑制・防止され、信頼性の高い強誘電体メモリ
装置を実現することができる。
の劣化が抑制・防止され、信頼性の高い強誘電体メモリ
装置を実現することができる。
【００７３】なお、本実施形態では、メモリセルキャパ
シタＣが、上部電極１０を容量規定口である構造につい
て述べたが、下部電極７を容量規定口とする構造として
もよい。つまり、メモリセルキャパシタＣの構造に関わ
らず、メモリセルキャパシタＣのエッジ部Ｅの段差を緩
和する層間膜１５を設けることによって、第２の水素バ
リア膜１１の水素バリア効果を向上することができる。
従って、信頼性の高いメモリセルを備える強誘電体メモ
リ装置が得られる。
シタＣが、上部電極１０を容量規定口である構造につい
て述べたが、下部電極７を容量規定口とする構造として
もよい。つまり、メモリセルキャパシタＣの構造に関わ
らず、メモリセルキャパシタＣのエッジ部Ｅの段差を緩
和する層間膜１５を設けることによって、第２の水素バ
リア膜１１の水素バリア効果を向上することができる。
従って、信頼性の高いメモリセルを備える強誘電体メモ
リ装置が得られる。
【００７４】（実施形態２）図５は、本実施形態のメモ
リセルキャパシタを備えるメモリセルの断面図を示す図
である。
リセルキャパシタを備えるメモリセルの断面図を示す図
である。
【００７５】本実施形態のメモリセル２００は、上記実
施形態１とほぼ同じ構造を有している。但し、次の相違
点がある。
施形態１とほぼ同じ構造を有している。但し、次の相違
点がある。
【００７６】まず第１に、上記実施形態１のビット線４
に代えて、図５に示すように、第２の絶縁膜１２、第１
の水素バリア膜８および第１の絶縁膜５を貫通して、Ｍ
ＯＳトランジスタＴｒの高濃度不純物拡散領域２に到達
するコンタクトプラグ１６と、コンタクトプラグ１６に
接続されたビット線となるＡｌ配線１４’が設けられて
いる点である。つまり、コンタクトプラグ１６が設けら
れる領域には、段差緩和用の層間膜１５および第２の水
素バリア膜１１が形成されていない点である。
に代えて、図５に示すように、第２の絶縁膜１２、第１
の水素バリア膜８および第１の絶縁膜５を貫通して、Ｍ
ＯＳトランジスタＴｒの高濃度不純物拡散領域２に到達
するコンタクトプラグ１６と、コンタクトプラグ１６に
接続されたビット線となるＡｌ配線１４’が設けられて
いる点である。つまり、コンタクトプラグ１６が設けら
れる領域には、段差緩和用の層間膜１５および第２の水
素バリア膜１１が形成されていない点である。
【００７７】第２に、本実施形態のメモリセル２００で
は、図５に示すように、メモリセルキャパシタＣおよび
層間膜１５が、第１の水素バリア膜８および第２の水素
バリア膜１１によって完全に密封されている。
は、図５に示すように、メモリセルキャパシタＣおよび
層間膜１５が、第１の水素バリア膜８および第２の水素
バリア膜１１によって完全に密封されている。
【００７８】本実施形態によれば、コンタクトプラグ１
６が、第２の水素バリア膜１１および層間膜１５を貫通
することがない。従って、Ａｌ配線１４’を形成する際
に、コンタクトプラグ１６から層間膜１５を通じてメモ
リセルキャパシタＣへ水素が侵入することがない。従っ
て、水素による強誘電体材料からなる容量絶縁膜９の劣
化をさらに効果的に抑制・防止することができる。
６が、第２の水素バリア膜１１および層間膜１５を貫通
することがない。従って、Ａｌ配線１４’を形成する際
に、コンタクトプラグ１６から層間膜１５を通じてメモ
リセルキャパシタＣへ水素が侵入することがない。従っ
て、水素による強誘電体材料からなる容量絶縁膜９の劣
化をさらに効果的に抑制・防止することができる。
【００７９】特に本実施形態によれば、メモリセルキャ
パシタＣおよび層間膜１５が、第１の水素バリア膜８お
よび第２の水素バリア膜１１によって完全に密封されて
いるので、水素による容量絶縁膜の特性劣化を抑制・防
止する効果が向上する。
パシタＣおよび層間膜１５が、第１の水素バリア膜８お
よび第２の水素バリア膜１１によって完全に密封されて
いるので、水素による容量絶縁膜の特性劣化を抑制・防
止する効果が向上する。
【００８０】次に、本実施形態のメモリセル２００の３
通りの製造方法を、図６〜図１０を参照しながら説明す
る。
通りの製造方法を、図６〜図１０を参照しながら説明す
る。
【００８１】―第１の製造方法―
図６および図７を参照しながら、第１の製造方法を説明
する。
する。
【００８２】まず、図６（ａ）に示す工程で、半導体基
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。次に、第
１の水素バリア膜８および第１の絶縁膜５を貫通して、
高濃度不純物拡散領域２の一方に到達する接続孔を開口
した後、接続孔内にタングステン膜を埋め込んでコンタ
クトプラグ６を形成する。
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。次に、第
１の水素バリア膜８および第１の絶縁膜５を貫通して、
高濃度不純物拡散領域２の一方に到達する接続孔を開口
した後、接続孔内にタングステン膜を埋め込んでコンタ
クトプラグ６を形成する。
【００８３】次に、図６（ｂ）に示す工程で、下部電極
７、強誘電体材料からなる容量絶縁膜９、および上部電
極１０を、コンタクトプラグ６が被覆されるようにパタ
ーニングすることによって順に形成する。なお、本実施
形態では下部電極７と容量絶縁膜９を同時エッチングし
ているが、別々に行なってもかまわない。また、上部電
極１０を容量規定口とする構造について述べているが、
下部電極７を容量規定口とするメモリセルキャパシタ構
造としてもかまわない。
７、強誘電体材料からなる容量絶縁膜９、および上部電
極１０を、コンタクトプラグ６が被覆されるようにパタ
ーニングすることによって順に形成する。なお、本実施
形態では下部電極７と容量絶縁膜９を同時エッチングし
ているが、別々に行なってもかまわない。また、上部電
極１０を容量規定口とする構造について述べているが、
下部電極７を容量規定口とするメモリセルキャパシタ構
造としてもかまわない。
【００８４】次に、図６（ｃ）に示す工程で、基板上に
段差緩和用の層間膜１５を、メモリセルキャパシタＣが
被覆されるように形成し、続いて、メモリセルキャパシ
タＣを被覆する領域以外の層間膜１５をドライエッチン
グによって除去する。なお、本製造方法においても、上
記実施形態１と同様に、段差緩和用の層間膜１５をフロ
ー形状の良好なＯ3およびＴＥＯＳを使用した常圧熱Ｃ
ＶＤ法により形成する。このことによって、強誘電体材
料からなる容量絶縁膜９にダメージを与えることなく段
差緩和用の層間膜１５を形成することができる。
段差緩和用の層間膜１５を、メモリセルキャパシタＣが
被覆されるように形成し、続いて、メモリセルキャパシ
タＣを被覆する領域以外の層間膜１５をドライエッチン
グによって除去する。なお、本製造方法においても、上
記実施形態１と同様に、段差緩和用の層間膜１５をフロ
ー形状の良好なＯ3およびＴＥＯＳを使用した常圧熱Ｃ
ＶＤ法により形成する。このことによって、強誘電体材
料からなる容量絶縁膜９にダメージを与えることなく段
差緩和用の層間膜１５を形成することができる。
【００８５】なお、本製造方法においても、層間膜１５
としては、段差緩和が可能であり、且つ、強誘電体材料
を劣化させない材料からなる膜であれば用いることがで
きる。例えば、ＴＥＯＳ、ＳＯＧ（スピンオングラス）
等が用いられる。
としては、段差緩和が可能であり、且つ、強誘電体材料
を劣化させない材料からなる膜であれば用いることがで
きる。例えば、ＴＥＯＳ、ＳＯＧ（スピンオングラス）
等が用いられる。
【００８６】次に、図７（ａ）に示す工程で、基板上に
第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成す
る。続いて、層間膜１５を被覆する領域以外の第２の水
素バリア膜１１を除去する。このことによって、メモリ
セルキャパシタＣおよび層間膜１５が、第１の水素バリ
ア膜８と第２の水素バリア膜１１とによって完全に密封
される。本実施形態では、上述の図６（ｃ）に示す工程
で段差緩和用の層間膜１５が形成されているので、第２
の水素バリア膜１１をＣＶＤ法よりも段差被覆性の点で
劣るスパッタ法を用いて形成することができる。従っ
て、ＣＶＤ法において発生する水素による劣化を抑制・
防止することができる。
第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成す
る。続いて、層間膜１５を被覆する領域以外の第２の水
素バリア膜１１を除去する。このことによって、メモリ
セルキャパシタＣおよび層間膜１５が、第１の水素バリ
ア膜８と第２の水素バリア膜１１とによって完全に密封
される。本実施形態では、上述の図６（ｃ）に示す工程
で段差緩和用の層間膜１５が形成されているので、第２
の水素バリア膜１１をＣＶＤ法よりも段差被覆性の点で
劣るスパッタ法を用いて形成することができる。従っ
て、ＣＶＤ法において発生する水素による劣化を抑制・
防止することができる。
【００８７】次に、図７（ｂ）に示す工程で、基板上に
第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦化
した後、第２の絶縁膜１２、第２の水素バリア膜１１お
よび層間膜１５を貫通して、上部電極１０に到達する接
続孔を開口した後、接続孔内にタングステン膜を埋め込
んでコンタクトプラグ１３を形成する。続いて、第２の
絶縁膜１２、第１の水素バリア膜８および第１の絶縁膜
５を貫通して、第２の絶縁膜１２、第１の水素バリア膜
８および第１の絶縁膜５を貫通して、ＭＯＳトランジス
タＴｒの高濃度不純物拡散領域２に到達する接続孔を開
口した後、接続孔内にタングステン膜を埋め込んでコン
タクトプラグ１６を形成する。
第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦化
した後、第２の絶縁膜１２、第２の水素バリア膜１１お
よび層間膜１５を貫通して、上部電極１０に到達する接
続孔を開口した後、接続孔内にタングステン膜を埋め込
んでコンタクトプラグ１３を形成する。続いて、第２の
絶縁膜１２、第１の水素バリア膜８および第１の絶縁膜
５を貫通して、第２の絶縁膜１２、第１の水素バリア膜
８および第１の絶縁膜５を貫通して、ＭＯＳトランジス
タＴｒの高濃度不純物拡散領域２に到達する接続孔を開
口した後、接続孔内にタングステン膜を埋め込んでコン
タクトプラグ１６を形成する。
【００８８】次に、コンタクトプラグ１３および１６に
接続されたＡｌ配線１４および１４’を形成する。
接続されたＡｌ配線１４および１４’を形成する。
【００８９】―第２の製造方法―
図８を参照しながら、第２の製造方法を説明する。
【００９０】本実施形態のメモリセル２００の第２の製
造方法は、上述の第１の製造方法とほぼ同じ構成であ
る。但し、上記第１の製造方法の図６（ｃ）に示す工程
で行なう段差緩和用の層間膜１５の除去を、本製造方法
ではウェットエッチング法で行なう点が異なる。
造方法は、上述の第１の製造方法とほぼ同じ構成であ
る。但し、上記第１の製造方法の図６（ｃ）に示す工程
で行なう段差緩和用の層間膜１５の除去を、本製造方法
ではウェットエッチング法で行なう点が異なる。
【００９１】まず、図８（ａ）に示す工程で、半導体基
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。次に、第
１の水素バリア膜８および第１の絶縁膜５を貫通して、
高濃度不純物拡散領域２の一方に到達する接続孔を開口
した後、接続孔内にタングステン膜を埋め込んでコンタ
クトプラグ６を形成する。
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。次に、第
１の水素バリア膜８および第１の絶縁膜５を貫通して、
高濃度不純物拡散領域２の一方に到達する接続孔を開口
した後、接続孔内にタングステン膜を埋め込んでコンタ
クトプラグ６を形成する。
【００９２】次に、下部電極７、強誘電体材料からなる
容量絶縁膜９、および上部電極１０を、コンタクトプラ
グ６が被覆されるようにパターニングすることによって
順に形成する。なお、本実施形態では下部電極７と容量
絶縁膜９を同時エッチングしているが、別々に行なって
もかまわない。また、上部電極１０を容量規定口とする
構造について述べているが、下部電極７を容量規定口と
するメモリセルキャパシタ構造としてもかまわない。
容量絶縁膜９、および上部電極１０を、コンタクトプラ
グ６が被覆されるようにパターニングすることによって
順に形成する。なお、本実施形態では下部電極７と容量
絶縁膜９を同時エッチングしているが、別々に行なって
もかまわない。また、上部電極１０を容量規定口とする
構造について述べているが、下部電極７を容量規定口と
するメモリセルキャパシタ構造としてもかまわない。
【００９３】次に、図８（ｂ）に示す工程で、基板上に
段差緩和用の層間膜１５を、メモリセルキャパシタＣが
被覆されるように形成し、続いて、フォトリソグラフィ
によりレジストマスク１９を形成する。なお、本製造方
法においても、上記実施形態１と同様に、段差緩和用の
層間膜１５をフロー形状の良好なＯ3およびＴＥＯＳを
使用した常圧熱ＣＶＤ法により形成する。このことによ
って、強誘電体材料からなる容量絶縁膜９にダメージを
与えることなく段差緩和用の層間膜１５を形成すること
ができる。また、層間膜１５としては、段差緩和が可能
であり、且つ、強誘電体材料を劣化させない材料（例え
ば、ＴＥＯＳ、ＳＯＧ（スピンオングラス）等）からな
る膜であれば用いることができる。
段差緩和用の層間膜１５を、メモリセルキャパシタＣが
被覆されるように形成し、続いて、フォトリソグラフィ
によりレジストマスク１９を形成する。なお、本製造方
法においても、上記実施形態１と同様に、段差緩和用の
層間膜１５をフロー形状の良好なＯ3およびＴＥＯＳを
使用した常圧熱ＣＶＤ法により形成する。このことによ
って、強誘電体材料からなる容量絶縁膜９にダメージを
与えることなく段差緩和用の層間膜１５を形成すること
ができる。また、層間膜１５としては、段差緩和が可能
であり、且つ、強誘電体材料を劣化させない材料（例え
ば、ＴＥＯＳ、ＳＯＧ（スピンオングラス）等）からな
る膜であれば用いることができる。
【００９４】次に、図８（ｃ）に示す工程で、レジスト
マスク１９をマスクとする等方性ウェットエッチング
（例えばフッ酸などを用いる）を第１の水素バリア膜８
の表面が露出するまで行なうことにより、層間膜１５を
パターニングする。このことによって、上記第１の製造
方法よりも表面が滑らかな層間膜１５を形成することが
可能である。
マスク１９をマスクとする等方性ウェットエッチング
（例えばフッ酸などを用いる）を第１の水素バリア膜８
の表面が露出するまで行なうことにより、層間膜１５を
パターニングする。このことによって、上記第１の製造
方法よりも表面が滑らかな層間膜１５を形成することが
可能である。
【００９５】次に、図８（ｄ）に示す工程で、レジスト
マスク１９を除去し、基板上に第２の水素バリア膜１１
を形成する。さらに、段差緩和用の層間膜１５を被覆す
るように、且つ第１の水素バリア膜８と接触するように
パターニングする。
マスク１９を除去し、基板上に第２の水素バリア膜１１
を形成する。さらに、段差緩和用の層間膜１５を被覆す
るように、且つ第１の水素バリア膜８と接触するように
パターニングする。
【００９６】続いて、上記第１の製造方法の図７（ｂ）
に示す工程と同様に、基板上に第２の絶縁膜１２を堆積
し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１
２、第２の水素バリア膜１１および層間膜１５を貫通し
て、上部電極１０に到達する接続孔を開口した後、接続
孔内にタングステン膜を埋め込んでコンタクトプラグ１
３を形成する。続いて、第２の絶縁膜１２、第１の水素
バリア膜８および第１の絶縁膜５を貫通して、第２の絶
縁膜１２、第１の水素バリア膜８および第１の絶縁膜５
を貫通して、ＭＯＳトランジスタＴｒの高濃度不純物拡
散領域２に到達する接続孔を開口した後、接続孔内にタ
ングステン膜を埋め込んでコンタクトプラグ１６を形成
する。
に示す工程と同様に、基板上に第２の絶縁膜１２を堆積
し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１
２、第２の水素バリア膜１１および層間膜１５を貫通し
て、上部電極１０に到達する接続孔を開口した後、接続
孔内にタングステン膜を埋め込んでコンタクトプラグ１
３を形成する。続いて、第２の絶縁膜１２、第１の水素
バリア膜８および第１の絶縁膜５を貫通して、第２の絶
縁膜１２、第１の水素バリア膜８および第１の絶縁膜５
を貫通して、ＭＯＳトランジスタＴｒの高濃度不純物拡
散領域２に到達する接続孔を開口した後、接続孔内にタ
ングステン膜を埋め込んでコンタクトプラグ１６を形成
する。
【００９７】最後に、コンタクトプラグ１３および１６
に接続されたＡｌ配線１４および１４’を形成する。
に接続されたＡｌ配線１４および１４’を形成する。
【００９８】―第３の製造方法―
図９および図１０を参照しながら、第３の製造方法を説
明する。
明する。
【００９９】まず、図９（ａ）に示す工程で、半導体基
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。
板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ
上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設け
られたゲート電極１と、ゲート電極１を挟むように位置
する高濃度不純物拡散領域２とからなるＭＯＳトランジ
スタＴｒを形成する。続いて、基板上に、第１の絶縁膜
５と第１の水素バリア膜８とを順に堆積する。
【０１００】次に、第１の水素バリア膜８および第１の
絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に
到達する接続孔を開口した後、接続孔内にタングステン
膜を埋め込んでコンタクトプラグ６を形成する。次に、
下部電極７、強誘電体材料からなる容量絶縁膜９、およ
び上部電極１０を、コンタクトプラグ６が被覆されるよ
うにパターニングすることによって順に形成する。な
お、本実施形態では下部電極７と容量絶縁膜９を同時エ
ッチングしているが、別々に行なってもかまわない。ま
た、上部電極１０を容量規定口とする構造について述べ
ているが、下部電極７を容量規定口とするメモリセルキ
ャパシタ構造としてもかまわない。
絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に
到達する接続孔を開口した後、接続孔内にタングステン
膜を埋め込んでコンタクトプラグ６を形成する。次に、
下部電極７、強誘電体材料からなる容量絶縁膜９、およ
び上部電極１０を、コンタクトプラグ６が被覆されるよ
うにパターニングすることによって順に形成する。な
お、本実施形態では下部電極７と容量絶縁膜９を同時エ
ッチングしているが、別々に行なってもかまわない。ま
た、上部電極１０を容量規定口とする構造について述べ
ているが、下部電極７を容量規定口とするメモリセルキ
ャパシタ構造としてもかまわない。
【０１０１】次に、図９（ｂ）に示す工程で、基板上に
段差緩和用の層間膜１５を、メモリセルキャパシタが被
覆されるように形成する。特に、本実施形態では段差緩
和用の層間膜１５を、フロー形状の良好なＯ3およびＴ
ＥＯＳを使用した常圧熱ＣＶＤ法により形成する。この
方法によれば、成膜工程における温度は４００℃と低
く、水素発生量も少ない。このため、強誘電体材料から
なる容量絶縁膜９にダメージを与えることなく段差緩和
用の層間膜１５を形成することが可能である。なお、層
間膜１５としては、段差緩和が可能であり、且つ、強誘
電体材料を劣化させない材料（例えば、ＳＯＧ（スピン
オングラス）等）からなる膜であれば用いることができ
る。
段差緩和用の層間膜１５を、メモリセルキャパシタが被
覆されるように形成する。特に、本実施形態では段差緩
和用の層間膜１５を、フロー形状の良好なＯ3およびＴ
ＥＯＳを使用した常圧熱ＣＶＤ法により形成する。この
方法によれば、成膜工程における温度は４００℃と低
く、水素発生量も少ない。このため、強誘電体材料から
なる容量絶縁膜９にダメージを与えることなく段差緩和
用の層間膜１５を形成することが可能である。なお、層
間膜１５としては、段差緩和が可能であり、且つ、強誘
電体材料を劣化させない材料（例えば、ＳＯＧ（スピン
オングラス）等）からなる膜であれば用いることができ
る。
【０１０２】次に、基板上に第２の水素バリア膜１１
を、厚さ５０ｎｍ程度に形成する。本製造方法では、段
差緩和用の層間膜１５が形成されているので、第２の水
素バリア膜１１をＣＶＤ法よりも段差被覆性の点で劣る
スパッタ法を用いて形成することができる。従って、Ｃ
ＶＤ法において発生する水素による劣化を抑制・防止す
ることができる。
を、厚さ５０ｎｍ程度に形成する。本製造方法では、段
差緩和用の層間膜１５が形成されているので、第２の水
素バリア膜１１をＣＶＤ法よりも段差被覆性の点で劣る
スパッタ法を用いて形成することができる。従って、Ｃ
ＶＤ法において発生する水素による劣化を抑制・防止す
ることができる。
【０１０３】次に、図９（ｃ）に示す工程で、メモリセ
ルキャパシタＣを被覆する領域上にマスク（不図示）を
形成し、このマスクを用いるドライエッチングによって
メモリセルキャパシタＣを被覆する領域以外の層間膜１
５および第２の水素バリア膜１１を除去する。なお、こ
こでは図示していないが、同じマスクを用いるドライエ
ッチングによって第１の水素バリア膜８を除去してもか
まわない。
ルキャパシタＣを被覆する領域上にマスク（不図示）を
形成し、このマスクを用いるドライエッチングによって
メモリセルキャパシタＣを被覆する領域以外の層間膜１
５および第２の水素バリア膜１１を除去する。なお、こ
こでは図示していないが、同じマスクを用いるドライエ
ッチングによって第１の水素バリア膜８を除去してもか
まわない。
【０１０４】次に、図１０（ａ）に示す工程で、基板上
に第３の水素バリア膜３０を、厚さ５０ｎｍ程度に形成
する。
に第３の水素バリア膜３０を、厚さ５０ｎｍ程度に形成
する。
【０１０５】次に、図１０（ｂ）に示す工程で、上記図
９（ｃ）に示す工程で形成したメモリセルキャパシタＣ
を被覆するの第２の水素バリア膜１１が消失しない程度
に全面エッチバックすることによって、第３の水素バリ
ア膜３０からなるサイドウォール３１を形成する。
９（ｃ）に示す工程で形成したメモリセルキャパシタＣ
を被覆するの第２の水素バリア膜１１が消失しない程度
に全面エッチバックすることによって、第３の水素バリ
ア膜３０からなるサイドウォール３１を形成する。
【０１０６】以上の３種類の製造方法のいずれかを利用
することによって、本実施形態のメモリセル２００から
なる強誘電体メモリ装置を実現することができる。
することによって、本実施形態のメモリセル２００から
なる強誘電体メモリ装置を実現することができる。
【０１０７】（実施形態３）図１１は、本実施形態のメ
モリセルキャパシタを備えるメモリセルの製造方法を表
す工程断面図である。
モリセルキャパシタを備えるメモリセルの製造方法を表
す工程断面図である。
【０１０８】本実施形態のメモリセル３００は、上記実
施形態２とほぼ同じ構造を有している。但し、図１１
（ｃ）に示すように、コンタクトプラグ１６が設けられ
る領域には、第１の水素バリア膜８が形成されていない
点で異なる。なお、図１１（ｃ）では表されていない
が、上部電極１０は大きなセルプレートとなっており、
その端部においてＡｌ配線に接続されている。
施形態２とほぼ同じ構造を有している。但し、図１１
（ｃ）に示すように、コンタクトプラグ１６が設けられ
る領域には、第１の水素バリア膜８が形成されていない
点で異なる。なお、図１１（ｃ）では表されていない
が、上部電極１０は大きなセルプレートとなっており、
その端部においてＡｌ配線に接続されている。
【０１０９】第１の水素バリア膜８は、ＳｉＮまたはＳ
ｉＯＮなどから形成された硬質の窒化膜である。このよ
うな硬質の膜を貫通する接続孔を形成する場合、硬質の
膜の部分の直径が小さくなるなど、接続孔の変形が起こ
りやすい。また、接続孔のアスペクト比が高くなるほ
ど、硬質の膜を貫通できない（すなわちエッチングスト
ップが生じる）ことがある。従って、接続孔を埋めるコ
ンタクトプラグ１６の形状が悪化することがある。
ｉＯＮなどから形成された硬質の窒化膜である。このよ
うな硬質の膜を貫通する接続孔を形成する場合、硬質の
膜の部分の直径が小さくなるなど、接続孔の変形が起こ
りやすい。また、接続孔のアスペクト比が高くなるほ
ど、硬質の膜を貫通できない（すなわちエッチングスト
ップが生じる）ことがある。従って、接続孔を埋めるコ
ンタクトプラグ１６の形状が悪化することがある。
【０１１０】しかしながら、本実施形態のメモリセル３
００では、コンタクトプラグ１６が、第１の絶縁膜５と
第２の絶縁膜１２とを貫通するように形成されており、
上記実施形態２のように、第１の水素バリア膜８を貫通
することがない。従って、本実施形態によれば、上記実
施形態１および２と同様の効果が得られるのに加えて、
第１の水素バリア膜８を貫通することによるコンタクト
プラグ１６の形状悪化が抑制・防止されたメモリセルが
得られる。
００では、コンタクトプラグ１６が、第１の絶縁膜５と
第２の絶縁膜１２とを貫通するように形成されており、
上記実施形態２のように、第１の水素バリア膜８を貫通
することがない。従って、本実施形態によれば、上記実
施形態１および２と同様の効果が得られるのに加えて、
第１の水素バリア膜８を貫通することによるコンタクト
プラグ１６の形状悪化が抑制・防止されたメモリセルが
得られる。
【０１１１】次に、本実施形態のメモリセル３００の製
造方法を、図１１を参照しながら説明する。
造方法を、図１１を参照しながら説明する。
【０１１２】まず、上記実施形態２の第１の製造方法の
図６（ａ）〜（ｃ）に示す工程と、全く同じ工程を行な
う。
図６（ａ）〜（ｃ）に示す工程と、全く同じ工程を行な
う。
【０１１３】次に、図１１（ａ）に示す工程で、基板上
に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成
する。本製造方法においても、上述の図６（ｃ）に示す
工程で段差緩和用の層間膜１５が形成されているので、
第２の水素バリア膜１１をＣＶＤ法よりも段差被覆性の
点で劣るスパッタ法を用いて形成することができる。従
って、ＣＶＤ法において発生する水素による劣化を抑制
・防止することができる。
に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成
する。本製造方法においても、上述の図６（ｃ）に示す
工程で段差緩和用の層間膜１５が形成されているので、
第２の水素バリア膜１１をＣＶＤ法よりも段差被覆性の
点で劣るスパッタ法を用いて形成することができる。従
って、ＣＶＤ法において発生する水素による劣化を抑制
・防止することができる。
【０１１４】次に、図１１（ｂ）に示す工程で、第２の
水素バリア膜１１が層間膜１５を被覆する領域の外側に
位置する第２の水素バリア膜１１と、その下に位置する
第１の水素バリア膜８を同一のマスクを用いてドライエ
ッチングにより除去する。
水素バリア膜１１が層間膜１５を被覆する領域の外側に
位置する第２の水素バリア膜１１と、その下に位置する
第１の水素バリア膜８を同一のマスクを用いてドライエ
ッチングにより除去する。
【０１１５】次に、図１１（ｃ）に示す工程で、基板上
に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦
化した後、第２の絶縁膜１２および第１の絶縁膜５を貫
通して、ＭＯＳトランジスタＴｒの高濃度不純物拡散領
域２に到達する接続孔を開口した後、この接続孔内にタ
ングステン膜を埋め込んでコンタクトプラグ１６を形成
する。
に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦
化した後、第２の絶縁膜１２および第１の絶縁膜５を貫
通して、ＭＯＳトランジスタＴｒの高濃度不純物拡散領
域２に到達する接続孔を開口した後、この接続孔内にタ
ングステン膜を埋め込んでコンタクトプラグ１６を形成
する。
【０１１６】次に、コンタクトプラグ１６に接続された
Ａｌ配線１４’を形成する。
Ａｌ配線１４’を形成する。
【０１１７】本実施形態の製造方法によれば、コンタク
トプラグ１６が設けられる領域では第１の水素バリア膜
が除去されているので、層間膜１５と第１の水素バリア
膜との積層になることによるコンタクトプラグの形状悪
化を抑制・防止することができる。
トプラグ１６が設けられる領域では第１の水素バリア膜
が除去されているので、層間膜１５と第１の水素バリア
膜との積層になることによるコンタクトプラグの形状悪
化を抑制・防止することができる。
【０１１８】（実施形態４）図１２および図１３は、本
実施形態のメモリセルキャパシタを備えるメモリセルの
断面図を示す図である。
実施形態のメモリセルキャパシタを備えるメモリセルの
断面図を示す図である。
【０１１９】図１２に示すように、本実施形態のメモリ
セル４００は、メモリセルトランジスタとして用いられ
るＭＯＳトランジスタＴｒと、メモリセルキャパシタＣ
とを有する。
セル４００は、メモリセルトランジスタとして用いられ
るＭＯＳトランジスタＴｒと、メモリセルキャパシタＣ
とを有する。
【０１２０】ＭＯＳトランジスタＴｒは、半導体基板Ｓ
上に形成されたゲート電極１と高濃度不純物拡散領域２
とから構成されている。各メモリセルのそれぞれのＭＯ
ＳトランジスタＴｒは、埋め込み分離領域（以下、ＳＴ
Ｉ分離領域と称する）３によって電気的に分離されてい
る。ゲート電極１にはワード線（不図示）が接続されて
おり、高濃度不純物拡散領域２の一方にはコンタクトプ
ラグ１６を介してビット線１４が接続されている。ＭＯ
ＳトランジスタＴｒが形成された半導体基板Ｓ上には、
第１の絶縁膜５と、半導体基板Ｓ側からの水素の侵入お
よび拡散を抑制・防止する第１の水素バリア膜８とが形
成されている。
上に形成されたゲート電極１と高濃度不純物拡散領域２
とから構成されている。各メモリセルのそれぞれのＭＯ
ＳトランジスタＴｒは、埋め込み分離領域（以下、ＳＴ
Ｉ分離領域と称する）３によって電気的に分離されてい
る。ゲート電極１にはワード線（不図示）が接続されて
おり、高濃度不純物拡散領域２の一方にはコンタクトプ
ラグ１６を介してビット線１４が接続されている。ＭＯ
ＳトランジスタＴｒが形成された半導体基板Ｓ上には、
第１の絶縁膜５と、半導体基板Ｓ側からの水素の侵入お
よび拡散を抑制・防止する第１の水素バリア膜８とが形
成されている。
【０１２１】メモリセルキャパシタＣは、第１の水素バ
リア膜８に埋め込むように形成された下部電極７と、下
部電極７の上に形成された強誘電体材料からなる容量絶
縁膜９と、容量絶縁膜９の上に形成された上部電極１０
を備える。下部電極７は、第１の絶縁膜５および第１の
水素バリア膜８を貫通するコンタクトプラグ６を介して
もう一方の高濃度不純物拡散領域２に接続されている。
リア膜８に埋め込むように形成された下部電極７と、下
部電極７の上に形成された強誘電体材料からなる容量絶
縁膜９と、容量絶縁膜９の上に形成された上部電極１０
を備える。下部電極７は、第１の絶縁膜５および第１の
水素バリア膜８を貫通するコンタクトプラグ６を介して
もう一方の高濃度不純物拡散領域２に接続されている。
【０１２２】第１の水素バリア膜８およびメモリセルキ
ャパシタＣの上には、メモリセルキャパシタＣの上面お
よび側面を覆うように、メモリセルキャパシタＣのエッ
ジ部Ｅの段差を緩和する層間膜１５が形成されている。
なお、層間膜１５は、メモリセルキャパシタＣを被覆す
る領域に限定して設けられている。層間膜１５の上に
は、層間膜１５を覆うように、第２の水素バリア膜１１
が形成されており、第１の水素バリア膜８に接してい
る。つまり、メモリセルキャパシタＣおよび層間膜１５
が、第１の水素バリア膜８および第２の水素バリア膜１
１によって完全に密封されている。
ャパシタＣの上には、メモリセルキャパシタＣの上面お
よび側面を覆うように、メモリセルキャパシタＣのエッ
ジ部Ｅの段差を緩和する層間膜１５が形成されている。
なお、層間膜１５は、メモリセルキャパシタＣを被覆す
る領域に限定して設けられている。層間膜１５の上に
は、層間膜１５を覆うように、第２の水素バリア膜１１
が形成されており、第１の水素バリア膜８に接してい
る。つまり、メモリセルキャパシタＣおよび層間膜１５
が、第１の水素バリア膜８および第２の水素バリア膜１
１によって完全に密封されている。
【０１２３】さらに第２の水素バリア膜１１の上に第２
の絶縁膜１２が形成されている。図１２では表されてい
ないが、上部電極１０は大きなセルプレートとなってお
り、その端部においてＡｌ配線に接続されている。
の絶縁膜１２が形成されている。図１２では表されてい
ないが、上部電極１０は大きなセルプレートとなってお
り、その端部においてＡｌ配線に接続されている。
【０１２４】本実施形態では、メモリセルキャパシタＣ
を覆うように、メモリセルキャパシタＣのエッジ部Ｅの
段差を緩和する層間膜１５が形成されている。このた
め、第２の水素バリア膜１１の段差被覆性が向上する。
従って、上記実施形態１と同様に、層間膜１５の上に形
成される第２の水素バリア膜１１は、従来のメモリセル
１０００に比べてエッジ部Ｅにおける結晶性・緻密性が
維持されている。
を覆うように、メモリセルキャパシタＣのエッジ部Ｅの
段差を緩和する層間膜１５が形成されている。このた
め、第２の水素バリア膜１１の段差被覆性が向上する。
従って、上記実施形態１と同様に、層間膜１５の上に形
成される第２の水素バリア膜１１は、従来のメモリセル
１０００に比べてエッジ部Ｅにおける結晶性・緻密性が
維持されている。
【０１２５】この構造では第２の実施形態に示した効果
に加えて、下部電極７を埋め込むことによって、その膜
厚の分だけメモリセルキャパシタＣの第１の水素バリア
膜８の表面からの高さを低減できる。このため、第２の
水素バリア膜１１の段差が低減される。従って、第２の
水素バリア膜１１をパターニングする際のレジスト膜
厚、パターニングへの影響を抑制し、メモリセルのさら
なる微細化を実現することが可能である。
に加えて、下部電極７を埋め込むことによって、その膜
厚の分だけメモリセルキャパシタＣの第１の水素バリア
膜８の表面からの高さを低減できる。このため、第２の
水素バリア膜１１の段差が低減される。従って、第２の
水素バリア膜１１をパターニングする際のレジスト膜
厚、パターニングへの影響を抑制し、メモリセルのさら
なる微細化を実現することが可能である。
【０１２６】なお、本実施形態では下部電極７を容量規
定口とする構造について述べたが、上部電極１０を容量
規定口とするメモリセルキャパシタ構造としてもかまわ
ない。
定口とする構造について述べたが、上部電極１０を容量
規定口とするメモリセルキャパシタ構造としてもかまわ
ない。
【０１２７】さらに、本実施形態において、図１３に示
すように、下部電極７の直下に導電性水素バリア膜１８
を設けることが好ましい。
すように、下部電極７の直下に導電性水素バリア膜１８
を設けることが好ましい。
【０１２８】このことによって、上述の効果に加えて、
コンタクトプラグ６から拡散してくる極微量の水素によ
る容量絶縁膜の特性劣化も抑制・防止することが可能で
ある。
コンタクトプラグ６から拡散してくる極微量の水素によ
る容量絶縁膜の特性劣化も抑制・防止することが可能で
ある。
【０１２９】次に、本実施形態のメモリセル５００の製
造方法を、図１４および図１５を参照しながら説明す
る。
造方法を、図１４および図１５を参照しながら説明す
る。
【０１３０】まず、図１４（ａ）に示す工程で、半導体
基板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板
Ｓ上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設
けられたゲート電極１と、ゲート電極１を挟むように位
置する高濃度不純物拡散領域２とからなるＭＯＳトラン
ジスタＴｒを形成する。続いて、基板上に、第１の絶縁
膜５を堆積する。次に、第１の絶縁膜５を貫通して、高
濃度不純物拡散領域２の一方に到達する接続孔を開口し
た後、接続孔内にタングステン膜を埋め込んでコンタク
トプラグ６を形成する。次に、導電性水素バリア材料と
金属材料とを順に堆積し、コンタクトプラグ６が被覆さ
れるようにパターニングすることによって、導電性水素
バリア膜１８と下部電極７とを形成する。
基板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板
Ｓ上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設
けられたゲート電極１と、ゲート電極１を挟むように位
置する高濃度不純物拡散領域２とからなるＭＯＳトラン
ジスタＴｒを形成する。続いて、基板上に、第１の絶縁
膜５を堆積する。次に、第１の絶縁膜５を貫通して、高
濃度不純物拡散領域２の一方に到達する接続孔を開口し
た後、接続孔内にタングステン膜を埋め込んでコンタク
トプラグ６を形成する。次に、導電性水素バリア材料と
金属材料とを順に堆積し、コンタクトプラグ６が被覆さ
れるようにパターニングすることによって、導電性水素
バリア膜１８と下部電極７とを形成する。
【０１３１】次に、図１４（ｂ）に示す工程で、基板上
に第１の水素バリア膜８を形成し、下部電極７の表面が
露出されるように、例えばＣＭＰ法によって平坦化を行
なう。
に第１の水素バリア膜８を形成し、下部電極７の表面が
露出されるように、例えばＣＭＰ法によって平坦化を行
なう。
【０１３２】次に、図１４（ｃ）に示す工程で、基板上
に強誘電体材料と金属材料とを堆積した後、フォトリソ
グラフィおよびドライエッチングを行なう。このことに
より、下部電極７が被覆されるように容量絶縁膜９と上
部電極１０とを形成し、メモリセルキャパシタＣを形成
する。なお、このとき、容量絶縁膜９と上部電極１０を
同時にパターニングしたが、別々に行なってもかまわな
い。続いて、基板上に段差緩和用の層間膜１５を堆積
し、フォトリソグラフィおよびドライエッチングを行な
うことにより、メモリセルキャパシタＣが被覆されるよ
うに段差緩和用の層間膜１５を形成する。
に強誘電体材料と金属材料とを堆積した後、フォトリソ
グラフィおよびドライエッチングを行なう。このことに
より、下部電極７が被覆されるように容量絶縁膜９と上
部電極１０とを形成し、メモリセルキャパシタＣを形成
する。なお、このとき、容量絶縁膜９と上部電極１０を
同時にパターニングしたが、別々に行なってもかまわな
い。続いて、基板上に段差緩和用の層間膜１５を堆積
し、フォトリソグラフィおよびドライエッチングを行な
うことにより、メモリセルキャパシタＣが被覆されるよ
うに段差緩和用の層間膜１５を形成する。
【０１３３】次に、図１５（ａ）に示す工程で、基板上
に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成
する。上述の図１４（ｃ）に示す工程で段差緩和用の層
間膜１５が形成されているので、第２の水素バリア膜１
１をＣＶＤ法よりも段差被覆性の点で劣るスパッタ法を
用いて形成することができる。従って、ＣＶＤ法におい
て発生する水素による劣化を抑制・防止することができ
る。
に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成
する。上述の図１４（ｃ）に示す工程で段差緩和用の層
間膜１５が形成されているので、第２の水素バリア膜１
１をＣＶＤ法よりも段差被覆性の点で劣るスパッタ法を
用いて形成することができる。従って、ＣＶＤ法におい
て発生する水素による劣化を抑制・防止することができ
る。
【０１３４】次に、フォトリソグラフィおよびドライエ
ッチングにより、第２の水素バリア膜１１が層間膜１５
を被覆する領域の外側に位置する第２の水素バリア膜１
１と、その下に位置する第１の水素バリア膜８を除去す
る。
ッチングにより、第２の水素バリア膜１１が層間膜１５
を被覆する領域の外側に位置する第２の水素バリア膜１
１と、その下に位置する第１の水素バリア膜８を除去す
る。
【０１３５】次に、図１５（ｂ）に示す工程で、基板上
に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦
化した後、第２の絶縁膜１２、第２の水素バリア膜１１
および層間膜１５を貫通して、上部電極１０に到達する
接続孔を開口した後、接続孔内にタングステン膜を埋め
込んでコンタクトプラグ１３を形成する。続いて、第２
の絶縁膜１２および第１の絶縁膜５を貫通して、ＭＯＳ
トランジスタＴｒの高濃度不純物拡散領域２に到達する
接続孔を開口した後、この接続孔内にタングステン膜を
埋め込んでコンタクトプラグ１６を形成する。
に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦
化した後、第２の絶縁膜１２、第２の水素バリア膜１１
および層間膜１５を貫通して、上部電極１０に到達する
接続孔を開口した後、接続孔内にタングステン膜を埋め
込んでコンタクトプラグ１３を形成する。続いて、第２
の絶縁膜１２および第１の絶縁膜５を貫通して、ＭＯＳ
トランジスタＴｒの高濃度不純物拡散領域２に到達する
接続孔を開口した後、この接続孔内にタングステン膜を
埋め込んでコンタクトプラグ１６を形成する。
【０１３６】次に、コンタクトプラグ１６に接続された
Ａｌ配線１４’を形成することによって、本実施形態の
メモリセル５００が得られる。
Ａｌ配線１４’を形成することによって、本実施形態の
メモリセル５００が得られる。
【０１３７】以上のように、本実施形態のメモリセル５
００の製造方法について述べたが、図１４（ａ）に示す
工程において、導電性水素バリア材料を堆積せずに、導
電性水素バリア膜１８を形成しなければ、本実施形態の
メモリセル４００を製造することができる。
００の製造方法について述べたが、図１４（ａ）に示す
工程において、導電性水素バリア材料を堆積せずに、導
電性水素バリア膜１８を形成しなければ、本実施形態の
メモリセル４００を製造することができる。
【０１３８】下部電極７を容量規定口とするメモリセル
キャパシタＣを備えるメモリセルの製造方法について述
べたが、上部電極１０を容量規定口とする構成としても
かまわない。
キャパシタＣを備えるメモリセルの製造方法について述
べたが、上部電極１０を容量規定口とする構成としても
かまわない。
【０１３９】以上に述べた実施形態１〜４では、下部電
極７が配線を介してＭＯＳトランジスタＴｒの高濃度不
純物拡散領域２に接続されている構造を有するものを説
明したが、本発明は、下部電極７が大きなセルプレート
となっており、上部電極１０が配線を介してＭＯＳトラ
ンジスタＴｒの高濃度不純物拡散領域２に接続されてい
る構造を有するものにも適用することができる。
極７が配線を介してＭＯＳトランジスタＴｒの高濃度不
純物拡散領域２に接続されている構造を有するものを説
明したが、本発明は、下部電極７が大きなセルプレート
となっており、上部電極１０が配線を介してＭＯＳトラ
ンジスタＴｒの高濃度不純物拡散領域２に接続されてい
る構造を有するものにも適用することができる。
【０１４０】また、以上に述べた実施形態１〜４では、
容量絶縁膜９が強誘電体材料から形成されているものを
説明したが、高誘電体材料から形成されている場合に
も、同様に高誘電体材料の特性劣化を抑制・防止する効
果が得られる。容量絶縁膜９の具体的な材料としては、
チタン酸ストロンチウム膜、バリウムを添加したチタン
酸ストロンチウム膜、ＳｒＢｉ2Ｔａ2Ｏ9膜、鉛とジル
コニウムとチタンを含む酸化物（ＰＺＴ）からなる膜、
鉛とランタンとジルコニウムとチタンを含む酸化物（Ｐ
ＬＺＴ）からなる膜等の単層膜や、タンタル酸化膜とシ
リコン酸化膜の積層膜などが用いられる。
容量絶縁膜９が強誘電体材料から形成されているものを
説明したが、高誘電体材料から形成されている場合に
も、同様に高誘電体材料の特性劣化を抑制・防止する効
果が得られる。容量絶縁膜９の具体的な材料としては、
チタン酸ストロンチウム膜、バリウムを添加したチタン
酸ストロンチウム膜、ＳｒＢｉ2Ｔａ2Ｏ9膜、鉛とジル
コニウムとチタンを含む酸化物（ＰＺＴ）からなる膜、
鉛とランタンとジルコニウムとチタンを含む酸化物（Ｐ
ＬＺＴ）からなる膜等の単層膜や、タンタル酸化膜とシ
リコン酸化膜の積層膜などが用いられる。
【０１４１】なお、以上に述べた実施形態１〜４では、
ゲート電極１を、ほとんど不純物を含まないポリシリコ
ン膜を堆積し、不純物イオンを注入した後、タングステ
ン膜、モリブデン膜、チタン膜、白金膜、あるいはタン
グステンシリサイド膜、モリブデンシリサイド膜、チタ
ンシリサイド膜、白金シリサイド膜等を堆積した積層膜
から形成してもよい。また、タングステン膜、モリブデ
ン膜、チタン膜、白金膜、あるいはタングステンシリサ
イド膜、モリブデンシリサイド膜、チタンシリサイド
膜、白金シリサイド膜等の単層膜を堆積し、不純物イオ
ン注入を行わずにゲート電極１を形成してもよい。
ゲート電極１を、ほとんど不純物を含まないポリシリコ
ン膜を堆積し、不純物イオンを注入した後、タングステ
ン膜、モリブデン膜、チタン膜、白金膜、あるいはタン
グステンシリサイド膜、モリブデンシリサイド膜、チタ
ンシリサイド膜、白金シリサイド膜等を堆積した積層膜
から形成してもよい。また、タングステン膜、モリブデ
ン膜、チタン膜、白金膜、あるいはタングステンシリサ
イド膜、モリブデンシリサイド膜、チタンシリサイド
膜、白金シリサイド膜等の単層膜を堆積し、不純物イオ
ン注入を行わずにゲート電極１を形成してもよい。
【０１４２】また、以上に述べた実施形態１〜４では、
コンタクトプラグ６および１３をタングステン膜から形
成したが、タングステン膜とＴｉＮ膜とＴｉ膜との積層
膜から形成してもよい。
コンタクトプラグ６および１３をタングステン膜から形
成したが、タングステン膜とＴｉＮ膜とＴｉ膜との積層
膜から形成してもよい。
【０１４３】また、以上に述べた実施形態１〜４では、
下部電極７および上部電極１０として、容量絶縁膜９に
接する側から順にＰｔ膜、Ｉｒ膜、ＴｉＮ膜が積層され
た膜を用いているが、Ｉｒ膜の代わりにＩｒＯ2膜、Ｔ
ｉＮ膜の代わりにＴｉ膜を用いてもよい。
下部電極７および上部電極１０として、容量絶縁膜９に
接する側から順にＰｔ膜、Ｉｒ膜、ＴｉＮ膜が積層され
た膜を用いているが、Ｉｒ膜の代わりにＩｒＯ2膜、Ｔ
ｉＮ膜の代わりにＴｉ膜を用いてもよい。
【０１４４】第１の水素バリア膜８および第２の水素バ
リア膜１１の材料としては、水素バリア性の材料（例え
ば、Ａｌ2Ｏ3、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、Ｔａ
Ｎ、ＴａＡｌＮおよびＴａＳｉＮなど）を用いることが
できる。
リア膜１１の材料としては、水素バリア性の材料（例え
ば、Ａｌ2Ｏ3、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、Ｔａ
Ｎ、ＴａＡｌＮおよびＴａＳｉＮなど）を用いることが
できる。
【０１４５】
【発明の効果】本発明によれば、水素や還元性雰囲気に
よる特性の劣化が抑制・防止され、信頼性に優れたメモ
リセルキャパシタを備える強誘電体メモリ装置が得られ
る。
よる特性の劣化が抑制・防止され、信頼性に優れたメモ
リセルキャパシタを備える強誘電体メモリ装置が得られ
る。
【図１】図１は、実施形態１のメモリセルキャパシタを
備えるメモリセルの断面図を示す図である。
備えるメモリセルの断面図を示す図である。
【図２】図２は、実施形態１のメモリセルが備えるメモ
リセルキャパシタのエッジ部Ｅを拡大した図である。
リセルキャパシタのエッジ部Ｅを拡大した図である。
【図３】図３は、本発明のメモリセルおよび従来のメモ
リセルに設けられたそれぞれのメモリセルキャパシタの
分極特性を示すグラフである。
リセルに設けられたそれぞれのメモリセルキャパシタの
分極特性を示すグラフである。
【図４】図４は、実施形態１のメモリセルの製造方法を
表す工程断面図である。
表す工程断面図である。
【図５】図５は、実施形態２のメモリセルキャパシタを
備えるメモリセルの断面図を示す図である。
備えるメモリセルの断面図を示す図である。
【図６】図６は、実施形態２のメモリセルの製造方法を
表す工程断面図である。
表す工程断面図である。
【図７】図７は、実施形態２のメモリセルの製造方法を
表す工程断面図である。
表す工程断面図である。
【図８】図８は、実施形態２のメモリセルの製造方法を
表す工程断面図である。
表す工程断面図である。
【図９】図９は、実施形態２のメモリセルの製造方法を
表す工程断面図である。
表す工程断面図である。
【図１０】図１０は、実施形態２のメモリセルの製造方
法を表す工程断面図である。
法を表す工程断面図である。
【図１１】図１１は、実施形態３のメモリセルの製造方
法を表す工程断面図である。
法を表す工程断面図である。
【図１２】図１２は、本実施形態のメモリセルキャパシ
タを備えるメモリセルの断面図を示す図である。
タを備えるメモリセルの断面図を示す図である。
【図１３】図１３は、本実施形態のメモリセルキャパシ
タを備えるメモリセルの断面図を示す図である。
タを備えるメモリセルの断面図を示す図である。
【図１４】図１４は、実施形態４のメモリセルの製造方
法を表す工程断面図である。
法を表す工程断面図である。
【図１５】図１５は、実施形態４のメモリセルの製造方
法を表す工程断面図である。
法を表す工程断面図である。
【図１６】図１６は、従来のメモリセルを示す断面図で
ある。
ある。
【図１７】図１７は、従来のメモリセルを示す断面図で
ある。
ある。
【図１８】図１８は、従来のメモリセルが備えるメモリ
セルキャパシタのエッジ部Ｅを拡大した図である。
セルキャパシタのエッジ部Ｅを拡大した図である。
１ ゲート電極
２ 高濃度不純物拡散領域
３ 埋め込み分離領域（ＳＴＩ分離領域）
４ ビット線
５ 第１の絶縁膜
６、１３、１６ コンタクトプラグ
７ 下部電極
８ 第１の水素バリア膜
９ 容量絶縁膜
１０ 上部電極
１１ 第２の水素バリア膜
１２ 第２の絶縁膜
１４、１４’ Ａｌ配線
１５ 層間膜
１８ 導電性水素バリア膜
１９ レジストマスク
３０ 第３の水素バリア膜
３１ サイドウォール
１００、２００、３００、４００、５００、１０００、
１１００ メモリセル
１１００ メモリセル
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 久都内 知恵
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F083 FR02 GA21 GA25 JA14 JA15
JA17 JA35 JA36 JA38 JA39
JA40 MA06 MA17 MA20 PR18
PR21 PR22 PR23 PR40
Claims (21)
- 【請求項１】 半導体基板と、 上記半導体基板の上方に設けられた第１電極と、上記第
１電極上に形成された容量絶縁膜と、上記容量絶縁膜上
に設けられた第２電極とを有するデータ記憶用のメモリ
セルキャパシタと、 上記メモリセルキャパシタを上方および側方から被覆す
る段差緩和用膜と、 上記段差緩和用膜を被覆する被覆水素バリア膜と、 を備える半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記段差緩和用膜は、Ｏ3およびＴＥＯＳを使用した常
圧熱ＣＶＤ法により形成されていることを特徴とする半
導体記憶装置。 - 【請求項３】 請求項１または２に記載の半導体記憶装
置において、 上記被覆水素バリア膜は、スパッタ法により形成されて
いることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１から３のいずれか１つに記載の
半導体記憶装置において、 上記第１電極の下方に設けられた下敷き水素バリア膜を
さらに備えることを特徴とする半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置におい
て、 上記下敷き水素バリア膜は、上記メモリセルキャパシタ
の周辺部において上記被覆水素バリア膜と接しているこ
とを特徴とする半導体記憶装置。 - 【請求項６】 請求項５に記載の半導体記憶装置におい
て、 上記被覆水素バリア膜と上記下敷き水素バリア膜とがほ
ぼ同一外形になるようにパターニングされていることを
特徴とする半導体記憶装置。 - 【請求項７】 請求項５に記載の半導体記憶装置におい
て、 上記被覆水素バリア膜は、上記段差緩和用膜を上方から
被覆するバリア膜と、上記段差緩和用膜を側方から被覆
するサイドウォールとからなることを特徴とする半導体
記憶装置。 - 【請求項８】 請求項４に記載の半導体記憶装置におい
て、 上記第１電極は、上記下敷き水素バリア膜に埋め込まれ
ていることを特徴とする半導体記憶装置。 - 【請求項９】 請求項８に記載の半導体記憶装置におい
て、 上記第１電極は、下部に導電性水素バリア膜を備えるこ
とを特徴とする半導体記憶装置。 - 【請求項１０】 半導体基板の上方に、第１電極と、上
記第１電極上に形成された容量絶縁膜と、上記容量絶縁
膜上に設けられた第２電極とを有するメモリセルキャパ
シタを形成する工程（ａ）と、 上記工程（ａ）の後に、基板上に、上記メモリセルキャ
パシタを被覆する段差緩和用膜を形成する工程（ｂ）
と、 基板上に、上記段差緩和用膜を被覆する被覆水素バリア
膜を形成する工程（ｃ）と、 を含む半導体記憶装置の製造方法。 - 【請求項１１】 請求項１０に記載の半導体記憶装置の
製造方法において、上記工程（ａ）の前に、上記半導体
基板の上方に下敷き水素バリア膜を形成する工程（ｄ）
をさらに含み、 上記工程（ａ）では、上記下敷き水素バリア膜の上に上
記第１電極を形成することを特徴とする半導体記憶装置
の製造方法。 - 【請求項１２】 請求項１１に記載の半導体記憶装置の
製造方法において、 上記工程（ｂ）の後に、上記メモリセルキャパシタの周
辺部において、上記段差緩和用膜を除去する工程（ｅ）
をさらに含み、 上記工程（ｃ）では、上記被覆水素バリア膜を、上記メ
モリセルキャパシタの周辺部において上記下敷き水素バ
リア膜に接するように形成することを特徴とする半導体
記憶装置の製造方法。 - 【請求項１３】 請求項１２に記載の半導体装置の製造
方法において、 上記工程（ｅ）では、ウェットエッチング法を用いるこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１４】 請求項１２または１３に記載の半導体
記憶装置の製造方法において、 上記工程（ｅ）の後に、同一のマスクを用いて、上記メ
モリセルキャパシタの周辺部に位置する上記被覆水素バ
リア膜と上記下敷き水素バリア膜とをパターニングする
工程（ｆ）をさらに含むことを特徴とする半導体記憶装
置の製造方法。 - 【請求項１５】 請求項１１に記載の半導体記憶装置の
製造方法において、 上記工程（ｃ）の後に、上記メモリセルキャパシタの周
辺部において、上記段差緩和用膜および上記被覆水素バ
リア膜を除去して上記下敷き水素バリア膜を露出させる
工程（ｇ）と、 基板上に第２の被覆水素バリア膜を形成する工程（ｈ）
と、 上記第２の被覆水素バリア膜をエッチバックすることに
よって、上記被覆水素バリア膜および上記段差緩和用膜
を側面から被覆するサイドウォールを形成する工程
（ｉ）と、 をさらに含むことを特徴とする半導体記憶装置の製造方
法。 - 【請求項１６】 請求項１０から１５のいずれか１つに
記載の半導体記憶装置の製造方法において、 上記工程（ｂ）では、上記段差緩和用膜をＯ3およびＴ
ＥＯＳを使用した常圧熱ＣＶＤ法によって形成すること
を特徴とする半導体記憶装置。 - 【請求項１７】 請求項１０から１６のいずれか１つに
記載の半導体記憶装置の製造方法において、 上記工程（ｃ）では、上記被覆水素バリア膜をスパッタ
法によって形成することを特徴とする半導体記憶装置。 - 【請求項１８】 半導体基板上に第１電極を形成する工
程（ａ）と、 上記工程（ａ）の後に、基板上に下敷き水素バリア膜を
形成する工程（ｂ）と、 上記下敷き水素バリア膜を上記第１電極の表面が露出す
るまで除去して、上記下敷き水素バリア膜中に上記第１
電極を埋め込む工程（ｃ）と、 上記第１電極上に容量絶縁膜を形成する工程（ｄ）と、 上記容量絶縁膜上に第２電極用膜を形成する工程（ｅ）
と、 上記容量絶縁膜と上記第２電極用膜とをパターニングす
ることによってメモリセルキャパシタを形成する工程
（ｆ）と、 上記工程（ｆ）の後に、基板上に、上記メモリセルキャ
パシタを被覆する段差緩和用膜を形成する工程（ｇ）
と、 基板上に、上記段差緩和用膜を被覆する被覆水素バリア
膜を形成する工程（ｈ）と、 を含む半導体記憶装置の製造方法。 - 【請求項１９】 請求項１８に記載の半導体記憶装置の
製造方法において、 上記工程（ｇ）の後に、上記メモリセルキャパシタの周
辺部において、上記段差緩和用膜を除去する工程（ｉ）
をさらに含み、 上記工程（ｈ）では、上記被覆水素バリア膜を、上記メ
モリセルキャパシタの周辺部において上記下敷き水素バ
リア膜に接するように形成することを特徴とする半導体
記憶装置の製造方法。 - 【請求項２０】 請求項１８または１９に記載の半導体
記憶装置の製造方法において、 上記工程（ｇ）では、上記段差緩和用膜をＯ3およびＴ
ＥＯＳを使用した常圧熱ＣＶＤ法によって形成すること
を特徴とする半導体記憶装置。 - 【請求項２１】 請求項１８から２０のいずれか１つに
記載の半導体記憶装置の製造方法において、 上記工程（ｈ）では、上記被覆水素バリア膜をスパッタ
法によって形成することを特徴とする半導体記憶装置。
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