KR100891239B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수소나 환원성 분위기에 의한 특성의 열화가 억제 ·방지되고, 신뢰성이 뛰어난 메모리셀 커패시터를 구비하는 반도체장치를 제공하는 것을 목적으로 한다.
메모리셀 커패시터(C)는 제 1 수소배리어막(8) 상에 형성된 하부전극(7)과, 하부전극(7) 상에 형성된 강유전체 재료로 이루어지는 용량절연막(9)과, 용량절연막(9) 상에 형성된 상부전극(10)을 구비한다. 제 1 수소배리어막(8) 및 메모리셀 커패시터(C) 상에는 메모리셀 커패시터(C)를 덮도록 층간막(15)이 형성되어 있다. 층간막(15)은 메모리셀 커패시터(C)의 에지부(E)의 단차를 완화한다. 층간막(15) 상에는 제 2 수소배리어막(11)이 형성되어 있고, 추가로 제 2 수소배리어막(11) 상에 제 2 절연막(12)이 형성되어 있다.
제 1 수소배리어막, 제 2 수소배리어막

Description

반도체기억장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 제 1 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 단면도를 나타내는 도면.
도 2는 제 1 실시예의 메모리셀이 구비하는 메모리셀 커패시터의 에지부(E)를 확대한 도면.
도 3은 본 발명의 메모리셀 및 종래의 메모리셀에 설치된 각각의 메모리셀 커패시터의 분극특성을 나타내는 그래프.
도 4는 제 1 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 5는 제 2 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 단면도를 나타내는 도면.
도 6은 제 2 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 7은 제 2 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 8은 제 2 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 9는 제 2 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 10은 제 2 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 11은 제 3 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 12는 제 4 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 단면도를 나타내는 도면.
도 13은 제 4 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 단면도를 나타내는 도면.
도 14는 제 4 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 15는 제 4 실시예의 메모리셀의 제조방법을 나타내는 공정단면도.
도 16은 종래의 메모리셀을 나타내는 단면도.
도 17은 종래의 메모리셀을 나타내는 단면도.
도 18은 종래의 메모리셀이 구비하는 메모리셀 커패시터의 에지부(E)를 확대한 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : 게이트전극 2 : 고농도 불순물확산영역
3 : 매설분리영역(STI 분리영역) 4 : 비트선
5 : 제 1 절연막 6, 13, 16 : 콘택트플러그
7 : 하부전극 8 : 제 1 수소배리어막
9 : 용량절연막 10 : 상부전극
11 : 제 2 수소배리어막 12 : 제 2 절연막
14, 14' : Al 배선 15 : 층간막
18 : 도전성 수소배리어막 19 : 레지스트 마스크
30 : 제 3 수소배리어막 31 : 측벽
100, 200, 300, 400, 500, 1000, 1100 : 메모리셀
본 발명은 반도체기억장치 및 그 제조방법에 관한 것으로, 특히, 반도체기억장치의 신뢰성 향상에 관한 것이다.
최근, 예컨대, Pb(Zr, Ti)O3, SrBi2Ta2O9 등의 히스테리시스 특성을 갖는 강유전체 재료를 용량절연막에 이용한 메모리셀 커패시터를 갖는 강유전체 메모리장치가 개발되고 있다.
강유전체 메모리장치를 실현하기 위한 가장 중요한 과제는 메모리셀 커패시터의 특성을 열화시키지 않고 집적화를 실현하기 위한 구조 및 그 제조방법을 개발하는 것이다. 특히, 용량절연막에 이용되는 강유전체 재료는 산소원자를 갖는 층형상 산화물이며, 메모리셀 커패시터 형성 이후의 공정 중의 수소분위기 중에서 용이하게 환원되면, 강유전체의 특성이 열화된다.
예를 들어, 반도체장치의 미세화에 따라 애스펙트비가 큰 콘택트 홀의 매설에는 CVD법에 의한 텅스텐(W)의 성막이 널리 이용되고 있다. W의 성막에는 이하에 나타내는 수학식 1에서 나타나는 반응이 이용된다.
Figure 112002027877276-pat00001
상기 수학식 1에서 나타나는 반응은 대단히 강한 환원성 분위기 중에서 행해진다. 또, Al 배선 형성 후에는, MOS 트랜지스터의 특성확보를 위해, 수소를 포함한 분위기 중에서 어닐링이 행해진다. 그 외에도, 반도체장치의 제조프로세스에는 수소가 발생하는 공정이나 수소를 이용하는 공정이 다수 포함되어 있다.
수소는 반도체장치에 이용되는 대부분의 재료를 투과하기 때문에, 종래의 강유전체 메모리장치에서는, 메모리셀 커패시터 형성 이후의 공정에서의 수소발생의 저감이나 환원성 분위기의 억제를 도모하거나, 또는 절연성 수소배리어막에 의해 메모리셀 커패시터를 피복하는 등, 제조공정 중의 메모리셀 커패시터의 특성열화를 막는 연구가 이루어지고 있다. 그 일례로서, 이하에 수소배리어막을 이용함으로써, 제조공정에서 메모리셀 커패시터의 특성열화를 억제 ·방지하는 방법을 설명한다.
도 16은 제조공정에서의 메모리셀 커패시터의 특성열화를 억제 ·방지하는 제 1의 종래의 메모리셀(1000)을 나타내는 단면도이다.
메모리셀(1000)은 메모리셀 트랜지스터로서 이용되는 MOS 트랜지스터(Tr)와, 메모리셀 커패시터(C)를 갖는다. MOS 트랜지스터(Tr)는 반도체기판(S) 상에 형성된 게이트전극(1)과 고농도 불순물확산영역(2)으로 구성되어 있다. 각 메모리셀의 각각의 MOS 트랜지스터(Tr)는 매설분리영역(이하, STI 분리영역이라 한다)(3)에 의해서 전기적으로 분리되어 있다. 게이트전극(1)에는 워드선(도시생략)이 접속되어 있고, 고농도 불순물확산영역(2)의 한쪽에는 비트선(4)이 접속되어 있다. MOS 트랜지스터(Tr)가 형성된 반도체기판(S) 상에는 제 1 절연막(5)과, 제 1 수소배리어막(8)이 형성되어 있다.
메모리셀 커패시터(C)는 제 1 수소배리어막(8) 상에 형성된 하부전극(7)과, 하부전극(7) 상에 형성된 강유전체 재료로 이루어지는 용량절연막(9)과, 용량절연막(9) 상에 형성된 상부전극(10)을 구비한다. 하부전극(7)은 제 1 절연막(5) 및 제 1 수소배리어막(8)을 관통하는 콘택트플러그(6)를 개재하여 다른 한쪽의 고농도 불순물확산영역(2)에 접속되어 있다.
제 1 수소배리어막(8) 및 메모리셀 커패시터(C) 상에는 메모리셀 커패시터(C)를 덮도록 제 2 수소배리어막(11)이 형성되어 있고, 또한, 제 2 수소배리어막(11) 상에 제 2 절연막(12)이 형성되어 있다. 상부전극(10)은 제 2 수소배리어막(11) 및 제 2 절연막(12)을 관통하는 콘택트플러그(13)를 개재하여 Al 배선(14)에 접속되어 있다.
도 17은 제조공정에서의 메모리셀 커패시터의 특성열화를 막는 제 2의 종래의 메모리셀을 나타내는 단면도이다.
도 17에 나타내는 메모리셀(1100)은 도 16에 나타내는 제 1의 종래의 메모리셀과 거의 동일한 구조를 갖고 있다. 단, 제 2 수소배리어막(11)이 제 2 절연막(12) 상에 형성되어 있는 점이 제 1의 종래의 메모리셀(1000)과 다르다.
일반적인 수소배리어막의 성막방법으로서는, CVD법이나 스퍼터법 등이 이용된다. 그러나, CVD법은 가스 중에 수소가 포함되어 있는 것이 많고, 성막 중에 수소나 수분을 발생시켜, 강유전체 재료로 이루어지는 용량절연막을 열화시키는 문제가 있다. 이 때문에, 상기 종래의 메모리셀의 제조에서는, 메모리셀 커패시터(C)의 형성 후의 공정에서 형성되는 제 2 수소배리어막(11)은 성막 중에 수소의 발생이 없는 스퍼터법에 의해 예컨대, Al2O3나 TiN 등의 재료를 이용하여 형성된다.
그러나, 도 16에 나타내는 제 1의 종래의 메모리셀(1000)에서는 도 18에 나타내는 바와 같이, 메모리셀 커패시터(C)의 에지부(E)에서 제 2 수소배리어막(11)의 단차피복성이 나쁘다. 이 때문에, 에지부(E)에서의 제 2 수소배리어막(11)의 결정성 ·치밀성에 악영향이 생겨, 입계(grain boundary)가 발생한다. 이와 같이 발생한 입계로부터 메모리셀(1000)의 제 2 절연막(12)을 투과한 수소가 침입하는 경우가 있다. 침입한 수소는 강유전체 재료로 이루어지는 용량절연막(9)을 열화시킨다.
또, 도 17에 나타내는 제 2의 종래의 메모리셀에서는 Al 배선(14)과 상부전극(10)을 접속하는 콘택트플러그(13)를 형성할 때에, 콘택트플러그(13)가 형성되는 접속구멍의 측벽으로부터 수소가 침입한다. 침입한 수소는 제 2 절연막(12) 중을 확산하여, 강유전체 재료로 이루어지는 용량절연막(9)에 도달하여 열화시킨다.
이상에서 서술한 바와 같이, 상기 종래의 메모리셀에서 강유전체 재료로 이루어지는 용량절연막의 열화를 억제 ·방지하는 것이 매우 곤란하다.
본 발명은 상기 결함을 해결하기 위해서 이루어진 것으로, 수소나 환원성 분위기에 의한 특성의 열화가 억제 ·방지되고, 신뢰성이 뛰어난 메모리셀 커패시터를 구비하는 반도체장치를 제공하는 것을 목적으로 한다.
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본 발명의 반도체기억장치의 제조방법은, 반도체기판의 상방에 제 1 전극과, 상기 제 1 전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 설치된 제 2 전극을 갖는 메모리셀 커패시터를 형성하는 공정 (a)와, 상기 공정 (a) 후에, 기판 상에 상기 메모리셀 커패시터를 피복하는 단차완화용 막을 형성하는 공정 (b)와, 기판 상에 상기 단차완화용 막을 피복하는 피복 수소배리어막을 형성하는 공정 (c)를 포함하며, 상기 공정 (b)에서는, 상기 단차완화용 막을 O3및 TEOS를 사용한 상압열 CVD법에 의해서 형성한다.
본 발명에 의하면, 메모리셀 커패시터를 덮도록 메모리셀 커패시터의 에지부의 단차를 완화하는 단차완화용 막이 형성되어 있다. 이 때문에, 피복 수소배리어막의 단차피복성이 향상된다. 따라서, 단차완화용 막 상에 형성되는 피복 수소배리어막은 종래의 메모리셀에 비하여 에지부에서의 결정성 ·치밀성이 유지된다. 이로 인해, 에지부로부터의 수소의 침입 및 확산에 의한 메모리셀 커패시터의 용량절연막의 특성열화가 억제 ·방지된 신뢰성이 높은 반도체기억장치가 얻어진다. 또, O3 및 TEOS를 사용한 상압열 CVD법에서는 막형성 공정에서의 온도가 낮고, 수소도 거의 발생하지 않는다. 이 때문에, 용량절연막에 손상을 주지 않고 단차완화용 막을 형성하는 것이 가능하다. 게다가, O3 및 TEOS를 사용한 상압열 CVD법에 의해 단차완화용 막을 형성하면, 단차완화용 막의 표면이 자연스럽게 완만해진다. 즉, 단차완화용 막의 완만한 표면을 매우 용이하게 형성할 수 있다.
상기 공정 (a) 전에, 상기 반도체기판의 상방에 기초 수소배리어막을 형성하는 공정 (d)를 추가로 포함하고, 상기 공정 (a)에서는 상기 기초 수소배리어막 상에 상기 제 1 전극을 형성하는 것이 바람직하다.
이로 인해, 반도체기판측으로부터의 수소의 침입 및 확산에 의한 메모리셀 커패시터의 용량절연막의 특성열화를 억제 ·방지할 수 있다.
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상기 공정 (c)에서는, 상기 피복 수소배리어막을 스퍼터법에 의하여 형성하는 것이 바람직하다.
스퍼터법에서는 수소가 발생하지 않기 때문에, 수소에 의한 메모리셀 커패시터의 용량절연막의 특성열화를 억제 ·방지할 수 있다.
본 발명의 다른 반도체기억장치의 제조방법은, 반도체기판 상에 제 1 전극을 형성하는 공정 (a)와, 상기 공정 (a) 후에, 기판 상에 기초 수소배리어막을 형성하는 공정 (b)와, 상기 기초 수소배리어막을 상기 제 1 전극의 표면이 노출될 때까지 제거하여, 상기 기초 수소배리어막 중에 상기 제 1 전극을 매설하는 공정 (c)와, 상기 제 1 전극 상에 용량절연막을 형성하는 공정 (d)와, 상기 용량절연막 상에 제 2 전극용 막을 형성하는 공정 (e)와, 상기 용량절연막과 상기 제 2 전극용 막을 패터닝함으로써 메모리셀 커패시터를 형성하는 공정 (f)와, 상기 공정 (f) 후에, 기판 상에 상기 메모리셀 커패시터를 피복하는 단차완화용 막을 형성하는 공정 (g)와, 기판 상에 상기 단차완화용 막을 피복하는 피복 수소배리어막을 형성하는 공정 (h)를 포함하며, 상기 공정 (g)에서는, 상기 단차완화용 막을 O3 및 TEOS를 사용한 상압열 CVD법에 의하여 형성한다.
본 발명의 다른 반도체기억장치의 제조방법에 의하면, 제 1 전극의 두께분만큼 메모리셀 커패시터의 기초 수소배리어막의 표면으로부터의 높이를 저감할 수 있다. 이 때문에, 피복 수소배리어막의 단차가 저감된다. 따라서, 피복 수소배리어막을 패터닝할 때의 레지스트막 두께가 패터닝에 주는 영향이 억제되어, 한층 더 메모리셀의 미세화를 실현할 수 있다. 또, O3 및 TEOS를 사용한 상압열 CVD법에서는 막형성 공정에서의 온도가 낮고, 수소도 거의 발생하지 않는다. 이 때문에, 용량절연막에 손상을 주지 않고 단차완화용 막을 형성하는 것이 가능하다. 게다가, O3 및 TEOS를 사용한 상압열 CVD법에 의해 단차완화용 막을 형성하면, 단차완화용 막의 표면이 자연스럽게 완만해진다. 즉, 단차완화용 막의 완만한 표면을 매우 용이하게 형성할 수 있다.
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상기 공정 (h)에서는, 상기 피복 수소배리어막을 스퍼터법에 의하여 형성하는 것이 바람직하다.
(실시예)
이하, 본 발명의 실시예에 대하여 도 1에서 도 15를 참조하여 설명한다. 또, 간단히 하기 위해, 각 실시예에 공통되는 구성요소는 동일 참조부호로 나타낸다.
(제 1 실시예)
도 1은 본 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 단면도를 나타내는 도면이다. 도 2는 본 실시예의 메모리셀이 구비하는 메모리셀 커패시터의 에지부(E)를 확대한 도면이다.
도 1에 나타내는 바와 같이, 본 실시예의 메모리셀(100)은 메모리셀 트랜지스터로서 이용되는 MOS 트랜지스터(Tr)와, 메모리셀 커패시터(C)를 갖는다.
MOS 트랜지스터(Tr)는 반도체기판(S) 상에 형성된 게이트절연막(도시생략)과, 게이트절연막 상에 형성된 게이트전극(1)과, 반도체기판(S) 상의 게이트전극(1)을 끼우는 영역에 형성된 고농도 불순물확산영역(2)으로 구성되어 있다. 각 메모리셀의 각각의 MOS 트랜지스터(Tr)는 STI 분리영역(3)에 의하여 전기적으로 분리되어 있다. 게이트전극(1)에는 워드선(도시생략)이 접속되어 있고, 고농 도 불순물확산영역(2)의 한쪽에는 비트선(4)이 접속되어 있다. MOS 트랜지스터(Tr)가 형성된 반도체기판(S) 상에는 제 1 절연막(5)과, 반도체기판(S)측으로부터의 수소의 침입 및 확산을 억제 ·방지하는 제 1 수소배리어막(8)이 형성되어 있다.
메모리셀 커패시터(C)는 제 1 수소배리어막(8) 상에 형성된 하부전극(7)과, 하부전극(7) 상에 형성된 강유전체 재료로 이루어지는 용량절연막(9)과, 용량절연막(9) 상에 형성된 상부전극(10)을 구비한다. 하부전극(7)은 제 1 절연막(5) 및 제 1 수소배리어막(8)을 관통하는 콘택트플러그(6)를 개재하여 다른 한쪽의 고농도 불순물확산영역(2)에 접속되어 있다.
제 1 수소배리어막(8) 및 메모리셀 커패시터(C) 상에는 메모리셀 커패시터(C)를 덮도록 층간막(15)이 형성되어 있다. 층간막(15)은 도 2에 나타내는 바와 같이, 메모리셀 커패시터(C)의 에지부(E)의 단차를 완화한다. 층간막(15) 상에는 제 2 수소배리어막(11)이 형성되어 있고, 또한 제 2 수소배리어막(11) 상에 제 2 절연막(12)이 형성되어 있다. 상부전극(10)은 제 2 수소배리어막(11) 및 제 2 절연막(12)을 관통하는 콘택트플러그(13)를 개재하여 Al 배선(14)에 접속되어 있다.
본 실시예에서는 도 1에 나타내는 바와 같이, 제 1 수소배리어막(8) 및 메모리셀 커패시터(C) 상에는 메모리셀 커패시터(C)를 덮도록 메모리셀 커패시터(C)의 에지부(E)의 단차를 완화하는 층간막(15)이 형성되어 있다. 이 때문에, 제 2 수소배리어막(11)의 단차피복성이 향상된다. 따라서, 층간막(15) 상에 형성되는 제 2 수소배리어막(11)은 도 2에 나타내는 바와 같이, 종래의 메모리셀(100)에 비하여 에지부(E)에서의 결정성 ·치밀성이 유지되어 있다. 이로 인한 효과를 도 3을 참조하여 추가로 설명한다.
도 3은 본 실시예의 메모리셀(100) 및 종래의 메모리셀(1000)에 설치된 각각의 메모리셀 커패시터의 분극특성을 나타내는 그래프이다. 도 3 중의 F1은 제 1의 종래의 메모리셀(1000)(즉, 층간막(15)이 설치되어 있지 않다)에 어닐링하기 위한 수소처리를 행한 후의 메모리셀 커패시터(C)의 분극특성을 나타내고, F2는 본 실시예의 메모리셀(100)(즉, 층간막(15)이 설치되어 있다)에 어닐링하기 위한 수소처리를 행한 후의 메모리셀 커패시터(C)의 분극특성을 나타내며, F3은 본 실시예의 메모리셀(100)에 어닐링하기 위한 수소처리를 행하기 전의 메모리셀 커패시터(C)의 분극특성을 나타낸다.
도 3에 나타내는 바와 같이, 본 실시예의 메모리셀(100)(단차완화용 층간막(15)이 설치되어 있다)에서는, 수소처리 전(F3)과 후(F2)에 분극량(12μC/㎠)에 변화가 없다. 이에 대해, 종래의 메모리셀(1000)(단차완화용 층간막(15)이 설치되어 있지 않다)에서는, 수소처리 후(F1)에 분극량이 2μC/㎠로 크게 저하되고 있다.
이것은 종래의 메모리셀(1000)에서는 도 18에 나타내는 바와 같이, 메모리셀 커패시터(C)의 에지부(E)에서의 제 2 수소배리어막(11)의 단차피복성이 나쁜 것이 원인이다. 에지부(E)에서의 제 2 수소배리어막(11)의 단차피복성이 나쁘기 때문에, 에지부(E)에서 막두께가 얇아지고 있는데다가 더욱이 제 2 수소배리어막(11)의 결정상태가 평탄부와 달리 치밀성도 저하되고 있다. 이로 인해, 에지부(E)로부터의 수소의 침입 및 확산에 의한 메모리셀 커패시터(C)의 분극특성이 열화된다.
한편, 본 실시예의 메모리셀(100)에서는, 제 2 수소배리어막(11)이 평탄부와 같은 정도의 수소배리어성을 갖도록 단차완화용 층간막(15)이 설치되어 있음으로써, 메모리셀 커패시터(C)의 에지부(E)에서의 제 2 수소배리어막(11)의 단차피복성이 개선되어 있다. 따라서, 에지부(E)로부터의 수소의 침입 및 확산에 의한 메모리셀 커패시터(C)의 분극특성의 열화가 억제 ·방지되어 있는 것을 알 수 있다.
다음에, 본 실시예의 메모리셀(100)의 제조방법을 도 4를 참조하여 설명한다.
우선, 도 4의 (a)에 나타내는 공정에서, 반도체기판(S) 상에 STI 분리영역(3)을 형성한 후, 반도체기판(S) 상에 게이트절연막(도시생략)과, 게이트절연막 상에 설치된 게이트전극(1)과, 게이트전극(1)을 끼우도록 위치하는 고농도 불순물확산영역(2)으로 이루어지는 MOS 트랜지스터(Tr)를 형성한다. 이어서, 기판 상에 제 1 절연막(5)과 제 1 수소배리어막(8)을 순서대로 퇴적한다.
다음에, 제 1 수소배리어막(8) 및 제 1 절연막(5)을 관통하여, 고농도 불순물확산영역(2)의 한쪽에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(6)를 형성한다. 다음에, 하부전극(7), 강유전체 재료로 이루어지는 용량절연막(9) 및 상부전극(10)을 콘택트플러그(6)가 피복되도록 패터닝함으로써 순서대로 형성한다. 또, 본 실시예에서는, 하부전극(7)과 용량절연막(9)을 동시에 에칭하고 있지만, 별도로 행하여도 상관없다. 또, 메모리셀 커패시터(C)의 상부전극(10)을 용량규정구로 하고 있지만, 하부전극(7)을 용량 규정구로 하여도 상관없다.
다음에, 도 4의 (b)에 나타내는 공정에서, 기판 상에 단차완화용 층간막(15)을 메모리셀 커패시터(C)가 피복되도록 형성한다. 특히, 본 실시예에서는, 단차완화용 층간막(15)을 완만한 표면형상(이하, 플로우형상이라 한다)의 막이 얻어지는 O3 및 TEOS를 사용한 상압열 CVD법에 의해 형성한다. 이 방법에 의하면, 막 형성공정에서의 온도는 400℃로 낮고, 수소도 거의 발생하지 않는다. 이 때문에, 강유전체 재료로 이루어지는 용량절연막(9)에 손상을 주지 않고 단차완화용 층간막(15)을 형성하는 것이 가능하다. 게다가, O3 및 TEOS를 사용한 상압열 CVD법에 의해 층간막(15)을 형성하면, 층간막(15)의 표면이 자연스럽게 완만해진다(이것을 "셀프 플로우(self flow)현상"이라 한다). 즉, 층간막(15)의 완만한 표면을 매우 용이하게 형성할 수 있다. 따라서, 층간막(15)의 형성에는 O3 및 TEOS를 사용한 상압열 CVD법을 이용하는 것이 가장 바람직하다. 또, 층간막(15)의 형성에 예컨대, SOG(spin on glass) 등을 이용할 수도 있다.
다음에, 도 4의 (c)에 나타내는 공정에서, 기판 상에 제 2 수소배리어막(11)을 두께 50㎚ 정도로 스퍼터법을 이용하여 형성한다. 본 실시예에서는, 상술한 도 4의 (b)에 나타내는 공정에서 단차완화용 층간막(15)이 형성되어 있기 때문에, 제 2 수소배리어막(11)을 CVD법보다도 단차피복성 면에서 뒤떨어지는 스퍼터법을 이용하여 형성할 수 있다. 스퍼터법에서는 수소가 발생하지 않기 때문에, 수소에 의한 열화를 억제 ·방지할 수 있다.
이어서, 기판 상에 제 2 절연막(12)을 퇴적하고, CMP법 등에 의해 평탄화한 후, 제 2 절연막(12), 제 2 수소배리어막(11) 및 층간막(15)을 관통하여, 상부전극(10)에 도달하는 접속구멍을 개구한 후, CVD법에 의해 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(13)를 형성한다. 다음에, 콘택트플러그(13)에 접속된 Al 배선(14)을 형성한다.
이상의 공정에 의해, 수소에 의한 용량절연막의 열화가 억제 ·방지된 신뢰성이 높은 강유전체 메모리장치를 실현할 수 있다.
또, 본 실시예에서는, 메모리셀 커패시터(C)가 상부전극(10)을 용량규정구인 구조에 대하여 서술하였지만, 하부전극(7)을 용량규정구로 하는 구조로 하여도 된다. 즉, 메모리셀 커패시터(C)의 구조에 관계없이, 메모리셀 커패시터(C)의 에지부(E)의 단차를 완화하는 층간막(15)을 설치함으로써, 제 2 수소배리어막(11)의 수소배리어효과를 향상시킬 수 있다. 따라서, 신뢰성이 높은 메모리셀을 구비하는 강유전체 메모리장치를 얻을 수 있다.
(제 2 실시예)
도 5는 본 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 단면도를 나타내는 도면이다.
본 실시예의 메모리셀(200)은 상기 제 1 실시예와 거의 동일한 구조를 갖고 있다. 단, 다음의 상이점이 있다.
우선 첫째로, 상기 제 1 실시예의 비트선(4) 대신에, 도 5에 나타내는 바와 같이, 제 2 절연막(12), 제 1 수소배리어막(8) 및 제 1 절연막(5)을 관통하여, MOS 트랜지스터(Tr)의 고농도 불순물확산영역(2)에 도달하는 콘택트플러그(16)와, 콘택트플러그(16)에 접속된 비트선이 되는 Al 배선(14')이 설치되어 있는 점이다. 즉, 콘택트플러그(16)가 설치되는 영역에는 단차완화용 층간막(15) 및 제 2 수소배리어막(11)이 형성되어 있지 않은 점이다.
둘째로, 본 실시예의 메모리셀(200)에서는 도 5에 나타내는 바와 같이, 메모리셀 커패시터(C) 및 층간막(15)이 제 1 수소배리어막(8) 및 제 2 수소배리어막(11)에 의하여 완전히 밀봉되어 있다.
본 실시예에 의하면, 콘택트플러그(16)가 제 2 수소배리어막(11) 및 층간막(15)을 관통하는 일이 없다. 따라서, Al 배선(14')을 형성할 때에, 콘택트플러그(16)로부터 층간막(15)을 통하여 메모리셀 커패시터(C)로 수소가 침입하는 일이 없다. 따라서, 수소에 의한 강유전체 재료로 이루어지는 용량절연막(9)의 열화를 더욱 효과적으로 억제 ·방지할 수 있다.
특히, 본 실시예에 의하면, 메모리셀 커패시터(C) 및 층간막(15)이 제 1 수소배리어막(8) 및 제 2 수소배리어막(11)에 의하여 완전히 밀봉되어 있기 때문에, 수소에 의한 용량절연막의 특성열화를 억제 ·방지하는 효과가 향상된다.
다음에, 본 실시예의 메모리셀(200)의 3가지 제조방법을 도 6∼도 10을 참조하여 설명한다.
-제 1 제조방법-
도 6 및 도 7을 참조하여 제 1 제조방법을 설명한다.
우선, 도 6의 (a)에 나타내는 공정에서, 반도체기판(S) 상에 STI 분리영역(3)을 형성한 후, 반도체기판(S) 상에 게이트절연막(도시생략)과, 게이트절연막 상에 설치된 게이트전극(1)과, 게이트전극(1)을 끼우도록 위치하는 고농도 불순물확산영역(2)으로 이루어지는 MOS 트랜지스터(Tr)를 형성한다. 이어서, 기판 상에 제 1 절연막(5)과 제 1 수소배리어막(8)을 순서대로 퇴적한다. 다음에, 제 1 수소배리어막(8) 및 제 1 절연막(5)을 관통하여, 고농도 불순물확산영역(2)의 한쪽에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(6)를 형성한다.
다음에, 도 6의 (b)에 나타내는 공정에서, 하부전극(7), 강유전체 재료로 이루어지는 용량절연막(9) 및 상부전극(10)을 콘택트플러그(6)가 피복되도록 패터닝함으로써 순서대로 형성한다. 또, 본 실시예에서는 하부전극(7)과 용량절연막(9)을 동시에 에칭하고 있지만, 별도로 행하여도 상관없다. 또, 상부전극(10)을 용량규정구로 하는 구조에 대하여 서술하고 있지만, 하부전극(7)을 용량규정구로 하는 메모리셀 커패시터 구조로 하여도 상관없다.
다음에, 도 6의 (c)에 나타내는 공정에서, 기판 상에 단차완화용 층간막(15)을 메모리셀 커패시터(C)가 피복되도록 형성하고, 이어서 메모리셀 커패시터(C)를 피복하는 영역 이외의 층간막(15)을 건식에칭에 의하여 제거한다. 또, 본 제조방법에서도 상기 제 1 실시예와 마찬가지로, 단차완화용 층간막(15)을 플로우형상의 양호한 O3 및 TEOS를 사용한 상압열 CVD법에 의해 형성한다. 이로 인해, 강유전체 재료로 이루어지는 용량절연막(9)에 손상을 주지 않고 단차완화용 층간막(15)을 형성 할 수 있다.
또, 본 제조방법에서도, 층간막(15)으로서는 단차완화가 가능하고, 또한 강유전체 재료를 열화시키지 않는 재료로 이루어지는 막이라면 이용할 수 있다. 예컨대, TEOS, SOG(spin on glass) 등이 이용된다.
다음에, 도 7의 (a)에 나타내는 공정에서, 기판 상에 제 2 수소배리어막(11)을 두께 50㎚ 정도로 형성한다. 이어서, 층간막(15)을 피복하는 영역 이외의 제 2 수소배리어막(11)을 제거한다. 이로 인해, 메모리셀 커패시터(C) 및 층간막(15)이 제 1 수소배리어막(8)과 제 2 수소배리어막(11)에 의하여 완전히 밀봉된다. 본 실시예에서는, 상술한 도 6의 (c)에 나타내는 공정에서 단차완화용 층간막(15)이 형성되어 있기 때문에, 제 2 수소배리어막(11)을 CVD법보다도 단차피복성 면에서 뒤떨어지는 스퍼터법을 이용하여 형성할 수 있다. 따라서, CVD법에서 발생하는 수소에 의한 열화를 억제 ·방지할 수 있다.
다음에, 도 7의 (b)에 나타내는 공정에서, 기판 상에 제 2 절연막(12)을 퇴적하고, CMP법 등에 의해 평탄화한 후, 제 2 절연막(12), 제 2 수소배리어막(11) 및 층간막(15)를 관통하여, 상부전극(10)에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(13)를 형성한다. 이어서, 제 2 절연막(12), 제 1 수소배리어막(8) 및 제 1 절연막(5)을 관통하여, MOS 트랜지스터(Tr)의 고농도 불순물확산영역(2)에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(16)를 형성한다.
다음에, 콘택트플러그(13 및 16)에 접속된 Al 배선(14 및 14')을 형성한다.
-제 2 제조방법-
도 8을 참조하여 제 2 제조방법을 설명한다.
본 실시예의 메모리셀(200)의 제 2 제조방법은 상술한 제 1 제조방법과 거의 동일한 구성이다. 단, 상기 제 1 제조방법의 도 6의 (c)에 나타내는 공정에서 행하는 단차완화용 층간막(15)의 제거를 본 제조방법에서는 습식에칭법으로 행하는 점이 다르다.
우선, 도 8의 (a)에 나타내는 공정에서, 반도체기판(S) 상에 STI 분리영역(3)을 형성한 후, 반도체기판(S) 상에 게이트절연막(도시생략)과, 게이트절연막 상에 설치된 게이트전극(1)과, 게이트전극(1)을 끼우도록 위치하는 고농도 불순물확산영역(2)으로 이루어지는 MOS 트랜지스터(Tr)를 형성한다. 이어서, 기판 상에 제 1 절연막(5)과 제 1 수소배리어막(8)을 순서대로 퇴적한다. 다음에, 제 1 수소배리어막(8) 및 제 1 절연막(5)을 관통하여, 고농도 불순물확산영역(2)의 한쪽에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(6)를 형성한다.
다음에, 하부전극(7), 강유전체 재료로 이루어지는 용량절연막(9) 및 상부전극(10)을 콘택트플러그(6)가 피복되도록 패터닝함으로써 순서대로 형성한다. 또, 본 실시예에서는, 하부전극(7)과 용량절연막(9)을 동시에 에칭하고 있지만, 별도로 행하여도 상관없다. 또, 상부전극(10)을 용량규정구로 하는 구조에 대하여 서술하고 있지만, 하부전극(7)을 용량규정구로 하는 메모리셀 커패시터 구조로 하여도 상관없다.
다음에, 도 8의 (b)에 나타내는 공정에서, 기판 상에 단차완화용 층간막(15)을 메모리셀 커패시터(C)가 피복되도록 형성하고, 이어서, 포토리소그래피에 의해 레지스트 마스크(19)를 형성한다. 또, 본 제조방법에서도 상기 제 1 실시예와 마찬가지로, 단차완화용 층간막(15)을 플로우형상의 양호한 O3 및 TEOS를 사용한 상압열 CVD법에 의해 형성한다. 이로 인해, 강유전체 재료로 이루어지는 용량절연막(9)에 손상을 주지 않고 단차완화용 층간막(15)을 형성할 수 있다. 또, 층간막(15)으로서는 단차완화가 가능하고, 또한, 강유전체 재료를 열화시키지 않는 재료(예컨대, TEOS, SOG(spin on glass) 등)로 이루어지는 막이라면 이용할 수 있다.
다음에, 도 8의 (c)에 나타내는 공정에서, 레지스트 마스크(19)를 마스크로 하는 등방성 습식에칭(예컨대, 불소산 등을 이용한다)을 제 1 수소배리어막(8)의 표면이 노출될 때까지 행함으로써, 층간막(15)을 패터닝한다. 이로 인해, 상기 제 1 제조방법보다도 표면이 매끄러운 층간막(15)을 형성하는 것이 가능하다.
다음에, 도 8의 (d)에 나타내는 공정에서, 레지스트 마스크(19)를 제거하고, 기판 상에 제 2 수소배리어막(11)을 형성한다. 또한, 단차완화용 층간막(15)을 피복하도록, 또한 제 1 수소배리어막(8)과 접촉하도록 패터닝한다.
이어서, 상기 제 1 제조방법의 도 7의 (b)에 나타내는 공정과 마찬가지로, 기판 상에 제 2 절연막(12)을 퇴적하고, CMP법 등에 의해 평탄화한 후, 제 2 절연막(12), 제 2 수소배리어막(11) 및 층간막(15)을 관통하여, 상부전극(10)에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(13)를 형성한다. 이어서, 제 2 절연막(12), 제 1 수소배리어막(8) 및 제 1 절연막(5)을 관통하여, MOS 트랜지스터(Tr)의 고농도 불순물확산영역(2)에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(16)를 형성한다.
마지막으로, 콘택트플러그(13 및 16)에 접속된 Al 배선(14 및 14')을 형성한다.
-제 3 제조방법-
도 9 및 도 10을 참조하여 제 3 제조방법을 설명한다.
우선, 도 9의 (a)에 나타내는 공정에서, 반도체기판(S) 상에 STI 분리영역(3)을 형성한 후, 반도체기판(S) 상에 게이트절연막(도시생략)과, 게이트절연막 상에 설치된 게이트전극(1)과, 게이트전극(1)을 끼우도록 위치하는 고농도 불순물확산영역(2)으로 이루어지는 MOS 트랜지스터(Tr)를 형성한다. 이어서, 기판 상에 제 1 절연막(5)과 제 1 수소배리어막(8)을 순서대로 퇴적한다.
다음에, 제 1 수소배리어막(8) 및 제 1 절연막(5)을 관통하여, 고농도 불순물확산영역(2)의 한쪽에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(6)를 형성한다. 다음에, 하부전극(7), 강유전체 재료로 이루어지는 용량절연막(9) 및 상부전극(10)을 콘택트플러그(6)가 피복되도록 패터닝함으로써 순서대로 형성한다. 또, 본 실시예에서는, 하부전극(7)과 용량절연막(9)을 동시에 에칭하고 있지만, 별도로 행하여도 상관없다. 또, 상부전극(10)을 용량규정구로 하는 구조에 대하여 서술하고 있지만, 하부전극(7)을 용량규정구로 하는 메모리셀 커패시터 구조로 하여도 상관없다.
다음에, 도 9의 (b)에 나타내는 공정에서, 기판 상에 단차완화용 층간막(15)을 메모리셀 커패시터가 피복되도록 형성한다. 특히, 본 실시예에서는, 단차완화용 층간막(15)을 플로우형상의 양호한 O3 및 TEOS를 사용한 상압열 CVD법에 의해 형성한다. 이 방법에 의하면, 성막공정에서의 온도는 400℃로 낮고, 수소발생량도 적다. 이 때문에, 강유전체 재료로 이루어지는 용량절연막(9)에 손상을 주지 않고 단차완화용 층간막(15)을 형성하는 것이 가능하다. 또, 층간막(15)으로서는, 단차완화가 가능하고, 또한 강유전체 재료를 열화시키지 않는 재료(예컨대, SOG(spin on glass) 등)로 이루어지는 막이면 이용할 수 있다.
다음에, 기판 상에 제 2 수소배리어막(11)을 두께 50㎚ 정도로 형성한다. 본 제조방법에서는 단차완화용 층간막(15)이 형성되어 있기 때문에, 제 2 수소배리어막(11)을 CVD법보다도 단차피복성 면에서 뒤떨어지는 스퍼터법을 이용하여 형성할 수 있다. 따라서, CVD법에서 발생하는 수소에 의한 열화를 억제 ·방지할 수 있다.
다음에, 도 9의 (c)에 나타내는 공정에서, 메모리셀 커패시터(C)를 피복하는 영역 상에 마스크(도시생략)를 형성하고, 이 마스크를 이용하는 건식에칭에 의하여 메모리셀 커패시터(C)를 피복하는 영역 이외의 층간막(15) 및 제 2 수소배리어막(11)을 제거한다. 또, 여기서는 도시하고 있지 않지만, 동일한 마스크를 이용하는 건식에칭에 의하여 제 1 수소배리어막(8)을 제거하여도 상관없다.
다음에, 도 10의 (a)에 나타내는 공정에서, 기판 상에 제 3 수소배리어막(30)을 두께 50㎚ 정도로 형성한다.
다음에, 도 10의 (b)에 나타내는 공정에서, 상기 도 9의 (c)에 나타내는 공정에서 형성된 메모리셀 커패시터 C를 피복하는 제 2 수소배리어막(11)이 소실되지 않을 정도로 전면 에칭함으로써, 제 3 수소배리어막(3)으로 이루어지는 측벽(31)을 형성한다.
이상의 3종류의 제조방법 중 어느 하나를 이용함으로써, 본 실시예의 메모리셀(200)로 이루어지는 강유전체 메모리장치를 실현할 수 있다.
(제 3 실시예)
도 11은 본 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 제조방법을 나타내는 공정단면도이다.
본 실시예의 메모리셀(300)은 상기 제 2 실시예와 거의 동일한 구조를 갖고 있다. 단, 도 11의 (c)에 나타내는 바와 같이, 콘택트플러그(16)가 설치되는 영역에는 제 1 수소배리어막(8)이 형성되어 있지 않은 점에서 다르다. 또, 도 11의 (c)에서는 나타나 있지 않지만, 상부전극(10)은 큰 셀 플레이트로 되어 있으며, 그 단부에서 Al 배선에 접속되어 있다.
제 1 수소배리어막(8)은 SiN 또는 SiON 등으로 형성된 경질의 질화막이다. 이러한 경질의 막을 관통하는 접속구멍을 형성하는 경우, 경질의 막의 부분의 직경이 작아지는 등, 접속구멍의 변형이 일어나기 쉽다. 또, 접속구멍의 애스펙트비가 높아질수록, 경질의 막을 관통할 수 없는(즉, 에칭스톱이 생긴다) 경우가 있다. 따라서, 접속구멍을 메우는 콘택트플러그(16)의 형상이 악화되는 경우가 있다.
그러나, 본 실시예의 메모리셀(300)에서는, 콘택트플러그(16)가 제 1 절연막(5)과 제 2 절연막(12)을 관통하도록 형성되어 있어, 상기 제 2 실시예와 같이, 제 1 수소배리어막(8)을 관통하는 일이 없다. 따라서, 본 실시예에 의하면, 상기 제 1 및 제 2 실시예와 동일한 효과가 얻어지는데 덧붙여, 제 1 수소배리어막(8)을 관통함으로 인한 콘택트플러그(16)의 형상악화가 억제 ·방지된 메모리셀이 얻어진다.
다음에, 본 실시예의 메모리셀(300)의 제조방법을 도 11을 참조하여 설명한다.
우선, 상기 제 2 실시예의 제 1 제조방법의 도 6의 (a)∼(c)에 나타내는 공정과 아주 동일한 공정을 행한다.
다음에, 도 11의 (a)에 나타내는 공정에서, 기판 상에 제 2 수소배리어막(11)을 두께 50㎚ 정도로 형성한다. 본 제조방법에서도, 상술한 도 6의 (c)에 나타내는 공정에서 단차완화용 층간막(15)이 형성되어 있기 때문에, 제 2 수소배리어막(11)을 CVD법보다도 단차피복성 면에서 뒤떨어지는 스퍼터법을 이용하여 형성할 수 있다. 따라서, CVD법에서 발생하는 수소에 의한 열화를 억제 ·방지할 수 있다.
다음에, 도 11의 (b)에 나타내는 공정에서, 제 2 수소배리어막(11)이 층간막(15)을 피복하는 영역의 외측에 위치하는 제 2 수소배리어막(11)과, 그 아래에 위치하는 제 1 수소배리어막(8)을 동일한 마스크를 이용하여 건식에칭에 의해 제거한다.
다음에, 도 11의 (c)에 나타내는 공정에서, 기판 상에 제 2 절연막(12)을 퇴 적하고, CMP법 등에 의해 평탄화한 후, 제 2 절연막(12) 및 제 1 절연막(5)을 관통하여, MOS 트랜지스터(Tr)의 고농도 불순물확산영역(2)에 도달하는 접속구멍을 개구한 후, 이 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(16)를 형성한다.
다음에, 콘택트플러그(16)에 접속된 Al 배선(14')을 형성한다.
본 실시예의 제조방법에 의하면, 콘택트플러그(16)가 설치되는 영역에서는 제 1 수소배리어막이 제거되어 있기 때문에, 층간막(15)과 제 1 수소배리어막이 적층됨으로 인한 콘택트플러그의 형상악화를 억제 ·방지할 수 있다.
(제 4 실시예)
도 12 및 도 13은 본 실시예의 메모리셀 커패시터를 구비하는 메모리셀의 단면도를 나타내는 도면이다.
도 12에 나타내는 바와 같이, 본 실시예의 메모리셀(400)은 메모리셀 트랜지스터로서 이용되는 MOS 트랜지스터(Tr)와, 메모리셀 커패시터(C)를 갖는다.
MOS 트랜지스터(Tr)는 반도체기판(S) 상에 형성된 게이트전극(1)과 고농도 불순물확산영역(2)으로 구성되어 있다. 각 메모리셀의 각각의 MOS 트랜지스터(Tr)는 STI 분리영역(3)에 의해서 전기적으로 분리되어 있다. 게이트전극(1)에는 워드선(도시생략)이 접속되어 있고, 고농도 불순물확산영역(2)의 한쪽에는 콘택트플러그(16)를 개재하여 비트선으로서 기능하는 Al 배선(14')이 접속되어 있다. MOS 트랜지스터(Tr)가 형성된 반도체기판(S) 상에는, 제 1 절연막(5)과, 반도체기판(S)측으로부터의 수소의 침입 및 확산을 억제 ·방지하는 제 1 수소배리어막(8)이 형성되어 있다.
메모리셀 커패시터(C)는 제 1 수소배리어막(8)에 매설하도록 형성된 하부전극(7)과, 하부전극(7) 상에 형성된 강유전체 재료로 이루어지는 용량절연막(9)과, 용량절연막(9) 상에 형성된 상부전극(10)을 구비한다. 하부전극(7)은 제 1 절연막(5) 및 제 1 수소배리어막(8)을 관통하는 콘택트플러그(6)을 개재하여 다른 한쪽의 고농도 불순물확산영역(2)에 접속되어 있다.
제 1 수소배리어막(8) 및 메모리셀 커패시터(C) 상에는 메모리셀 커패시터(C)의 상면 및 측면을 덮도록 메모리셀 커패시터(C)의 에지부(E)의 단차를 완화하는 층간막(15)이 형성되어 있다. 또, 층간막(15)은 메모리셀 커패시터(C)를 피복하는 영역으로 한정하여 설치되어 있다. 층간막(15) 상에는 층간막(15)을 덮도록 제 2 수소배리어막(11)이 형성되어 있으며, 제 1 수소배리어막(8)에 접하고 있다. 즉, 메모리셀 커패시터(C) 및 층간막(15)이 제 1 수소배리어막(8) 및 제 2 수소배리어막(11)에 의하여 완전히 밀봉되어 있다.
게다가, 제 2 수소배리어막(11) 상에 제 2 절연막(12)이 형성되어 있다. 도 12에서는 나타나 있지 않지만, 상부전극(10)은 큰 셀 플레이트로 되어 있으며, 그 단부에서 Al 배선에 접속되어 있다.
본 실시예에서는, 메모리셀 커패시터(C)를 덮도록 메모리셀 커패시터(C)의 에지부(E)의 단차를 완화하는 층간막(15)이 형성되어 있다. 이 때문에, 제 2 수소배리어막(11)의 단차피복성이 향상된다. 따라서, 상기 제 1 실시예와 마찬가지로, 층간막(15) 상에 형성되는 제 2 수소배리어막(11)은 종래의 메모리셀(1000)에 비하여 에지부(E)에서의 결정성 ·치밀성이 유지되어 있다.
이 구조에서는, 제 2 실시예에 나타낸 효과에 덧붙여, 하부전극(7)을 매설함으로써, 그 막두께분만큼 메모리셀 커패시터(C)의 제 1 수소배리어막(8)의 표면으로부터의 높이를 저감할 수 있다. 이 때문에, 제 2 수소배리어막(11)의 단차가 저감된다. 따라서, 제 2 수소배리어막(11)을 패터닝할 때의 레지스트막 두께가 패터닝에 주는 영향을 억제하고, 한층 더 메모리셀의 미세화를 실현하는 것이 가능하다.
또, 본 실시예에서는, 하부전극(7)을 용량규정구로 하는 구조에 대하여 서술하였지만, 상부전극(10)을 용량규정구로 하는 메모리셀 커패시터 구조로 하여도 상관없다.
또한, 본 실시예에서, 도 13에 나타내는 바와 같이, 하부전극(7)의 바로 아래에 도전성 수소배리어막(18)을 설치하는 것이 바람직하다.
이로 인해, 상술한 효과에 덧붙여, 콘택트플러그(6)로부터 확산되는 극미량의 수소에 의한 용량절연막의 특성열화도 억제 ·방지하는 것이 가능하다.
다음에, 본 실시예의 메모리셀(500)의 제조방법을 도 14 및 도 15를 참조하여 설명한다.
우선, 도 14의 (a)에 나타내는 공정에서, 반도체기판(S) 상에 STI 분리영역(3)을 형성한 후, 반도체기판(S) 상에 게이트절연막(도시생략)과, 게이트절연막 상에 설치된 게이트전극(1)과, 게이트전극(1)을 끼우도록 위치하는 고농도 불순물확산영역(2)으로 이루어지는 MOS 트랜지스터(Tr)를 형성한다. 이어서, 기판 상에 제 1 절연막(5)을 퇴적한다. 다음에, 제 1 절연막(5)을 관통하여, 고농도 불 순물확산영역(2)의 한쪽에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(6)를 형성한다. 다음에, 도전성 수소배리어 재료와 금속재료를 순차로 퇴적하고, 콘택트플러그(6)가 피복되도록 패터닝함으로써, 도전성 수소배리어막(18)과 하부전극(7)을 형성한다.
다음에, 도 14의 (b)에 나타내는 공정에서, 기판 상에 제 1 수소배리어막(8)을 형성하고, 하부전극(7)의 표면이 노출되도록 예컨대, CMP법에 의하여 평탄화를 행한다.
다음에, 도 14의 (c)에 나타내는 공정에서, 기판 상에 강유전체 재료와 금속재료를 퇴적한 후, 포토리소그래피 및 건식에칭을 행한다. 이로 인해, 하부전극(7)이 피복되도록 용량절연막(9)과 상부전극(10)을 형성하고, 메모리셀 커패시터(C)를 형성한다. 또, 이 때, 용량절연막(9)과 상부전극(10)을 동시에 패터닝하였지만, 별도로 행하여도 상관없다. 이어서, 기판 상에 단차완화용 층간막(15)을 퇴적하고, 포토리소그래피 및 건식에칭을 행함으로써, 메모리셀 커패시터(C)가 피복되도록 단차완화용 층간막(15)을 형성한다.
다음에, 도 15의 (a)에 나타내는 공정에서, 기판 상에 제 2 수소배리어막(11)을 두께 50㎚ 정도로 형성한다. 상술한 도 14의 (c)에 나타내는 공정에서 단차완화용 층간막(15)이 형성되어 있기 때문에, 제 2 수소배리어막(11)을 CVD법보다도 단차피복성 면에서 뒤떨어지는 스퍼터법을 이용하여 형성할 수 있다. 따라서, CVD법에서 발생하는 수소에 의한 열화를 억제 ·방지할 수 있다.
다음에, 포토리소그래피 및 건식에칭에 의해 제 2 수소배리어막(11)이 층간 막(15)을 피복하는 영역의 외측에 위치하는 제 2 수소배리어막(11)과, 그 아래에 위치하는 제 1 수소배리어막(8)을 제거한다.
다음에, 도 15의 (b)에 나타내는 공정에서, 기판 상에 제 2 절연막(12)을 퇴적하고, CMP법 등에 의해 평탄화한 후, 제 2 절연막(12), 제 2 수소배리어막(11) 및 층간막(15)을 관통하여, 상부전극(10)에 도달하는 접속구멍을 개구한 후, 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(13)를 형성한다. 이어서, 제 2 절연막(12) 및 제 1 절연막(5)을 관통하여, MOS 트랜지스터(Tr)의 고농도 불순물확산영역(2)에 도달하는 접속구멍을 개구한 후, 이 접속구멍 내에 텅스텐막을 매설하여 콘택트플러그(16)를 형성한다.
다음에, 콘택트플러그(16)에 접속된 Al 배선(14')을 형성함으로써, 본 실시예의 메모리셀(500)이 얻어진다.
이상과 같이, 본 실시예의 메모리 셀(500)의 제조방법에 대하여 서술하였지만, 도 14의 (a)에 나타내는 공정에서, 도전성 수소배리어 재료를 퇴적하지 않고, 도전성 수소배리어막(18)을 형성하지 않으면, 본 실시예의 메모리셀(400)을 제조할 수 있다.
하부전극(7)을 용량규정구로 하는 메모리셀 커패시터(C)를 구비하는 메모리셀의 제조방법에 대하여 서술하였지만, 상부전극(10)을 용량규정구로 하는 구성으로 하여도 상관없다.
이상에서 서술한 제 1∼제 4 실시예에서는, 하부전극(7)이 배선을 개재하여 MOS 트랜지스터(Tr)의 고농도 불순물확산영역(2)에 접속되어 있는 구조를 갖는 것 을 설명하였지만, 본 발명은 하부전극(7)이 큰 셀 플레이트로 되어 있으며, 상부전극(10)이 배선을 개재하여 MOS 트랜지스터(Tr)의 고농도 불순물확산영역(2)에 접속되어 있는 구조를 갖는 것에도 적용할 수 있다.
또, 이상으로 서술한 제 1∼제 4 실시예에서는, 용량절연막(9)이 강유전체 재료로 형성되어 있는 것을 설명하였지만, 강유전체 재료로 형성되어 있는 경우에도, 마찬가지로 강유전체 재료의 특성열화를 억제 ·방지하는 효과가 얻어진다. 용량절연막(9)의 구체적인 재료로서는, 티탄산 스트론튬막, 바륨을 첨가한 티탄산 스트론튬막, SrBi2Ta2O9막, 납과 지르코늄과 티탄을 포함하는 산화물(PZT)로 이루어지는 막, 납과 란탄과 지르코늄과 티탄을 포함하는 산화물(PLZT)로 이루어지는 막 등의 단층막이나, 탄탈산화막과 실리콘산화막의 퇴층막 등이 이용된다.
또, 이상으로 서술한 제 1∼제 4 실시예에서는, 게이트전극(1)을 거의 불순물을 포함하지 않는 폴리실리콘막을 퇴적하고, 불순물이온을 주입한 후, 텅스텐막, 몰리브덴막, 티탄막, 백금막, 또는 텅스텐 실리사이드막, 몰리브덴 실리사이드막, 티탄 실리사이드막, 백금 실리사이드막 등을 퇴적한 적층막으로 형성해도 된다. 또, 텅스텐막, 몰리브덴막, 티탄막, 백금막, 또는 텅스텐 실리사이드막, 몰리브덴 실리사이드막, 티탄 실리사이드막, 백금 실리사이드막 등의 단층막을 퇴적하여, 불순물 이온주입을 행하지 않고 게이트전극(1)을 형성해도 된다.
또, 이상에 서술한 제 1∼제 4 실시예에서는, 콘택트플러그(6 및 13)를 텅스텐막으로 형성하였지만, 텅스텐막과 TiN막과 Ti막의 적층막으로 형성해도 된다.
또, 이상에 서술한 제 1∼제 4 실시예에서는, 하부전극(7) 및 상부전극(10)으로서, 용량절연막(9)에 접하는 측으로부터 순서대로 Pt막, Ir막, TiN막이 적층된 막을 이용하고 있지만, Ir막 대신에 IrO2막, TiN막 대신에 Ti막을 이용해도 된다.
제 1 수소배리어막(8) 및 제 2 수소배리어막(11)의 재료로서는 수소배리어성의 재료(예컨대, Al2O3, TiN, TiAlN, TiSiN, TaN, TaAlN 및 TaSiN 등)를 이용할 수 있다.
본 발명에 의하면, 수소나 환원성 분위기에 의한 특성의 열화가 억제 ·방지되고, 신뢰성이 뛰어난 메모리셀 커패시터를 구비하는 강유전체 메모리장치가 얻어진다.

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  10. 반도체기판의 상방에, 제 1 전극과, 상기 제 1 전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 설치된 제 2 전극을 갖는 메모리 셀 커패시터를 형성하는 공정 (a)와,
    상기 공정 (a) 후에, 기판 상에 상기 메모리셀 커패시터를 피복하는, 단일 막으로 이루어지는 단차완화용 막을 형성하는 공정 (b)와,
    기판 상에 상기 단차완화용 막을 피복하는 피복 수소배리어막을 형성하는 공정 (c)를 포함하며,
    상기 공정 (b)에서는, 상기 단차완화용 막을 O3 및 TEOS를 사용한 상압열 CVD법에 의해서 형성하는 것을 특징으로 하는 반도체기억장치의 제조방법.
  11. 제 10항에 있어서,
    상기 공정 (a) 전에, 상기 반도체기판의 상방에 기초 수소배리어막을 형성하는 공정 (d)를 추가로 포함하며,
    상기 공정 (a)에서는, 상기 기초 수소배리어막 상에 상기 제 1 전극을 형성하는 것을 특징으로 하는 반도체기억장치의 제조방법.
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  17. 제 10항 또는 제11항에 있어서,
    상기 공정 (c)에서는, 상기 피복 수소배리어막을 스퍼터법에 의하여 형성하는 것을 특징으로 하는 반도체기억장치의 제조방법.
  18. 반도체기판상에 제 1 전극을 형성하는 공정 (a)와,
    상기 공정 (a) 후에, 기판 상에 기초 수소배리어막을 형성하는 공정 (b)와,
    상기 기초 수소배리어막을 상기 제 1 전극의 표면이 노출될 때까지 제거하여, 상기 기초 수소배리어막 중에 상기 제 1 전극을 매설하는 공정 (c)와,
    상기 제 1 전극 상에 용량절연막을 형성하는 공정 (d)와,
    상기 용량절연막 상에 제 2 전극용 막을 형성하는 공정 (e)와,
    상기 용량절연막과 상기 제 2 전극용 막을 패터닝함으로써 메모리셀 커패시터를 형성하는 공정 (f)와,
    상기 공정 (f) 후에, 기판 상에 상기 메모리셀 커패시터를 피복하는, 단일 막으로 이루어지는 단차완화용 막을 형성하는 공정 (g)와,
    기판 상에 상기 단차완화용 막을 피복하는 피복 수소배리어막을 형성하는 공정 (h)를 포함하며,
    상기 공정 (g)에서는, 상기 단차완화용 막을 O3 및 TEOS를 사용한 상압 열 CVD법에 의해서 형성하는 것을 특징으로 하는 반도체기억장치의 제조방법.
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  21. 제 18항에 있어서,
    상기 공정 (h)에서는, 상기 피복 수소배리어막을 스퍼터법에 의하여 형성하는 것을 특징으로 하는 반도체기억장치의 제조방법.
  22. 반도체기판과,
    상기 반도체기판의 상방에 설치된 제 1 전극과, 상기 제 1 전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 설치된 제 2 전극을 갖는 데이터기억용 메모리 셀 커패시터와,
    상기 메모리 셀 커패시터를 상방 및 측방에서 피복하는 단차완화용 막과,
    상기 단차완화용 막을 피복하는 피복 수소배리어막과,
    상기 제 1 전극의 하방에 형성된 기초 수소배리어막을 구비하며,
    상기 기초 수소배리어막은 상기 메모리 셀 커패시터의 주변부에서 상기 피복 수소배리어막과 접하고 있는 것을 특징으로 하는 반도체 기억장치.
  23. 제 22항에 있어서,
    상기 피복 수소배리어막과 상기 기초 수소배리어막이 평면적으로 보아서 대략 동일한 형상의 외형이 되도록 패터닝되어 있는 것을 특징으로 하는 반도체 기억장치.
  24. 제 22항에 있어서,
    상기 피복 수소배리어막은,
    상기 단차완화용 막을 상방에서 피복하는 배리어막과,
    상기 단차완화용 막을 측방에서 피복하는 측벽으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  25. 반도체기판의 상방에 기초 수소배리어막을 형성하는 공정 (a)와,
    상기 기초 수소배리어막 상에, 제 1 전극과, 상기 제 1 전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 설치된 제 2 전극을 갖는 메모리 셀 커패시터를 형성하는 공정 (b)와,
    상기 공정 (b) 후에, 기판상에 상기 메모리 셀 커패시터를 피복하는 단차완화용 막을 형성하는 공정 (c)와,
    상기 메모리 셀 커패시터의 주변부에서 상기 단차완화용 막을 제거하는 공정 (d)와,
    기판상에, 상기 단차완화용 막을 피복하는 피복 수소배리어막을 형성하는 공정 (e)를 포함하며,
    상기 공정 (e)에서는, 상기 피복 수소배리어막을 상기 메모리 셀 커패시터의 주변부에서 상기 기초 수소배리어막에 접하도록 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  26. 제 25항에 있어서,
    상기 공정 (d)에서는 습식 에칭법을 이용하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  27. 제 25항 또는 제 26항에 있어서,
    상기 공정 (d)의 후에, 동일 마스크를 이용하여 상기 메모리 셀 커패시터의 주변부에 위치하는 상기 피복 수소배리어막과 상기 기초 수소배리어막을 패터닝하는 공정 (f)를 더 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  28. 반도체기판의 상방에 기초 수소배리어막을 형성하는 공정 (a)와,
    상기 기초 수소배리어막 상에, 제 1 전극과, 상기 제 1 전극 상에 형성된 용량절연막과, 상기 용량절연막 상에 설치된 제 2 전극을 갖는 메모리 셀 커패시터를 형성하는 공정 (b)와,
    상기 공정 (b) 후에, 기판상에 상기 메모리 셀 커패시터를 피복하는 단차완화용 막을 형성하는 공정 (c)와,
    기판상에, 상기 단차완화용 막을 피복하는 피복 수소배리어막을 형성하는 공정 (d)와,
    상기 공정 (d)의 후에, 상기 메모리 셀 커패시터의 주변부에서 상기 단차완화용 막 및 상기 피복 수소배리어막을 제거하여 상기 기초 수소배리어막을 노출시키는 공정 (e)와,
    기판상에 제 2 피복 수소배리어막을 형성하는 공정 (f)와,
    상기 제 2 피복 수소배리어막을 에칭함으로써 상기 피복 수소배리어막 및 상기 단차완화용 막을 측면에서 피복하는 측벽을 형성하는 공정 (g)를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  29. 제 25 내지 제 26항, 제 28항 중 어느 한 항에 있어서,
    상기 공정 (c)에서는 상기 단차완화용 막을 O3 및 TEOS를 사용한 상압 열 CVD법에 의하여 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  30. 제 25항 또는 제 26항에 있어서,
    상기 공정 (e)에서는 상기 피복 수소배리어막을 스퍼터법에 의해서 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  31. 제 28항에 있어서,
    상기 공정 (d)에서는 상기 피복 수소배리어막을 스퍼터법에 의해서 형성하는
    것을 특징으로 하는 반도체 기억장치의 제조방법.
  32. 반도체기판상에 제 1 전극을 형성하는 공정 (a)와,
    상기 공정 (a) 후에, 기판상에 기초 수소배리어막을 형성하는 공정 (b)와,
    상기 기초 수소배리어막을 상기 제 1 전극의 표면이 노출될 때까지 제거하여, 상기 기초 수소배리어막 중에 상기 제 1 전극을 매설하는 공정 (c)와,
    상기 제 1 전극 상에 용량절연막을 형성하는 공정 (d)와,
    상기 용량절연막 상에 제 2 전극용 막을 형성하는 공정 (e)와,
    상기 용량절연막과 상기 제 2 전극용 막을 패터닝함으로써 메모리셀 커패시터를 형성하는 공정 (f)와,
    상기 공정 (f) 후에, 기판상에 상기 메모리 셀 커패시터를 피복하는 단차완화용 막을 형성하는 공정 (g)와,
    상기 메모리 셀 커패시터의 주변부에서 상기 단차완화용 막을 제거하는 공정 (h)와,
    기판상에 상기 단차완화용 막을 피복하는 피복 수소배리어막을 형성하는 공정 (i)를 포함하며,
    상기 공정 (i)에서는 상기 피복 수소배리어막을 상기 메모리 셀 커패시터의 주변부에서 상기 기초 수소배리어막에 접하도록 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  33. 제 32항에 있어서,
    상기 공정 (g)에서는 상기 단차완화용 막을 O3 및 TEOS를 사용한 상압 열 CVD법에 의하여 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  34. 제 32항 또는 제 33항에 있어서,
    상기 공정 (i)에서는 상기 피복 수소배리어막을 스퍼터법에 의해서 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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