KR100448235B1 - 강유전체 캐패시터의 제조방법 - Google Patents
강유전체 캐패시터의 제조방법 Download PDFInfo
- Publication number
- KR100448235B1 KR100448235B1 KR10-2001-0087752A KR20010087752A KR100448235B1 KR 100448235 B1 KR100448235 B1 KR 100448235B1 KR 20010087752 A KR20010087752 A KR 20010087752A KR 100448235 B1 KR100448235 B1 KR 100448235B1
- Authority
- KR
- South Korea
- Prior art keywords
- seed layer
- ferroelectric
- ferroelectric capacitor
- manufacturing
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000003990 capacitor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000012212 insulator Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 13
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 7
- 229910052741 iridium Inorganic materials 0.000 claims description 7
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052707 ruthenium Inorganic materials 0.000 claims description 7
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 3
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 24
- 239000010408 film Substances 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 8
- 239000004020 conductor Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910000510 noble metal Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 ECD법으로 강유전체 캐패시터의 상부전극을 형성하여 소자의 특성을 향상시킨 강유전체 캐패시터의 제조방법에 관한 것으로, 본 발명의 일 측면에 따르면, 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 강유전체를 형성하는 단계; 상기 강유전체상에 씨앗층을 형성하는 단계; 상기 씨앗층상에 상기 씨앗층의 소정표면을 노출시키는 개구부를 갖는 제1 절연물을 형성하는 단계; ECD법을 이용하여 상기 절연물의 개구부내에 매립되는 상부전극을 형성하는 단계; 및 상기 절연물을 제거하는 단계; 상기 상부전극 사이의 간극에 존재하는 상기 씨앗층을 제거하는 단계를 포함하는 강유전체 캐패시터의 제조방법이 제공된다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 캐패시터 제조 공정에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), SrBi2Ta2O9(이하 SBT), SrxBiy(TaiNbj)2O9(이하 SBTN), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnantpolarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.
BLT, SBT, SBTN 과 같은 강유전체는 그 유전율이 매우 높아서 메모리 소자의 셀 캐패시터로 사용되는 경우에 작은 캐패시터 면적에서도 충분한 정전용량을 확보할 수 있는 장점이 있다. 이 때문에 수 기가(giga) 비트급 메모리소자에서 셀 캐패시터로서 BLT, SBT, SBTN 박막을 이용한 강유전체 캐패시터에 관한 개발이 많이 이루어지고 있다.
도1은 종래의 FeRAM에서 캐패시터의 구조를 도시한 단면도로서, 도1을 참조하여 종래의 FeRAM 캐패시터의 제조공정을 설명한다.
먼저, 도1에 도시된 것처럼 트랜지스터(미도시) 형성을 위한 공정이 완료된 반도체 기판(11) 상에 제1 층간절연막(12)을 증착하고, 제1 층간절연막(12)을 선택적으로 식각하여 트랜지스터의 불순물확산층, 예를 들면, 소오스/드레인 영역(미도시)이 노출되는 콘택홀을 형성한다. 이어 콘택홀에 폴리실리콘(13)을 매립 및 평탄화한 다음, 배리어 메탈(14)을 형성한다.
이어서, 전체구조 상부에 하부전극용 전도물질을 증착하고 선택적으로 식각하여 고립시킴으로써 하부전극(15)을 형성한다. 하부전극용 전도물질로는 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등과 같은 귀금속물질 또는 이들을 이용한 화합물이 주로 사용된다. 이어서, 하부전극(15)을 포함하는 전체구조 상부에 제2 층간절연막(16)을 증착하고 평탄화공정을 수행한다.
이후, 전체구조 상부에 유전체(17)를 전면증착하는데 FeRAM에서 사용되는 유전체로는 전술한 바와 같이 BLT, SBT, SBTN 등과 같은 강유전체가 사용되며 유전체 증착공정은 화학기상증착법(Chemical Vapor Deposition:CVD), 단원자증착법(Atomic Layer Deposition), 스핀코팅법(spin coating), 또는 스퍼터링법(sputtering) 등을 이용한다.
다음으로, 유전체(17)상에 상부전극용 전도막을 증착한 후에, 사진 및 식각공정을 수행하여 상부전극(18)을 형성한다. 이때 상부전극(18)은 셀(cell) 단위로 고립되도록 형성거나 일정 수만큼 선형으로 연결되도록 하여 셀을 동작시키는데 사용된다.
따라서, 강유전체 캐패시터 형성시에는 반드시 귀금속물질로 이루어진 상부전극을 원하는 형태로 식각해야 하는 공정이 필요한데, 귀금속물질은 식각공정의 난이도가 높은 것으로 알려져 있어, 상부전극간의 간격을 줄여서 고집적화를 이루기에는 한계가 있었으며, 또한 상부전극의 두께만큼을 식각하기 위해서는, 식각시간이 길어지기 때문에 강유전체가 열화되는 단점이 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로, 고집적화에 유리하며 강유전체의 열화를 줄일 수 있는 강유전체 캐패시터의 제조방법을 제공함을 그 목적으로 한다.
도1은 종래기술에 따라 형성된 강유전체 캐패시터를 도시한 단면도,
도2a 내지 도2d는 본 발명에 따른 강유전체 캐패시터 제조공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 기판
22 : 제1 층간절연막
23 : 플러그
24 : 배리어메탈
25 : 하부전극
26 : 제2 층간절연막
27 : 강유전체
28 : 씨앗층
29 : 산화막
30 : 상부전극
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 강유전체를 형성하는 단계; 상기 강유전체상에 씨앗층을 형성하는 단계; 상기 씨앗층상에 상기 씨앗층의 소정표면을 노출시키는 개구부를 갖는 제1 절연물을 형성하는 단계; ECD법을 이용하여 상기 절연물의 개구부내에 매립되는 상부전극을 형성하는 단계; 및 상기 절연물을 제거하는 단계; 상기 상부전극 사이의 간극에 존재하는 상기 씨앗층을 제거하는 단계를 포함하는 강유전체 캐패시터의 제조방법이 제공된다.
본 발명은 강유전체 캐패시터의 상부전극을 형성함에 있어서, 얇은 씨앗층(seed layer)을 형성하고 산화막을 증착한 후, 전기화학증착법 (Electro Chemiacl Deposition : ECD)을 이용하여 원하는 형태의 상부전극을 형성하는 방법에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2d는 본 발명에 따른 강유전체 소자의 캐패시터 제조공정을 도시한 도면으로 이를 참조하여 설명하면, 먼저 도2a는 강유전체(27)의 증착까지 수행된 모습을 보인 단면도로써, 강유전체(27)의 증착까지는 통상의 캐패시터 제조방법을 이용하였다.
즉, 트랜지스터(미도시) 형성을 위한 공정이 완료된 반도체 기판(21) 상에 제1 층간절연막(22)을 증착하고, 제1 층간절연막(22)을 선택적으로 식각하여 트랜지스터의 불순물확산층, 예를 들면, 소오스/드레인 영역(미도시)이 노출되는 콘택홀을 형성한다. 이어 콘택홀에 폴리실리콘(23)을 매립 및 평탄화한 다음, 배리어 메탈(24)을 형성한다. 배리어 메탈(24)로는 티타늄질화막(TiN) 등을 사용한다.
이어서, 전체구조 상부에 하부전극용 전도물질을 증착하고 이를 선택적으로 식각하여 하부전극(25)을 형성한다. 하부전극용 전도물질로는 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등과 같은 귀금속물질 또는 이들을 이용한 화합물이 주로 사용된다. 이어서, 전체구조 상부에 제2 층간절연막(26)을 증착하고 평탄화공정을 수행한다.
이후, 전체구조 상부에 강유전체(27)를 증착하는데 FeRAM에서 사용되는 강유전체로는 전술한 바와 같이 BLT, SBT, SBTN 등과 같은 강유전체가 사용되며 강유전체 증착공정은 화학기상증착법(Chemical Vapor Deposition:CVD), 단원자증착법(Atomic Layer Deposition), 스핀코팅법(spin coating), 또는 스퍼터링법(sputtering) 등을 이용한다.
다음으로, 도2b에 도시된 바와 같이 강유전체(27) 상에 씨앗층(28)을 얇게 형성하는데, 본 발명에서는 씨앗층(28)으로 백금(Pt), 이리듐(Ir), 이리듐산화물(IrOx), 루테늄(Ru), 루테늄산화물(RuOx)등을 사용하거나 또는 이들의 혼합물을 사용하거나 또는 이들을 적층하여 사용하며, 씨앗층의 두께는 50 ∼ 1000Å으로 한다. 여기서 x는 이리듐 또는 루테늄과 산소의 조성비에 따라 다르며 바람직하게는 2 이다.
다음으로, 씨앗층(28) 상부에 산화막(29)을 증착하고, 상부전극이 형성될 위치에 존재하는 상기 산화막(29)을 선택적으로 식각하는 공정이 수행한다. 이때, 후속으로 형성될 상부전극은 셀(cell) 단위로 고립되도록 형성하거나 일정 수만큼 선형으로 연결되도록 형성하여 셀을 동작시키는데 사용되므로, 산화막(29) 역시, 셀 단위로 고립된 형태로 식각하거나 또는 선형으로 식각한다.
산화막(29)은 500 ∼ 20000Å의 두께를 갖도록 증착하며, 산화막(29) 식각시에는 하부에 위치한 씨앗층(28)이 노출되는 정도로 식각공정을 수행한다.
도2c는 산화막(29)이 선택적으로 식각되어 제거된 위치에, ECD법을 이용하여 원하는 두께로 상부전극(30)을 형성한 후, 산화막(29)은 습식식각을 통해 제거된 모습을 도시한 도면이다. 상부전극용 전도물질로는 씨앗층(28)에 따라 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru)을 사용하며 상부전극의 두께는 500 ∼ 5000Å 으로 한다.
다음으로, 도2d에 도시된 것처럼, 상부전극(30)을 고립시키기 위해, 상부전극(30) 사이의 간극에 존재하는 씨앗층(28)을 전면식각(blanket etch) 공정을 이용하여 제거한다. 본 발명에서는 얇은 씨앗층(28)만이 제거되면 상부전극(30)이 고립되므로, 종래와 같이 상부전극의 두께만큼을 식각할 필요가 없어 식각시간이 감소하게 된다. 따라서, 장 시간의 식각공정을 수행함에 따른 강유전체의 열화를 최소화할 수 있다.
한편, 씨앗층(28)을 제거하기 위한 전면식각 공정에서, 상부전극(30) 사이의 간극에 존재하는 강유전체(27)도 함께 식각되는 정도까지 식각공정을 수행할 수도 있다.
이후, 일반적인 후처리 공정을 수행하여 강유전체 캐패시터 제조공정을 완료한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 강유전체 소자의 제조공정에 적용하게 되면, 상부전극간의 간격을 좁힐수 있으므로 고집적화에 유리하며, 상부전극의 면적을 최대화 할 수 있어 소자의 신뢰성을 높일수 있으며 또한, 상부전극 식각에 소요되는 시간의 감소로 인해 강유전체 박막의 열화를 방지할 수 있어 강유전체의 특성이 향상되는 효과가 있다.
Claims (11)
- 삭제
- 기판상에 하부전극을 형성하는 단계;상기 하부전극상에 강유전체를 형성하는 단계;상기 강유전체상에 씨앗층을 형성하는 단계;상기 씨앗층상에 상기 씨앗층의 소정표면을 노출시키는 개구부를 갖는 제1 절연물을 형성하는 단계;ECD법을 이용하여 상기 절연물의 개구부내에 매립되는 상부전극을 형성하는 단계; 및상기 절연물을 제거하는 단계;상기 상부전극 사이의 간극에 존재하는 상기 씨앗층을 제거하는 단계를 포함하는 강유전체 캐패시터의 제조방법.
- 제2항에 있어서,상기 씨앗층은 백금, 이리듐, 이리듐산화물, 루테늄, 루테늄산화물 중 어느하나를 사용하거나 또는 이들의 혼합물을 사용하거나 또는 이들을 적층하여 사용하는 것을 특징으로 강유전체 캐패시터의 제조방법.
- 제3항에 있어서,상기 씨앗층의 두께는 50 ∼ 1000Å 인 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제2항에 있어서,상기 절연물은 산화막인 것을 특징으로 강유전체 캐패시터의 제조방법.
- 제2항에 있어서,상기 절연물의 두께는 500 ∼ 20000Å 인 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제2항에 있어서,습식식각을 이용하여 상기 절연물을 제거하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제2항에 있어서,전면식각을 이용하여 상기 상부전극 사이의 간극에 존재하는 상기 씨앗층을 제거하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제8항에 있어서,전면식각을 이용하여 상기 상부전극 사이의 간극에 존재하는 상기 씨앗층 제거시 상기 상부전극 사이의 간극에 존재하는 상기 강유전체가 일부 식각되도록 하는 것을 강유전체 캐패시터의 제조방법.
- 제2항에 있어서,상기 상부전극은 백금, 이리듐 또는 루테늄중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제2항에 있어서,상기 상부전극의 두께는 500 ∼ 5000Å 인 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087752A KR100448235B1 (ko) | 2001-12-29 | 2001-12-29 | 강유전체 캐패시터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087752A KR100448235B1 (ko) | 2001-12-29 | 2001-12-29 | 강유전체 캐패시터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030057678A KR20030057678A (ko) | 2003-07-07 |
| KR100448235B1 true KR100448235B1 (ko) | 2004-09-13 |
Family
ID=32215446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087752A KR100448235B1 (ko) | 2001-12-29 | 2001-12-29 | 강유전체 캐패시터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100448235B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722518A (ja) * | 1993-06-23 | 1995-01-24 | Miyazaki Oki Electric Co Ltd | メモリセルのキャパシタ形成方法 |
| US6225187B1 (en) * | 1999-02-12 | 2001-05-01 | Nanya Technology Corporation | Method for STI-top rounding control |
| KR20010061280A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
-
2001
- 2001-12-29 KR KR10-2001-0087752A patent/KR100448235B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722518A (ja) * | 1993-06-23 | 1995-01-24 | Miyazaki Oki Electric Co Ltd | メモリセルのキャパシタ形成方法 |
| US6225187B1 (en) * | 1999-02-12 | 2001-05-01 | Nanya Technology Corporation | Method for STI-top rounding control |
| KR20010061280A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057678A (ko) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6534326B1 (en) | Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films | |
| KR0147640B1 (ko) | 반도체 장치의 커패시터 및 그 제조방법 | |
| KR20030006947A (ko) | 용량 소자 및 그 제조 방법 | |
| US6773929B2 (en) | Ferroelectric memory device and method for manufacturing the same | |
| KR20030023143A (ko) | 반도체 소자 및 그 제조 방법 | |
| US7294876B2 (en) | FeRAM device and method for manufacturing the same | |
| US6812042B2 (en) | Capacitor and method for fabricating ferroelectric memory device with the same | |
| US6724026B2 (en) | Memory architecture with memory cell groups | |
| US6534810B2 (en) | Semiconductor memory device having capacitor structure formed in proximity to corresponding transistor | |
| KR100448235B1 (ko) | 강유전체 캐패시터의 제조방법 | |
| KR100472731B1 (ko) | 씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자제조 방법 | |
| KR100427040B1 (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
| KR100717767B1 (ko) | 강유전체 메모리의 캐패시터 제조방법 | |
| KR100349687B1 (ko) | 강유전체 캐패시터 및 그의 제조 방법 | |
| KR100448237B1 (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
| KR20030057644A (ko) | 강유전체 캐패시터의 상부전극 형성방법 | |
| US6919212B2 (en) | Method for fabricating ferroelectric random access memory device with merged-top electrode-plateline capacitor | |
| KR0168339B1 (ko) | 다마신 공정을 이용한 커패시터 제조방법 | |
| KR100517907B1 (ko) | 반도체 소자의 강유전체 캐패시터 제조방법 | |
| KR20030057643A (ko) | 강유전체 캐패시터의 제조방법 | |
| KR100846368B1 (ko) | 메모리 소자 및 그 제조 방법 | |
| KR20020087515A (ko) | 강유전체 메모리소자의 제조 방법 | |
| KR20020002613A (ko) | 접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수있는 반도체 메모리 소자 및 그 제조 방법 | |
| KR20040001869A (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR20030023142A (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |