KR20030006947A - 용량 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 강유전체막을 갖는 용량 소자에 관한 것으로, 스택형 용량 소자에 있어서 캐패시터 유전체막의 결정화 과정에서의 플러그의 산화를 방지함과 함께, 캐패시터 유전체막으로의 이리듐의 확산을 방지하는 데 있다. 제1 금속을 포함하는 제1 도전막(18, 20)과, 제1 도전막(18, 20) 상에 형성되며 제1 금속과 다른 제2 금속의 금속 산화물로 이루어지는 제2 도전막(22)과, 제2 도전막(22) 상에 형성되며 제1 금속과 다른 제3 금속으로 이루어지는 제3 도전막(24)을 순서대로 형성하여 이루어지는 하부 전극(30)을 포함한다.

Description

용량 소자 및 그 제조 방법{CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 용량 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 강유전체막 또는 고유전체막을 갖는 용량 소자 및 그 제조 방법에 관한 것이다.
BST((Ba, Sr)TiO3)막, ST(SrTiOx)막, Ta2O5막 등의 고유전률막이나, PZT(PbZrxTi1-xO3)막 등의 강유전체막은, 높은 유전률이나 반전 분극 특성 때문에, DRAM(Dynamic Random Access Memory)이나 FeRAM(Ferro-electric Random Access Memory) 등의 캐패시터 유전체막으로서 넓게 적용되고 있다.
또한, FeRAM의 강유전체 캐패시터에서는 캐패시터의 하부 전극과 트랜지스터의 불순물 확산 영역과의 접속을 하부 전극 상에서 실현하는 구조의 플래너형이 실용화되어 있지만, 하부 전극을 그 바로 아래의 도전성 플러그를 통해 불순물 확산 영역에 접속하는 구조의 스택형이 셀 면적 저감 때문에 앞으로 필요하게 될 것이다.
산화물 고유전률막이나 산화물 강유전체막을 캐패시터 유전체막으로서 이용하는 경우에, 전극 재료로서 플라튬(Pt)이 넓게 이용되고 있었다. 이는 플라튬의 도전율이 높은 것, 유전체막의 형성 과정에서의 고온 프로세스에 견딜 수 있는 것, 그 상층에 형성하는 캐패시터 유전체막의 배향 방향을 제어할 수 있는 것 등의 이유에 따른다.
한편, 플라튬은 산소 투과성이 높기 때문에, 스택형 캐패시터에서 플러그 상에 플라튬으로 이루어지는 하부 전극을 형성하면, 캐패시터 유전체막의 형성 과정의 열처리에서 산소가 하부 전극을 투과하여, 플러그가 산화된다. 이 결과, 예를 들면 플러그를 텅스텐으로 구성한 경우, 플러그와 하부 전극 사이에는 절연성의 산화 텅스텐막이 형성되어, 플러그와 하부 전극과의 컨택트를 얻을 수 없게 된다.
그래서, 스택형 캐패시터에 있어서는 하부 전극 구조로서는 아래로부터 순서대로 Ir막과 Pt막을 순서대로 형성하여 이루어지는 Pt/Ir 구조나, 아래로부터 순서대로 IrO2막과 Pt막을 순서대로 형성하여 이루어지는 Pt/IrO2구조나, 아래로부터 순서대로 Ir막과 IrO2막과 Pt막을 순서대로 형성하여 이루어지는 Pt/IrO2/Ir 구조 등의 적층 구조가 채용되고 있다.
이리듐(Ir)막이나 산화 이리듐(IrO2)막은 산소 투과성이 매우 작아 열처리에 있어서 산소 배리어로서 작용하기 때문에, 스택형 캐패시터의 하부 전극이 되는 플라튬막의 하층에 형성됨으로써, 캐패시터 유전체막의 형성 과정에서 하부 전극 아래의 플러그의 산화를 방지할 수 있다.
예를 들면, 특개평9-22829호 공보에는 스택 구조의 강유전체 캐패시터의 하부 전극으로서, Pt/IrO2/Ir 구조를 이용하는 것이 제안되어 있다. 이 구조에 의해, 산소 분위기 중에서의 열처리에 의한 캐패시터의 하층 구조의 산화를 억제하면서, 강유전체막의 소망의 특성을 확보할 수 있다.
그러나, 캐패시터 유전체막으로서 스퍼터링법에 의해 퇴적한 PZT막을 적용하는 경우에 있어서, 이리듐계 산소 배리어층(Ir막, IrO2막)을 포함하는 하부 전극 구조를 이용하면, 캐패시터의 누설 전류가 증대되는 것이 판명되었다.
스퍼터링법으로 PZT막을 하부 전극 상에 퇴적한 경우, 퇴적 직후의 PZT막은 비정질 상태이므로, PZT막의 결정화를 위해 고온의 열처리가 필요하다.
그런데, 이리듐계 산소 배리어층 상에 Pt막을 형성한 구조의 하부 전극 상에 비정질의 PZT막을 퇴적한 후에, PZT막의 결정화를 위해 고온 열처리를 실시하면, 이리듐계 산소 배리어층 내의 이리듐 원소가 Pt막을 투과하여, PZT막 내로 확산하여 PZT 결정 내에 도입되어, PZT 결정의 절연성을 저하시키게 된다.
이러한 현상은 하부 전극 상에 결정 상태에서 PZT막을 성장시키거나, 저온으로 PZT막의 결정화를 행하면 회피할 수는 있지만, 형성한 PZT막의 유전률이 작아진다.
본 발명의 목적은 캐패시터 유전체막의 형성 및 결정화 과정에서 하부 전극 바로 아래의 도전성 플러그의 산화를 방지함과 함께 하부 전극으로부터 캐패시터 유전체막으로의 금속 확산을 방지하는 용량 소자 및 그 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 제1 실시예에 따른 용량 소자의 구조를 나타내는 개략 단면도.
도 2는 용량 소자 중에서의 이리듐의 확산 및 그 방지 효과를 나타내는 그래프.
도 3은 본 발명의 제1 실시예에 따른 용량 소자의 제조 방법을 나타내는 공정 단면도.
도 4는 본 발명의 제1 실시예에 따른 용량 소자에 있어서의 잔류 전하량의 기판 온도 의존성을 나타내는 그래프.
도 5는 본 발명의 제1 실시예에 따른 용량 소자에 있어서의 누설 전류의 기판 온도 의존성을 나타내는 그래프.
도 6은 본 발명의 제1 실시예에 따른 용량 소자에 있어서의 잔류 전하량의 가스 유량비 의존성을 나타내는 그래프.
도 7은 본 발명의 제1 실시예의 변형예에 따른 용량 소자의 구조를 나타내는 개략 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 개략단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 12는 본 발명의 제4 실시예에 따른 용량 소자의 제조 방법을 나타내는 공정 단면도.
도 13은 본 발명의 제4 실시예에 따른 용량 소자의 제조 방법을 나타내는 공정 단면도.
도 14는 본 발명의 제4 실시예의 용량 소자와 기준 용량 소자의 각각을 구성하는 하부 전극과 그 위에서 결정화되는 PZT막의 각각의 (111)배향 적분 강도를 나타내는 도면.
도 15는 본 발명의 제4 실시예의 용량 소자와 기준 용량 소자의 각각의 하부 전극 구조의 차이에 의한 강유전체 용량 소자 분극 포화 전압을 나타내는 도면.
도 16은 본 발명의 제4 실시예의 용량 소자와 기준 용량 소자의 각각의 하부 전극 구조의 차이에 의한 인가 전압 1.8V에서의 강유전체 용량 소자 스위칭 전하량을 나타내는 도면.
도 17은 본 발명의 제4 실시예의 용량 소자와 기준 용량 소자의 각각의 하부전극 구조의 차이에 의한 인가 전압 3.0V에서의 강유전체 용량 소자 스위칭 전하량을 나타내는 도면.
도 18은 본 발명의 제4 실시예의 용량 소자와 기준 용량 소자의 각각의 하부 전극 구조의 차이에 의한 강유전체 용량 소자 누설 전류 밀도를 나타내는 도면.
도 19는 본 발명의 제4 실시예의 용량 소자와 기준 용량 소자의 각각의 하부 전극 구조의 차이에 의한 강유전체 용량 소자 피로 손실 특성을 나타내는 도면.
도 20은 본 발명의 제4 실시예의 용량 소자와 기준 용량 소자의 각각의 하부 전극 구조의 차이에 의한 강유전체 용량 소자 리텐션(retention) 특성을 나타내는 도면.
도 21은 본 발명의 제4 실시예에 따른 용량 소자의 다른 예를 나타내는 단면도.
도 22는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 23은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 24는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 25는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 26은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는단면도.
도 27은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 28은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 29는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 40 : 실리콘 기판
12, 62, 88, 97 : 층간 절연막
14, 64, 90, 94 : 컨택트홀
16, 66, 66a, 66b, 66c, 92, 95 : 플러그
17 : 하부 전극용 도전막
18, 68 : 이리듐막
20, 70, 78 : 산화 이리듐막
21, 24, 28, 74 : 플라튬막
22, 72 : 산화 플라튬막
26, 76 : PZT막
27 : 상부 전극용 도전막
30, 30a, 30b, 80 : 하부 전극
32, 32a, 82 : 캐패시터 유전체막
34, 34a, 84 : 상부 전극
42 : 소자 분리막
44 : P 웰
46 : 게이트 절연막
48, 48a, 48b : 게이트 전극
50, 58 : 실리콘 질화막
52a∼52c : 고농도 불순물 영역
52 : 불순물 확산 영역
54 : 측벽 절연막
56 : 소스/드레인 확산층
56a∼56c : 불순물 확산 영역
60 : 실리콘 산화막
63a, 89 : 산화 방지막
63b : 기초 절연막
86 : 강유전체 캐패시터 보호막
96, 98 : 배선층
99 : 패드
상기한 과제는 제1 금속을 포함하는 제1 도전막과, 상기 제1 도전막 상에 형성되며 상기 제1 금속과 다른 제2 금속의 금속 산화물로 이루어지는 제2 도전막과, 상기 제2 도전막 상에 형성되며 상기 제1 금속과 다른 제3 금속으로 이루어지는제3 도전막을 순서대로 형성한 구조의 하부 전극과, 상기 하부 전극 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 상부 전극을 갖는 것을 특징으로 하는 용량 소자에 의해 해결된다.
상기한 용량 소자에 있어서, 상기 제1 금속 원소는 이리듐이고, 상기 제2 금속의 금속 산화물은 이리듐을 제외한 백금족의 금속 산화물이고, 상기 제3 금속은 이리듐을 제외한 백금족의 금속인 것을 특징으로 한다.
상기한 용량 소자에 있어서, 상기 제2 금속은 상기 제3 금속과 동일한 원소이며, 상기 제1 도전막과 상기 제2 도전막 사이에는 상기 제2 금속으로 이루어지는 인터페이스 도전막이 더 형성되어 있는 것을 특징으로 한다.
상기한 과제는 제1 금속을 포함하는 제1 도전막을 절연막 상에 형성하는 공정과, 상기 제1 금속과 다른 제2 금속의 금속 산화물로 이루어지는 제2 도전막을 상기 제1 도전막 상에 형성하는 공정과, 상기 제1 금속과 다른 제3 금속으로 이루어지는 제3 도전막을 상기 제2 도전막 상에 형성하는 공정과, 유전체막을 상기 하부 전극 상에 형성하는 공정과, 상기 유전체막 상에 제4 도전막을 형성하는 공정과, 상기 제1 도전막, 상기 제2 도전막 및 상기 제3 도전막을 패터닝하여 용량 소자 하부 전극으로 하는 공정과, 상기 유전체막을 패터닝하여 용량 소자 유전체막으로 하는 공정과, 상기 제4 도전막을 패터닝하여 용량 소자 상부 전극으로 하는 공정을 포함하는 것을 특징으로 하는 용량 소자의 제조 방법에 의해 해결된다.
상기 용량 소자의 제조 방법에 있어서, 상기 제2 금속은 상기 제3 금속과 동일한 원소이며, 상기 제1 도전막과 상기 제2 도전막 사이에 상기 제2 금속으로 이루어지는 인터페이스 도전막을 형성하는 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 제1 금속(예를 들면 이리듐)을 포함하는 제1 도전막과, 제1 도전막 상에 형성되며, 제2 금속(예를 들면 이리듐을 제외한 백금족)의 금속 산화물로 이루어지는 제2 도전막과, 제2 도전막 상에 형성되며, 제3 금속(예를 들면 이리듐을 제외한 백금족의 금속)으로 이루어지는 제3 도전막을 갖는 하부 전극으로부터 용량 소자를 구성하고 있다.
이와 같은 하부 전극의 구성에 따르면, 제1 도전막에 의해 캐패시터 유전체막의 성막 과정에서의 하부 전극 바로 아래의 도전성 플러그로의 산소의 확산을 방지함과 함께, 제2 도전막에 의해 제1 도전막으로부터 캐패시터 유전체막으로의 제1 금속의 확산을 방지한다.
따라서, 도전성 플러그와 하부 전극의 전기적 접속을 양호하게 할 수 있고, 또한 하부 전극 상에 유전체막을 형성한 후에, 제1 금속의 유전체막으로의 확산을 방지하면서 유전체막의 충분한 결정화를 도모할 수 있다. 이에 의해, 소망의 전기 특성을 갖는 고성능의 용량 소자를 제조할 수 있다.
또한, 본 발명에 따르면, 제1 도전막과 제2 도전막 사이에 제2 금속, 예를 들면 이리듐 이외의 백금족의 금속으로 구성되는 인터페이스 도전막을 형성하였기 때문에, 제3 도전막 및 강유전체막의 (111)배향 적분 강도를 높일 수 있어, 강유전체 캐패시터의 전기적 특성을 향상시킬 수 있다.
<실시예>
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
〈제1 실시예〉
도 1 내지 도 7을 참조하여 본 발명의 제1 실시예에 따른 용량 소자(캐패시터)를 갖는 반도체 장치 및 그 제조 방법에 대하여 설명한다.
도 1은 본 실시예에 따른 용량 소자의 구조를 나타내는 개략 단면도, 도 2는 용량 소자 중에서의 이리듐의 확산 및 그 방지 효과를 나타내는 그래프, 도 3은 본 실시예에 따른 용량 소자의 제조 방법을 나타내는 공정 단면도, 도 4는 잔류 전하량의 기판 온도 의존성을 나타내는 그래프, 도 5는 누설 전류의 기판 온도 의존성을 나타내는 그래프, 도 6은 잔류 전하량의 가스 유량비 의존성을 나타내는 그래프, 도 7은 본 실시예의 변형예에 따른 용량 소자의 구조를 나타내는 개략 단면도이다.
먼저, 본 실시예에 따른 용량 소자의 구조에 대하여 도 1을 이용하여 설명한다.
실리콘 기판(10) 상에는 층간 절연막(12)이 형성되어 있다. 층간 절연막(12)에는 실리콘 기판(10)에 도달하는 컨택트홀(14)이 형성되어 있다. 컨택트홀(14) 내에는 실리콘 기판(10)에 전기적으로 접속된 도전성의 플러그(16)가 형성되어 있다. 플러그(16)가 매립된 층간 절연막(12) 상에는 이리듐막(18), 산화 이리듐막(20), 산화 플라튬막(22) 및 플라튬막(24)이 순차적으로 적층되어 이루어지는 하부 전극(30)과, 하부 전극(30) 상에 형성된 PZT막으로 이루어지는 캐패시터 유전체막(32)과, 캐패시터 유전체막(32) 상에 형성된 플라튬막으로 이루어지는 상부 전극(34)을 갖는 용량 소자가 형성되어 있다.
이와 같이 본 실시예에 따른 용량 소자는 하부 전극(30)이 이리듐막(18)과, 산화 이리듐막(20)과, 산화 플라튬막(22)과, 플라튬막(24)과의 적층막으로 구성되어 있는 것에 주된 특징이 있다. 이하, 본 실시예에 따른 용량 소자에 있어서 하부 전극(30)을 이러한 적층 구조에 의해 구성하고 있는 이유에 대하여 설명한다.
이리듐막(18) 및 산화 이리듐막(20)은 산소 배리어가 되는 막이다. 상술한 바와 같이 플라튬막(24)은 산소 투과성이 높은 막으로, 플라튬막(24) 아래에 산소 배리어층을 형성해 두지 않으면, 캐패시터 유전체막(32)의 성막 과정, 또는 결정화 과정에서 산소가 플러그(16) 방향으로 확산하여, 플러그(16)의, 적어도 상면을 산화한다. 플러그(16)와 플라튬막(24) 사이에 산소 투과성이 작은 이리듐막(18) 및 산화 이리듐막(20)을 형성함으로써, 캐패시터 유전체막(32)의 성막 과정, 또는 결정화 과정에서 플러그(16)가 산화되지 않고, 플러그(16)와 하부 전극(30) 사이의 컨택트 특성을 양호하게 유지할 수 있다.
이리듐막(18) 외에 산화 이리듐막(20)을 형성하고 있는 것은 그 위에 형성하는 플라튬막(24)에 충분한 배향성을 갖게 하기 위함이다. 이리듐막(18)만으로도 플라튬막(24)은 배향되지만, 이리듐막(18)의 배향 방향이 플라튬막(24)에 반영된다. 플라튬막(24)에 의해 충분한 배향성을 갖게 하기 위해서는 이리듐막(18) 외에 산화 이리듐막(20)을 형성하는 것이 바람직하다.
산화 플라튬막(22)은 산소 배리어층(이리듐막(18) 및 산화 이리듐막(20))으로부터 캐패시터 유전체막(32)으로의 이리듐의 확산을 방지하기 위한 이리듐 확산 방지층이다. 상술한 바와 같이 캐패시터 유전체막(32)으로서 스퍼터법에 의해 퇴적한 PZT막을 적용한 경우, Pt막을 통하여 이리듐계 산소 배리어층으로부터 PZT막 내로 이리듐이 확산하여, 캐패시터의 누설 전류가 증대한다. 그래서, 이리듐 확산 방지 능력이 높은 산화 플라튬막(22)을 산소 배리어층 상에 형성함으로써, 후 공정의 열처리 과정에서 이리듐이 PZT막 내로 확산하는 것을 방지할 수 있다. 이에 의해, 캐패시터 유전체막(32)의 결정화를 충분히 도모할 수 있어, 원하는 유전률을 갖는 캐패시터 유전체막(32)을 형성할 수 있다.
도 2는 용량 소자 중의 이리듐의 깊이 방향 분포를 2차 이온 질량 분석법에 의해 측정한 결과를 나타내는 그래프이다. 도 2에서, 점선은 본 실시예에 따른 용량 소자의 전극 구조를 이용한 경우이고, 실선은 종래 기술인 Pt/IrOx/Ir의 전극 구조를 이용한 경우이다. 도 2에 도시한 바와 같이 점선으로 나타내는 본 실시예에 따른 용량 소자에서는 PZT막 내에서 이리듐은 거의 관찰되지 않지만, 실선으로 나타내는 Pt/IrOx/Ir 구조의 용량 소자에서는 고농도로 이리듐이 관찰된다. 도 2에서, 하부 전극(30)의 플라튬막(24)과 산화 이리듐막(20) 사이에 형성한 산화 플라튬막(22)이 이리듐 확산 방지 작용을 갖는 것을 알 수 있다.
또, 산화 플라튬막(22)이 이리듐의 확산을 방지하는 메카니즘은 분명하지 않지만, 산화 플라튬막(22) 중에 포함되는 산소가 이리듐의 확산을 저지하는 데에 있어서 중요한 역할을 갖는 것으로 생각된다.
플라튬막(24)은, 주로 캐패시터 유전체막(32)의 결정의 배향 방향을 제어하기 위해서 형성된 막이다. 플라튬막(24)은 도전율이 높아, 하부 전극(30)의 저저항화를 도모하는 데 있어서 유효하고, 또한 고융점이므로, 캐패시터 유전체막의 형성 과정에서의 고온 프로세스에 견딜 수 있다고 하는 장점도 있다.
이와 같이 하여 용량 소자를 구성함으로써, 이리듐막(18)이 산소 배리어로서 기능하고, 산화 플라튬막(22)이 이리듐의 확산 배리어로서 기능하기 때문에, 캐패시터 유전체막(32)의 형성 과정에서의 산소의 침입과, 이리듐의 캐패시터 유전체막(32)으로의 확산을 방지할 수 있다. 따라서, 플러그(16)와 하부 전극(30)과의 컨택트 특성을 유지하면서, 원하는 유전률을 갖는 캐패시터 유전체막(32)을 형성할 수 있다.
표 1에 본 실시예와 종래 기술의 하부 전극의 구조의 차이에 의한 용량 소자의 특성을 나타낸다. 또, 비교를 위해 표 1에서는 이리듐 확산 방지층이 형성되어 있지 않는 Pt/IrOx/Ir 구조의 하부 전극을 갖는 용량 소자의 특성, 플래너형 캐패시터에 넓게 적용되어 있는 Pt/Ti 구조의 하부 전극을 갖는 용량 소자의 특성에 대해서도 함께 나타내고 있다. 또, 잔류 전하량은 3V에서 측정하고, 누설 전류는 6V에서 측정하였다.
하부 전극 구조 잔류 전하량[μC/㎠] 분극 포화 전압[V] 누설 전류[A/㎠]
Pt/PtOx/IrOx/Ir 33.0 2.9 3.4×10-6
Pt/IrOx/Ir 35.0 4.5 4.0×10-2
Pt/Ti 35.0 3.0 3.6×10-6
표 1에 도시한 바와 같이 본 실시예에 따른 용량 소자에서는 누설 전류가 ㎂/㎠ 정도가 되었다. 한편, Pt/IrOx/Ir 구조의 하부 전극을 갖는 종래의 용량 소자에서는 누설 전류가 본 실시예의 용량 소자보다 4자릿수 정도 크고, 이리듐의 확산에 의해 캐패시터 유전체막의 막질이 열화하고 있는 것을 알 수 있다. 또한, 본 실시예에 따른 용량 소자의 각 특성은 Pt/Ti 구조의 하부 전극을 갖는 용량 소자에 비하여 손색이 없고, 양호하다.
다음으로, 도 3을 참조 하여, 본 실시예에 따른 용량 소자의 제조 방법에 대하여 설명한다.
우선, 도 3의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
실리콘 기판(10) 상에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 700㎚의 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 이루어지는 층간 절연막(12)을 형성한다.
계속해서, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(12)에, 실리콘 기판(10)에 도달하는 컨택트홀을 형성한다.
계속해서, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 20㎚의 티탄(Ti)막과, 막 두께 10㎚의 질화 티탄(TiN)막과, 막 두께 300㎚의 텅스텐(W)막을 퇴적한다.
계속해서, 예를 들면 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법에 의해, 층간 절연막(12)의 표면이 노출할 때까지 텅스텐막, 질화 티탄막, 티탄막을 평탄하게 연마하고, W/TiN/Ti 구조의 적층 구조로 이루어져 컨택트홀(14)에 매립된 플러그(16)를 형성한다(도 3의 (a)).
계속해서, 도 3의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
층간 절연막(12)과 플러그(16) 상의 전면에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 200㎚의 이리듐막(18)을 형성한다. 예를 들면, 기판 온도를 200℃, 파워를 1㎾, 아르곤(Ar) 가스 유량을 100sccm으로 하여, 144초 동안 성막함으로써, 막 두께 200㎚의 이리듐막(18)을 형성한다.
계속해서, 이리듐막(18) 상에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 30㎚의 산화 이리듐막(20)을 형성한다. 예를 들면, 기판 온도를 20℃, 파워를 1㎾, 아르곤 가스 유량을 25sccm, 산소 가스 유량을 25sccm으로 하여, 11초 동안 성막함으로써, 막 두께 30㎚의 산화 이리듐막(20)을 형성한다.
다음으로, 산화 이리듐막(20) 상에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 23㎚의 산화 플라튬막(22)을 형성한다. 예를 들면, 기판 온도를 350℃, 파워를 1㎾, 아르곤 가스 유량을 36sccm, 산소 가스 유량을 144sccm으로 하여, 27초 동안 성막함으로써, 막 두께 23㎚의 산화 플라튬막(22)을 형성한다.
도 4에 도시한 바와 같이 산화 플라튬막(22)을 형성할 때의 기판 온도가 200℃ 보다 낮은 경우, 또는 400℃ 이상인 경우, 잔류 전하량의 저하가 나타난다. 또한, 도 5에 도시한 바와 같이 산화 플라튬막(22)을 형성할 때의 기판 온도가 200℃ 보다 낮은 경우, 또는 400℃ 이상인 경우, 누설 전류가 증대한다. 또한, 400℃ 이상의 기판 온도에서는 산화 플라튬막(22)의 성막 중에 산소가 해리하여 플라튬막이 성막된다. 따라서, 산화 플라튬막(22)을 형성할 때의 기판 온도는 200℃ 이상 400℃ 미만으로 설정하는 것이 바람직하다. 또한, 잔류 전하량은 그 온도 범위 내에서 성막 온도가 높을 수록 큰 값이 된다. 따라서, 산화 플라튬막(22)을 형성할 때의 기판 온도는 상기 온도 범위에서 보다 높은 온도, 예를 들면 350℃ 정도의 온도로 설정하는 것이 바람직하다.
또한, 상기 성막 조건에서는 산화 플라튬막(22)의 막 두께를 23㎚로 하고 있지만, 15㎚ 이상의 막 두께를 적절하게 선택할 수 있다. 막 두께가 15㎚보다 얇으면 산화 플라튬막(22)의 밀착성이 충분하지 않고, 지나치게 두꺼우면 그 후의 가공성이 열화한다. 따라서, 산화 플라튬막(22)의 막 두께는 15㎚ 이상의 막 두께로, 적용하는 장치 구조나 프로세스에 따라 적절하게 선택하는 것이 바람직하다.
또한, 상기 성막 조건에서는 산화 플라튬막(22)을 형성할 때의 가스 유량비를 Ar:O2=1:4로 하고 있지만, 도 6에 도시한 바와 같이 가스 유량비를 Ar:O2=7:2∼1:9(산소 농도 40∼90%)의 범위에서 변화해도, 형성되는 용량 소자의 잔류 전하량은 거의 변화하지 않는다. 즉, 산화 플라튬막(22)을 성막할 때의 가스 유량비는 잔류 전하량에 영향을 미치게 하지 않는다고 생각된다. 이로 인해, 산화 플라튬막(22)을 형성할 때의 가스 유량비는 한정되지 않고, 바람직하게는 산소 농도 40∼80%이다.
계속해서, 산화 플라튬막(22) 상에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 100㎚의 플라튬막(24)을 형성한다. 예를 들면, 기판 온도를 13℃, 파워를 1㎾, 아르곤 가스 유량을 100sccm으로 하여, 54초 동안 성막함으로써, 막 두께 100㎚의 플라튬막(24)을 형성한다.
또, 플라튬막(24)을 형성할 때의 기판 온도는 400℃ 미만으로 설정한다.400℃ 상의 온도로 성막하면, 기초막의 산화 플라튬막(22)으로부터 산소가 해리하여, 이리듐 확산 방지 작용이 열화하기 때문이다.
계속해서, 아르곤 분위기 속에서 600∼750℃에서의 급속 가열 처리를 행하여, 플라튬막(24)을 결정화한다. 이 열처리에 의해, 플라튬막(24)이 소정의 배향 방향을 갖기 때문에, 후에 형성하는 PZT막의 배향 방향을 제어할 수 있다.
계속해서, 플라튬막(24) 상에, 스퍼터법에 의해, 예를 들면 막 두께 100㎚의 PZT막(26)을 형성한다.
계속해서, 산소 분위기 속에서, 750℃에서의 급속 가열 처리를 행하여, PZT막(26)을 결정화한다. 이 때, PZT막(26)은 기초막의 플라튬막(24)의 배향 방향을 반영하여, (111)배향한다. 또한, PZT막(26)과 산화 이리듐막(20) 사이에는 이리듐 확산 배리어층으로서 기능하는 산화 플라튬막(22)이 형성되어 있기 때문에, 이러한 고온 열처리를 행하여도 이리듐이 PZT막 속으로 확산되지 않는다.
계속해서, PZT막(26) 상에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 100㎚의 플라튬막(28)을 형성한다. 예를 들면, 기판 온도를 13℃, 파워를 1㎾, 아르곤 가스 유량을 100sccm으로 하여, 54초 동안 성막함으로써, 막 두께 100㎚의 플라튬막(28)을 형성한다(도 3의 (b)).
계속해서, 리소그래피 및 드라이 에칭에 의해, 플라튬막(28), PZT막(26), 플라튬막(24), 산화 플라튬막(22), 산화 이리듐막(20), 이리듐막(18)을 동일 형상으로 패터닝하여, 플라튬막(24)/산화 플라튬막(22)/산화 이리듐막(20)/이리듐막(18)으로 이루어지는 하부 전극(30)과, 하부 전극(30) 상에 형성되며 PZT막으로 이루어지는 캐패시터 유전체막(32)과, 캐패시터 유전체막(32) 상에 형성되며 플라튬막으로 이루어지는 상부 전극(34)을 형성한다(도 3의 (c)).
이와 같이 하여, 플라튬막(24)/산화 플라튬막(22)/산화 이리듐막(20)/이리듐막(18)으로 이루어지는 하부 전극(30)을 갖는 용량 소자를 형성할 수 있다.
이와 같이 본 실시예에 따르면, 플라튬막(24)/산화 플라튬막(22)/산화 이리듐막(20)/이리듐막(18)으로 이루어지는 하부 전극(30)을 구성하기 때문에, 산화 이리듐막(20) 및 이리듐막(18)에 의해 캐패시터 유전체막(32)의 성막 과정에서의 산소의 확산을 방지함과 함께, 산화 플라튬막(22)에 의해 산소 확산 배리어층으로부터 캐패시터 유전체막(32)으로의 이리듐의 확산을 방지할 수 있다. 따라서, 스퍼터링에 의해 캐패시터 유전체막(32)을 형성한 경우에서도, 이리듐의 확산을 방지하면서 캐패시터 유전체막의 충분한 결정화를 도모할 수 있다. 이에 의해, 원하는 전기 특성을 갖는 고성능의 강유전체 캐패시터를 제조할 수 있다.
또, 상기 실시예에서는 하부 전극(30)을, 이리듐막(18)과, 산화 이리듐막(20)과, 산화 플라튬막(22)과, 플라튬막(24)과의 적층막으로 구성하였지만, 산소 배리어로서 이용하는 막은 이리듐막(18) 또는 산화 이리듐막(20) 중 어느 하나만이라도 충분하다. 예를 들면, 도 7에 도시한 바와 같이 하부 전극(30)을 이리듐막(18)과, 산화 플라튬막(22)과, 플라튬막(24)과의 적층막으로 구성할 수 있다.
〈제2 실시예〉
본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 8내지 도 11을 이용하여 설명한다.
도 8은 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 9 내지 도 11은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
먼저, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 8을 이용하여 설명한다.
실리콘 기판(40) 상에는 소자 분리막(42)이 형성되어 있다. 소자 분리막(42)에 의해 획정된 소자 영역에는 게이트 전극(48)과 소스/드레인 확산층(56)을 갖는 메모리 셀 트랜지스터가 형성되어 있다. 메모리 셀 트랜지스터가 형성된 실리콘 기판(40) 상에는 층간 절연막(62)이 형성되어 있다. 층간 절연막(62)에는 소스/드레인 확산층(56)에 전기적으로 접속된 플러그(66)가 매립되어 있다.
플러그(66)가 매립된 층간 절연막(62) 상에는 Pt/PtOx/IrOx/Ir 구조의 하부 전극(80)이 형성되어 있다. 하부 전극(80) 상에는 PZT로 이루어지는 캐패시터 유전체막(82)이 형성되어 있다. 캐패시터 유전체막(82) 상에는 산화 이리듐으로 이루어지는 상부 전극(84)이 형성되어 있다. 이와 같이, 하부 전극(80), 캐패시터 유전체막(82), 상부 전극(84)에 의해 강유전체 캐패시터가 구성되어 있다.
강유전체 캐패시터가 형성된 층간 절연막(62) 상에는 강유전체 캐패시터 보호막(86)과, 층간 절연막(88)이 형성되어 있다. 층간 절연막(88) 및 강유전체 캐패시터 보호막(86)에는 플러그(66)에 전기적으로 접속된 플러그(92)가 매립되어 있다. 플러그(92)가 매립된 층간 절연막(88) 상에는 플러그(92, 66)를 통해 소스/드레인 확산층(56)에 전기적으로 접속된 배선층(96)과, 상부 전극(84)에 접속된 배선층(98)이 형성되어 있다.
이와 같이 본 실시예에 따른 반도체 장치는 강유전체 메모리의 캐패시터 하부 전극(80)이 제1 실시예에 따른 용량 소자의 하부 전극 구조와 마찬가지로, Pt/PtOx/IrOx/Ir 구조에 의해 구성되어 있는 것에 특징이 있다. 이와 같이 하여 강유전체 메모리를 구성함으로써 산화 이리듐막 및 이리듐막에 의해 캐패시터 유전체막의 성막 과정에서의 산소의 확산을 방지함과 함께, 산화 플라튬막에 의해 산소 확산 배리어층으로부터 캐패시터 유전체막으로의 이리듐의 확산을 방지할 수 있다. 따라서, 스퍼터링에 의해 캐패시터 유전체막을 형성한 경우에서도, 이리듐의 확산을 방지하면서 캐패시터 유전체막의 충분한 결정화를 도모할 수 있다. 이에 의해, 원하는 전기 특성을 갖는 고성능의 강유전체 메모리를 제조할 수 있다.
다음으로, 도 9 내지 도 11을 참조하여 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 실리콘 기판(40) 상에, 예를 들면 샬로우 트렌치법(shallow trench method)에 의해, 실리콘 기판(40) 중에 매립된 소자 분리막(42)을 형성한다.
계속해서, 메모리 셀의 형성 예정 영역에, 예를 들면 붕소 이온을 이온 주입하여, P 웰(44)을 형성한다(도 9의 (a)).
계속해서, 예를 들면 열 산화법에 의해 실리콘 기판(40)의 표면을 산화하고, 소자 분리막(42)에 의해 획정된 소자 영역 상에 실리콘 산화막으로 이루어지는 게이트 절연막(46)을 형성한다.
계속해서, 게이트 절연막(46) 상에, 예를 들면 CVD법에 의해, 다결정 실리콘막과 실리콘 질화막을 퇴적한다.
계속해서, 실리콘 질화막 및 다결정 실리콘막을 동일 형상으로 패터닝하여, 상면이 실리콘 질화막(50)에 의해 덮이고, 다결정 실리콘막으로 이루어지는 게이트 전극(48)을 형성한다.
계속해서, 게이트 전극(48)을 마스크로 하여 실리콘 기판(40)에 이온 주입을 행하고, 게이트 전극(48)의 양측의 실리콘 기판(40)에, 불순물 확산 영역(52a)을 형성한다(도 9의 (b)).
계속해서, 전면에 예를 들면 CVD법에 의해 실리콘 질화막을 퇴적한 후, 이 실리콘 질화막을 에치백하여, 게이트 전극(48) 및 실리콘 질화막(50)의 측벽에, 실리콘 질화막으로 이루어지는 측벽 절연막(54)을 형성한다.
계속해서, 게이트 전극(48) 및 측벽 절연막(54)을 마스크로 하여 실리콘 기판(40)에 이온 주입을 행하고, 게이트 전극(48)의 양측의 실리콘 기판(40)에, 불순물 확산 영역(52b)을 형성한다. 이에 의해, 불순물 확산 영역(52a, 52b)으로 이루어지는 소스/드레인 확산층(56)을 형성한다(도 9의 (c)).
이와 같이 하여, 게이트 전극(48) 및 소스/드레인 확산층(56)을 갖는 메모리 셀 트랜지스터를 형성한다.
계속해서, 메모리 셀 트랜지스터가 형성된 실리콘 기판(40) 상에, 예를 들면 CVD법에 의해, 막 두께 20㎚의 실리콘 질화막(58)과, 막 두께 700㎚의 실리콘 산화막(60)을 퇴적한다.
계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막(60)의 표면을 평탄화하고, 실리콘 질화막(58) 및 실리콘 산화막(60)으로 이루어지며, 표면이 평탄화된 층간 절연막(62)을 형성한다.
계속해서, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(62)에, 실리콘 기판(40)에 도달하는 컨택트홀(64)을 형성한다.
계속해서, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 20㎚의 티탄막과, 막 두께 10㎚의 질화 티탄막과, 막 두께 300㎚의 텅스텐막을 퇴적한다.
다음으로, 예를 들면 CMP법에 의해, 층간 절연막(62)의 표면이 노출할 때까지 텅스텐막, 질화 티탄막, 티탄막을 평탄하게 연마하고, W/TiN/Ti 구조의 적층 구조로 이루어져 컨택트홀(64)에 매립된 플러그(66)를 형성한다(도 9의 (d)).
계속해서, 제1 실시예에 따른 용량 소자의 제조 방법에 있어서의 하부 전극의 형성 방법과 마찬가지로 하여, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 200㎚의 이리듐막(68)과, 막 두께 30㎚의 산화 이리듐막(70)과, 막 두께 23㎚의 산화 플라튬막(72)과, 막 두께 100㎚의 플라튬막(74)을 형성한다.
계속해서, 아르곤 분위기 속에서 750℃에서의 급속 가열 처리를 행하여, 플라튬막(74)을 결정화한다.
계속해서, 플라튬막(74) 상에, 스퍼터법에 의해, 예를 들면 막 두께 200㎚의PZT막(76)을 형성한다. 예를 들면, 기판 온도를 13℃, 파워를 1㎾, 아르곤 가스 유량을 24sccm으로 하여, 360초 동안 성막함으로써, 막 두께 200㎚의 PZT막(76)을 형성한다.
계속해서, 산소 분위기 속에서, 750℃에서의 급속 가열 처리를 행하여, PZT막(76)을 결정화한다.
계속해서, PZT막(76) 상에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 200㎚의 산화 이리듐막(78)을 형성한다(도 10의 (a)). 예를 들면, 기판 온도를 13℃, 파워를 1㎾, 아르곤 가스 유량을 100sccm, 산소 가스 유량을 100sccm으로 하여, 81초 동안 성막함으로써, 막 두께 200㎚의 산화 이리듐막(78)을 형성한다.
계속해서, 리소그래피 및 드라이 에칭에 의해, 산화 이리듐막(78), PZT막(76), 플라튬막(74), 산화 플라튬막(72), 산화 이리듐막(70), 이리듐막(68)을 동일 형상으로 패터닝하여, 플라튬막(74)/산화 플라튬막(72)/산화 이리듐막(70)/이리듐막(68)으로 이루어지는 하부 전극(80)과, 하부 전극(80) 상에 형성되며 PZT막으로 이루어지는 캐패시터 유전체막(82)과, 캐패시터 유전체막(82) 상에 형성되며 산화 이리듐막으로 이루어지는 상부 전극(84)을 형성한다(도 10의 (b)).
이와 같이 하여, 하부 전극(80), 캐패시터 유전체막(82), 상부 전극(84)으로 이루어지며, 하부 전극(80)이 플러그(66)를 통해 소스/드레인 확산층(56)에 전기적으로 접속된 강유전체 캐패시터를 형성한다.
계속해서, 전면에, 예를 들면 스퍼터법에 의해, 막 두께 40㎚의 PZT막을 형성한다. 또, 이 PZT막은 강유전체 캐패시터 보호막(86)으로서 기능한다(도 10의(c)).
계속해서, 강유전체 캐패시터 보호막(86) 상에, 예를 들면 CVD법에 의해, 막 두께 1100㎚의 실리콘 산화막을 형성한다.
계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막의 표면을 연마하여, 실리콘 산화막으로 이루어지며 표면이 평탄화된 층간 절연막(88)을 형성한다(도 11의 (a)). 계속해서, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(88)에, 플러그(66)에 도달하는 컨택트홀(90)을 형성한다.
계속해서, 전면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 20㎚의 티탄막과, 막 두께 10㎚의 질화 티탄막과, 막 두께 300㎚의 텅스텐막을 퇴적한다.
다음으로, 예를 들면 CMP법에 의해, 층간 절연막(88)의 표면이 노출할 때까지 텅스텐막, 질화 티탄막, 티탄막을 평탄하게 연마하고, W/TiN/Ti 구조의 적층 구조로 이루어져 컨택트홀(90)에 매립된 플러그(92)를 형성한다(도의 11(b)).
계속해서, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(88)에, 상부 전극(84)에 도달하는 컨택트홀(94)을 형성한다.
계속해서, 전면에, 예를 들면 스퍼터법에 의해, 예를 들면 막 두께 60㎚의 티탄막과, 막 두께 30㎚의 질화 티탄막과, 막 두께 400㎚의 Au-Cu막과, 막 두께 5㎚의 티탄막과, 막 두께 70㎚의 질화 티탄막을 순차적으로 퇴적한다.
계속해서, TiN/Ti/Au-Cu/TiN/Ti 구조의 도전체를 패터닝하여, 플러그(66, 92)를 통해 소스/드레인 확산층(56)에 전기적으로 접속된 배선층(96)과, 상부 전극(84)에 전기적으로 접속된 배선층(98)을 형성한다(도 11의 (c)).
이와 같이 하여, 2개의 트랜지스터, 2개의 캐패시터를 갖는 강유전체 메모리를 제조할 수 있다.
이와 같이 본 실시예에 따르면, 강유전체 메모리의 캐패시터 하부 전극을, Pt/PtOx/IrOx/Ir 구조에 의해 구성하기 때문에, 산화 이리듐막 및 이리듐막에 의해 캐패시터 유전체막의 성막 과정에서의 산소의 확산을 방지함과 함께, 산화 플라튬막에 의해 산소 확산 배리어층으로부터 캐패시터 유전체막으로의 이리듐의 확산을 방지할 수 있다. 따라서, 스퍼터링에 의해 캐패시터 유전체막을 형성한 경우라도, 이리듐의 확산을 방지하면서 캐패시터 유전체막의 충분한 결정화를 도모할 수 있다. 이에 의해, 원하는 전기 특성을 갖는 고성능의 강유전체 메모리를 제조할 수 있다.
또, 상기 실시예에서는 강유전체 메모리의 캐패시터로서 도 1에 도시한 제1 실시예에 따른 용량 소자를 적용하였지만, 도 7에 도시한 제1 실시예의 변형예에 따른 용량 소자를 이용하여 강유전체 메모리를 구성해도 된다.
〈제3 실시예〉
본 발명은 상기 실시예에 한정되지 않고 다양한 변형이 가능하다.
예를 들면, 상기 실시예에서는 산소 확산 배리어층으로서, IrOx/Ir 구조 및 Ir의 단층 구조를 나타내었지만, 산소의 확산을 방지하기 위해서는 적어도 IrOx막 또는 Ir막이 플러그와 캐패시터 유전체막 사이에 형성되어 있어도 된다. 따라서, Ir/IrOx구조나, IrOx막이나 Ir막 외에 다른 도전막을 갖도록 구성해도 된다. 단,캐패시터 유전체막의 배향 제어를 고려한 경우, 상술한 바와 같이 최상층을 IrOx로 구성하는 것이 바람직하다.
또한, 상기 실시예에서는 이리듐 확산 배리어층으로서 산화 플라튬막을 이용하였지만, 다른 도전막으로 구성해도 된다. 플라튬과 유사한 성질을 갖는 원소로서 백금족 원소가 있고, 여기에는 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)이 있다. 이들 중, 이리듐 이외의 원소는 이리듐 확산 배리어층으로서 적용 가능하다고 생각된다. 따라서, 이들 금속 원소의 도전성 산화물, 즉, RuOx, RhOx, PdOx, OsOx중 어느 하나를 산화 플라튬막 대신에 사용할 수 있는 것으로 생각된다.
마찬가지로, 이리듐 확산 배리어층의 상층에 형성하는 플라튬막 대신에, 루테늄막, 로듐막, 팔라듐막 또는 오스뮴막을 이용하여도 된다.
또한, 상기 실시예에서는 캐패시터 유전체막으로서 PZT막을 적용한 경우를 나타내었지만, 다른 캐패시터 유전체막을 이용하는 경우에 있어서도, 본 발명을 마찬가지로 적용할 수 있다. 예를 들면, 캐패시터 유전체막으로서, BST((Ba, Sr) TiO3)막, ST(SrTiOx)막, Ta2O5막 등의 고유전률막이나, Y1 등의 강유전체막을 적용할 수 있다.
또한, 상기 제2 실시예에서는 본 발명에 따른 용량 소자를 강유전체 메모리에 적용한 경우를 나타내었지만, 다른 반도체 장치에 적용할 수도 있다. 예를 들면, 본 발명에 따른 용량 소자를 이용하여 DRAM을 구성하도록 해도 되고, 본 발명에 따른 용량 소자를 단체(單體)로 이용하여도 된다.
또한, 상기 실시예에서는 산화 플라튬막을 PtOx로, 산화 이리듐막을 IrOx로 나타내고 있는데, 이들 금속 산화물의 산소의 조성비 x는 적절하게 선택할 수 있다. 전형적인 막에서는 조성비 x는 0<x≤2의 범위로 할 수 있다.
또, 용량 소자의 상부 전극으로서, 플라튬 대신에 산화 이리듐을 형성해도 된다.
〈제4 실시예〉
제1∼제3 실시예에 나타낸 용량 소자의 하부 전극은, Ir막이나 IrOx막과 같은 산소 배리어막과, PtOx막과 같은 이리듐 확산 방지막과, Pt막과 같은 유전체 기초막을 순서대로 형성한 구조를 갖고 있다.
즉, 산소 배리어막은 Ir막의 단층 구조나, 또는 Ir막과 IrOx막의 2층 구조 중 어느 하나로 되어 있다. 또한, 이리듐 확산 방지막은 산소 배리어막 내의 Ir이 그 상측의 PZT 강유전체막으로 확산되는 것을 방지하는 것으로, Ir 이외의 백금족으로 이루어지는 금속 산화물로 구성되어 있다.
그러나, 그와 같은 층 구조의 하부 전극에 있어서는 최상의 Pt막의 (111)배향이 약해지는 경향이 있다.
예를 들면, 제1 실시예와 같이 Ir막과 IrOx막과 PtOx막과 Pt막을 순서대로 형성한 구조를 갖는 하부 전극 상에 형성된 PZT막을 결정화 어닐링한 경우의 강유전체 특성은 Ti막과 Pt막을 순서대로 형성한 구조의 하부 전극 상에 형성된 PZT막을 결정화 어닐링한 경우의 강유전체 특성에 비하여 양호하지 않다.
그래서, 본 실시예 및 후술하는 실시예에서는 하부 전극의 구성으로서, 산소 배리어막과 이리듐 확산 방지막을 가짐과 함께 강유전체막의 기초막이 되는 Pt막의 (111)면 배향을 높이기 위한 배향 개선용 인터페이스막을 더 구비한 캐패시터에 대하여 설명한다.
도 12, 도 13은 본 발명의 제4 실시예에 따른 캐패시터의 형성 공정을 나타내는 단면도이다. 도 1과 동일한 부호는 동일한 요소를 나타내고 있다.
우선, 도 12의 (a)에 도시한 구조를 형성하기까지의 공정을 설명한다.
불순물 확산 영역(10a)이 형성된 실리콘 기판(10) 상에 SiO2로 이루어지는 층간 절연막(12)을 형성한 후에, 레지스트 패턴(도시 생략)을 이용하여 절연막(12)을 에칭함으로써 불순물 확산 영역(10a) 상에 컨택트홀(14)을 형성한다. 계속해서, 컨택트홀(14) 내에 질화 티탄(TiN)막과 텅스텐(W)막을 순서대로 형성한 후에, CMP법에 의해 층간 절연막(12) 상면 상의 TiN막과 W막을 제거한다. 이에 의해, 컨택트홀(14) 내에 남겨진 W막과 TiN막을 도전성의 플러그(16)로서 이용한다.
다음으로, 도 12의 (b)에 도시한 바와 같이 플러그(16) 및 층간 절연막(12) 상에, 하부 전극용 도전막(17)으로서, 이리듐(Ir)막(18), 산화 이리듐(IrOx)막(20), 제1 플라튬(Pt)막(21), 산화 플라튬(PtOx)막(22) 및 제2 플라튬(Pt)막(24)을 순서대로 형성한다.
Ir막(18)은 예를 들면, 기판 온도를 400℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 아르곤(Ar) 가스를 100sccm의 유량으로 도입하고, 성장 시간을 144초 동안으로 하는 조건으로, 스퍼터법에 의해 200㎚의 두께로 형성된다.
IrOx막(20)은 예를 들면, 기판 온도를 400℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 Ar 가스를 60sccm, 산소(O2) 가스를 20sccm의 유량으로 도입하고, 성장 시간을 10초 동안으로 하는 조건으로, 스퍼터법에 의해 28㎚의 두께로 형성된다. 그와 같은 조건에 따르면, IrOx막 중의 산소(O)의 조성비 x는 x=1∼1.2가 되어 금속성 구조가 된다. 또, IrOx막(20)의 형성 조건으로서 Ar 가스와 산소 가스를 모두 40sccm으로 하면, 조성비 x는 1.2보다 커진다. 또, IrOx막(20)의 조성비 x는, 예를 들면 0<x<2이다.
제1 Pt막(21)은 산화 플라튬(PtOx)막(22) 및 제2 Pt막(24)의 결정 방위를 제어하기 위한 Pt-인터페이스막으로서, 예를 들면, 기판 온도를 350℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 Ar 가스를 100sccm의 유량으로 도입하고, 성장 시간을 4초 동안으로 하는 조건으로, 스퍼터법에 의해 5㎚의 두께로 형성된다.
PtOx막(22)은 예를 들면, 기판 온도를 350℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 Ar 가스를 36sccm, 산소(O2) 가스를 144sccm의 유량으로 도입하고, 성장 시간을 27초로 하는 조건으로, 스퍼터법에 의해 30㎚의 두께로 형성된다.PtOx막(22)의 조성비 x는, 예를 들면 0<x<2이다.
제2 Pt막(24)은 예를 들면, 기판 온도를 100℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 Ar 가스를 100sccm의 유량으로 도입하며, 성장 시간을 34초로 하는 조건으로, 스퍼터법에 의해 50㎚의 두께로 형성된다.
이 후에, 아르곤 도입 분위기 속에서의 750℃, 60초 동안의 급속 가열 처리에 의해, 제2 Pt막(24)을 결정화한다.
다음으로, 도 12의 (c)에 도시한 바와 같이 제2 Pt막(24) 상에 강유전체막으로서 PZT(Pb(Zrx, Ti1-x)O3)막(26)을 스퍼터법에 의해 100㎚의 두께로 형성한다. 강유전체막(26)의 형성 방법은 그 외에, MOD(metal organic deposition)법, MOCVD(유기 금속 CVD)법, 졸·겔법 등이 있다. 또한, 강유전체막(26)의 재료로서는 PZT 외에, PLCSZT, PLZT와 같은 다른 PZT계 재료나, SBT(SrBi2Ta2O9), SrBi2(Ta, Nb)2O9등의 Bi층 형상 구조 화합물 재료, 그 밖의 금속 산화물 강유전체이어도 된다. 또한, 고유전체 용량 소자를 형성하고자 하는 경우에는 강유전체막 대신에, BazSr1-zTiO3, SrTiO3, PLZT 등의 고유전체막이 형성된다.
그 후에, 750℃에서의 급속 가열 처리를 행함으로써 PZT막(26)을 결정화한다.
계속해서, 도 13의 (a)에 도시한 바와 같이 PZT막(26) 상에, 상부 전극용 도전막(27)으로서 IrOx막을 형성하였다. 또, 상부 전극용 도전막(27)으로서 IrOx막대신에 Pt막을 형성해도 된다.
이 후에, 도 13의 (b)에 도시한 바와 같이 상부 전극용 도전막(27), PZT막(26) 및 하부 전극용 도전막(17)을 포토리소그래피법에 의해 패터닝함으로써 용량 소자(캐패시터) Q를 형성한다. 이 패터닝에 의해, 상부 전극용 도전막(27)은 용량 소자 Q의 상부 전극(34a)이 되고, PZT막(26)은 용량 소자 Q의 유전체막(32a)이 되고, 하부 전극용 도전막(17)은 용량 소자 Q의 하부 전극(30a)이 된다.
그런데, PZT막(26)의 분극 방향은 (001)이지만, (001)로 배향시키는 것은 매우 어렵다. 그래서, PZT막(26)의 잔류 분극(스위칭)을 높이기 위해서 PZT막(26)의 결정을 (111)방향으로 배향시키는 것이 일반적이다.
따라서, 용량 소자 Q의 형성 공정에서, 하부 전극용 도전막(17) 상에 형성된 PZT막(26)은 그 기초막인 제2 Pt막(24)의 배향 방향을 반영하여 (111)면에 배향시키는 것이 바람직하다.
그래서, 상기한 하부 전극(30a)을 구성하는 복수의 막 중 Pt-인터페이스막(21)의 유무에 따라, 제2 Pt막(24)의 (111)배향 적분 강도와 PZT막의 (111)배향 적분 강도에 어느 정도의 차가 생기는지를 실험에 의해 확인하였다.
기준으로서, Ir막, IrOx막, PtOx막 및 Pt막을 순서대로 형성한 구조의 하부 전극과, 이 하부 전극 상에서 결정화된 PZT 유전체막과, IrOx상부 전극을 갖는 용량 소자를 이용하였다. 그리고, 기준 용량 소자에 있어서, 하부 전극을 구성하는 Pt막의 (111)배향 적분 강도를 X선 회절법에 의해 측정하고, 다시 PZT 유전체막의(111)배향 적분 강도를 X선 회절법에 의해 측정한 바, 도 14의 「REF」에 도시한 바와 같은 결과를 얻을 수 있었다.
또한, 도 13의 (b)에 도시한 본 실시예의 용량 소자 Q에서, Pt-인터페이스막(21)을 갖는 하부 전극(30a)을 구성하는 제2 Pt막(24)의 (111)배향 적분 강도를 X선 회절법에 의해 측정하고, 또한 그 위의 PZT막(26)의 (111)배향 적분 강도를 X선 회절법에 의해 측정한 바, 도 14의 「Pt-Interface」에 도시한 바와 같은 결과를 얻을 수 있었다.
도 14에 따르면, 본 실시예의 용량 소자 Q에서의 Pt/PtOx/Pt/IrOx/Ir 구조의 하부 전극(30a) 내의 최상층인 Pt막(24)의 (111)배향 적분 강도는 기준 용량 소자에 있어서의 Pt/PtOx/IrOx/Ir 구조의 하부 전극 내의 최상층인 Pt막의 (111)배향 적분 강도보다 15% 높아졌다. 또한, 본 실시예의 용량 소자 Q에서의 PZT막(26)의 (111)배향 적분 강도는 기준 용량 소자에 있어서의 PZT막의 (111)배향 적분 강도보다 18% 높아졌다.
다음으로, 하부 전극의 구조에 Pt-인터페이스막을 갖는지에 차이에 따른 강유전체 용량 소자의 분극 포화 전압의 차이에 대하여 설명한다.
기준으로서, Ir막, IrOx막, PtOx막 및 Pt막을 순서대로 형성한 구조의 하부 전극과, 이 하부 전극 상에서 결정화된 PZT 유전체막과, IrOx상부 전극을 갖는 용량 소자 Q0을 준비하였다.
또한, 본 실시예의 용량 소자로서는 도 13의 (b)에 도시한 구조의 용량 소자를 이용한다. 본 실시예의 용량 소자의 하부 전극(30a)을 구성하는 Pt/PtOx/Pt/IrOx/Ir 구조 중 IrOx막(20)의 형성 조건을 바꾼 경우의 본 실시예의 용량 소자의 분극 포화 전압의 차이도 함께 조사하였다. 그 IrOx막(20)의 형성 조건은 스퍼터 분위기에서 흐르는 아르곤과 산소의 유량만을 바꾸되, 그 외에는 바꾸지 않기로 한다. IrOx막(20)의 형성을 위한 제1 조건은 아르곤 유량을 40sccm, 산소 유량을 40sccm로 설정하고, 또한 제2 조건은 아르곤 가스를 60sccm, 산소 가스를 20sccm로 설정하였다. 제2 조건에 의해 형성되는 IrOx막은 제1 조건에 의해 형성되는 IrOx막보다 금속성이 있다.
제1 조건으로 형성된 IrOx막(20)을 하부 전극(30a)에 갖는 본 실시예의 용량 소자 Q11과, 제2 조건으로 형성된 IrOx막(20)을 하부 전극(30a)에 갖는 본 실시예의 용량 소자 Q12와 기준 용량 소자 Q0의 각각에 대하여 분극 포화 전압을 측정한 바, 도 15에 도시한 바와 같은 결과가 얻어졌다. 또, 측정에 사용되는 각 용량 소자 Q0, Q11, Q12의 평면 형상을 50㎛×50㎛의 사이즈로 하였다.
분극 포화 전압을 조사하기 위해서, 용량 소자 Q0, Q11, Q12의 히스테리시스 특성을 소여 타워(Sawyer-Tower) 회로를 이용하여 측정하였다. 그리고, 인가 전압의 변화에 대한 용량 소자의 분극 변화로서 부하 캐패시터의 전압 변화를 측정하였다. 이 경우, 인가 전압으로서 1.2V∼3.0V의 삼각파를 이용하여, 분극 반전 전하량(스위칭 전하량)을 조사하였다. 분극 포화 전압은 스위칭 전하량이 포화치의 90%에 도달하는 전압으로 정의한다.
도 15에 따르면, 제1 조건으로 형성된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q11의 분극 포화 전압은 기준 용량 소자 Q0의 분극 포화 전압보다 0.1V 낮아졌다. 또한, 제2 조건에 의해 금속화된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q12의 분극 포화 전압은 기준 용량 소자 Q0의 분극 포화 전압보다 0.2V 낮아졌다. 따라서, 본 실시예의 용량 소자 Q11, Q12와 같이, 하부 전극(30a) 내의 PtOx막(22)과 IrOx막(20) 사이에 Pt-인터페이스층(21)을 형성함으로써, 제2 Pt막(24)과 PZT막(26)의 (111)배향이 강해져, 기준 용량 소자 Q0보다 분극 포화 전압이 낮아지는 것을 알 수 있었다.
또한, 본 실시예의 용량 소자이더라도 하부 전극(30a)을 구성하는 IrOx막(20)의 산소 함유량이 적은 쪽이 용량 소자의 분극 포화 전압을 작게 하는 것에 기여하는 것을 알 수 있었다.
또, 도 15에서, 각 용량 소자 Q0, Q11, Q12의 분극 포화 전압의 측정은 각각 복수개씩 행해지고 있으며, 세로선은 측정된 값의 범위이고, 또한 사각으로 나타낸 부분은 세로선 중에서 측정치가 집중된 범위를 나타내고 있다.
다음으로, 하부 전극의 구조에, Pt-인터페이스막을 갖고 있는지의 여부의 차이에 따른 강유전체 용량 소자의 스위칭 전하량의 차이에 대하여 설명한다.
기준으로서 도 15의 시험에 이용한 것과 동일한 구조의 용량 소자 Q0을 사용하였다. 또한, 본 실시예의 용량 소자로서, 도 15의 시험에 사용한 용량 소자와 동일하게, 제1 조건으로 형성한 IrOx막(20)을 갖는 하부 전극(30a)을 구비한 용량 소자 Q11과, 제2 조건으로 형성한 금속성의 IrOx막(20)을 갖는 하부 전극(30a)을 구비한 용량 소자 Q12를 사용하였다. 본 실시예에 따른 용량 소자 Q11, Q12는 기준 용량 소자 Q0과 달리 Pt-인터페이스막(21)을 갖고 있다. 또, 측정에 사용한 각 용량 소자 Q0, Q11, Q12의 평면 형상을 50㎛×50㎛의 사이즈로 하였다.
그리고, 용량 소자 Q0, Q11, Q12로의 인가 전압을 1.8V로 한 경우에 대하여 스위칭 전하량을 조사한 바 도 16에 도시한 바와 같은 결과가 얻어지고, 또한 인가 전압을 3.0V로 한 경우에 대하여 스위칭 전하량을 조사한 바 도 17에 도시한 바와 같은 결과를 얻을 수 있었다.
도 16에서, 제1 조건으로 형성된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q11의 스위칭 전하량은 기준 용량 소자 Q0의 스위칭 전하량보다 4μC/㎠로 정도 높아졌다. 또한, 제2 조건에 의해 금속화된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q12의 스위칭 전하량은 기준 용량 소자Q0의 스위칭 전하량보다 2μC/㎠ 정도 높아졌다.
또한, 도 17에 따르면, 제1 조건으로 형성된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q11의 스위칭 전하량은 기준 용량 소자 Q0의 스위칭 전하량보다 2μC/㎠ 정도 높아졌다. 또한, 제2 조건에 의해 금속화된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q12의 스위칭 전하량은 기준 용량 소자 Q0의 스위칭 전하량보다 2μC/㎠ 정도 높아졌다.
따라서, 본 실시예의 용량 소자 Q11, Q12와 같이 하부 전극(30a) 내의 PtOx막(22)과 IrOx막(20) 사이에 Pt-인터페이스막(21)을 형성함으로써, 제2 Pt막(24)과 PZT막(26)의 (111)배향이 기준 용량 소자 Q0에 비하여 강해져, 스위칭 전하량이 높아지는 것을 알 수 있다.
또, 도 16, 도 17에서, 각 용량 소자 Q0, Q11, Q12의 스위칭 전하량의 측정은 각각 복수개씩 행해지고 있으며, 세로선은 측정된 값의 범위이고, 또한 사각으로 나타낸 부분은 세로선 중에서 측정치가 집중된 범위를 나타내고 있다.
다음으로, 하부 전극의 구조의 차이에 따른 강유전체 용량 소자의 누설 전류 밀도, 피로 손실 및 유지 특성의 각각에 대하여 조사한 결과를 설명한다.
이들 조사에 사용한 기준으로서, 도 15의 시험에 이용한 것과 동일한 구조의 용량 소자 Q0을 사용하였다. 또한, 이들 조사에 사용한 본 실시예의 용량 소자로서, 도 15에 사용한 용량 소자와 동일하게, 제1 조건으로 형성한 IrOx막(20)을 갖는 하부 전극(30a)을 구비한 용량 소자 Q11과, 제2 조건으로 형성한 금속성의 IrOx막(20)을 갖는 하부 전극(30a)을 구비한 용량 소자 Q12를 사용하였다. 본 실시예에 따른 용량 소자 Q11, Q12는 모두 Pt-인터페이스막(21)을 갖고 있다. 또, 측정에 사용한 용량 소자 Q0, Q11, Q12는 평면 형상을 50㎛×50㎛의 사이즈로 하였다.
우선, 도 18에, 구조가 다른 하부 전극을 갖는 3 종류의 용량 소자 Q0, Q11, Q12의 누설 전류 밀도를 조사한 결과를 도시한다. 각 용량 소자 Q0, Q11, Q12의 누설 전류 밀도의 측정은 각각 복수개씩 행해지고 있으며, 세로선은 측정된 값의 범위이고, 또한 사각으로 나타낸 부분은 세로선 중에서 측정치가 집중된 범위를 나타내고 있다.
도 18에서, 하부 전극 내에 Pt-인터페이스막을 갖지 않는 기준 용량 소자 Q0의 누설 전류는 약 1×10-3.75A/㎠∼1×10-2.90A/㎠가 되었다. 또한, 제1 조건으로 형성된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q11의 누설 전류는 약 1×10-3.45A/㎠∼1×10-3.98A/㎠가 되었다. 또한, 제2 조건으로 형성된 금속성의 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q12의 누설 전류는 약 1×10-3.0A/㎠∼1×10-2.90A/㎠가 되었다. 또, 누설 전류의 측정은 각 용량소자 Q0, Q11, Q12의 상부 전극·하부 전극 사이에 6V의 전압을 인가하여 행하였다.
도 18에 따르면, 기준 용량 소자 Q0과 본 실시예의 용량 소자 Q11, Q12에서는 누설 전류는 그다지 변하지 않는 것을 알 수 있었다. 이는 PtOx막(22)에 의해 PZT막(26)으로의 Ir의 확산이 방지되고 있기 때문이다. 이에 따라, 본원 실시예의 용량 소자 Q11, Q12의 하부 전극(30a)에 의해 누설 전류의 방지 효과가 있는 것을 알 수 있었다.
다음으로, 도 19에, 구조가 다른 하부 전극을 갖는 3종류의 용량 소자 Q0, Q11, Q12의 PZT막의 피로 특성(fatigue)을 조사한 결과를 도시한다. 각 용량 소자 Q0, Q11, Q12의 피로 특성의 측정은 각각 복수개씩 행해지고 있으며, 세로선은 측정된 값의 범위이고, 또한 사각으로 나타낸 부분은 세로선 중에서 측정치가 집중된 범위를 나타내고 있다.
피로 특성은 조사 대상이 되는 각각의 용량 소자 Q0, Q11, Q12에 ±7V의 전압을 인가하여 분극 반전시키고, 분극 반전의 동작 사이클을 250㎱로 하고, 2.880×107사이클 후의 분극 전하량을 초기의 분극 전하량과 비교하여 행한다.
도 19에서, 제1 조건으로 형성된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q11의 피로 손실은 기준 용량 소자 Q0의 피로 손실에 비하여 약10% 낮다. 또한, 제2 조건으로 형성된 IrOx막(20)을 하부 전극(30a) 내에 갖는 본 실시예의 용량 소자 Q12의 피로 손실은 기준 용량 소자 Q0의 피로 손실에 비하여 약 15% 낮다.
즉, 본 실시예에 따른 용량 소자 Q11, Q12에 따르면, Pt-인터페이스막(21)을 하부 전극(30a) 내의 PtOx막(22)과 IrOx막(20) 사이에 형성함으로써, 제2 Pt막(24)과 PZT막(26)의 (111)배향이 강해져 PZT막(26)의 막질이 개선되고, 피로 손실이 작아지는 것을 알 수 있었다. 또한, 하부 전극(30a)을 구성하는 IrOx막(20)의 산소 농도를 낮게 하여 금속화함으로써, PZT막(26)의 막질은 더욱 양호하게 되고, 피로 손실이 더욱 작아지는 것을 알 수 있었다.
다음으로, 도 20에, 구조가 다른 하부 전극을 갖는 3종류의 용량 소자 Q0, Q11, Q12의 PZT막의 리텐션 특성을 조사한 결과를 도시한다. 각 용량 소자 Q0, Q11, Q12의 리텐션 조사는 각각 복수개씩 행해지고 있으며, 세로선은 측정된 값의 범위이고, 또한 사각으로 나타낸 부분은 세로선 중에서 측정치가 집중된 범위를 나타내고 있다.
리텐션은 용량 소자가 전압 인가에 의해 일방향으로 분극된 후에, 시간의 경과와 함께 분극 전하치가 감소하는 분극 유지 특성이다.
리텐션 특성의 측정에서는 동일한 구조의 용량 소자에 대하여, 용량 소자의 상부 전극에, 예를 들면 3V를 인가하여 +방향으로 분극시켜 150℃의 온도 하에서일정 시간 방치한 경우와, 상부 전극에, 예를 들면 -3V를 인가하여 -방향으로 분극시켜 150℃의 온도 하에서 일정 시간 방치한 경우와의 각각에 대하여 분극치의 유지량(감소량)을 측정하고 있다.
도 20은, 이와 같이 분극시킨 용량 소자 Q0, Q11, Q12를 150℃의 온도 하에서 88시간 방치한 후의 각각의 용량 소자에 의한 분극의 유지량 Q2(88)를 나타내고 있다. 도 20에 따르면, Pt-인터페이스막(21)을 하부 전극(30a) 내의 PtOx막(22)과 IrOx막(20) 사이에 형성한 본 실시예의 용량 소자 Q11, Q12는 Pt 인터페이스막을 하부 전극에 갖지 않은 기준 용량 소자 Q0에 비하여, PZT막(26)의 막질이 향상하여 리텐션 특성이 약 2μC/㎠ 높아졌다.
이상과 같이 본 실시예의 용량 소자 Q11, Q12에 의한 전기 특성의 수치는 하측 티탄막/상측 플라튬(Pt/Ti) 구조를 하부 전극으로서 채용한 플래너형 용량 소자에 비하여 손색이 없고, 양호하고, 특히 저전압의 스위칭 전하량이 높아지는 등, 차세대의 FeRAM의 개발에 없어서는 안 될 중요한 과제를 해결하고 있다.
또, 본 실시예의 용량 소자 Q11, Q12의 하부 전극(30a)의 밀착성 시험을 행한 결과, PtOx막(22)과 IrOx막(20) 사이에 Pt-인터페이스막(21)을 갖지 않는 하부 전극에 비하여, PtOx막(22)과 IrOx막(20)의 계면에서 박리가 일어나기 어렵게 되었다. 또한, Pt-인터페이스막(21)을 갖는 하부 전극(30a)이더라도, Pt-인터페이스막(21)의 기초막인 IrOx막(20)에 있어서의 산소 조성비 x가, 예를 들면 1∼1.2와 같이 적어지면, PtOx막(22)과 IrOx막(20)의 밀착 불량 발생율이 약 1/7이 되어, 하부 전극(30a)을 구성하는 다층막의 밀착성 개선의 효과가 현저한 것을 알 수 있었다.
또, 밀착성 시험은 용량 소자의 상부 전극에 에폭시 수지를 붙여 150℃에서 1시간 건조한 후에 에폭시 수지를 인장하는 인장 시험에 의해 행해졌다.
그런데, 상기한 바와 같이 Pt/PtOx/Pt/IrOx/Ir 구조의 하부 전극(30a) 중 IrOx막을 제거해도 되고, 도 21에 도시한 바와 같은 Pt/PtOx/Pt/Ir 구조(30b)의 하부 전극(30b)으로 하여도 된다. 이 경우에도, 하부 전극(30b) 상에 형성된 PZT막(26)의 막질은 Pt-인터페이스막(21)의 존재에 의해 개선되어 있다. 또한, Pt/PtOx/Pt/Ir 구조의 하부 전극(30b)에서, 가장 아래의 Ir막(18)은 산소 배리어이고, 제1 Pt막(Pt-인터페이스막: 21)은 배향 증강겸 밀착 향상막이고, PtOx막(22)은 이리듐 확산 방지막이며, 가장 위의 제2 Pt막(23)은 PZT막(26)의 배향 제어막이 된다.
또, 하부 전극(30a)에서, 제2 Pt막(24) 대신에 로듐막 또는 팔라듐막을 형성해도 되고, Ir막(18) 대신에 루테늄막을 형성해도 되고, IrOx막(20) 대신에 산화 루테늄막이어도 된다. 또한, 하부 전극(30a)을 구성하는 각 금속막 또는 금속 산화막은 상기한 막 두께에 한정되는 것은 아니다. Pt-인터페이스막(21)의 막 두께는 3∼50㎚의 범위 내에 있는 것이 바람직하다.
〈제5 실시예〉
도 22∼도 29는 본 발명의 실시예에 따른 FeRAM의 메모리 셀의 제조 공정을 나타내는 단면도이다.
우선, 도 22의 (a)에 도시한 단면 구조를 얻기까지의 공정을 설명한다.
도 22의 (a)에 도시한 바와 같이 n형 또는 p형의 실리콘(반도체) 기판(40)의 트랜지스터 형성 영역의 주위에 포토리소그래피법에 의해 소자 분리용 홈을 형성한 후, 소자 분리용 홈 내에 산화 실리콘(SiO2)을 매립하여 소자 분리막(42)을 형성한다. 이와 같은 구조의 소자 분리막(42)은 STI(Shallow Trench Isolation)라고 불린다. 또, LOCOS(Local Oxidation of Silicon)법에 의해 형성한 절연막을 소자 분리막으로서 채용해도 된다.
계속해서, 실리콘 기판(40)의 트랜지스터 형성 영역에 p형 불순물을 도입하여 p 웰(44)을 형성한다. 또한, 실리콘 기판(40)의 트랜지스터 형성 영역 표면을 열 산화하여, 게이트 절연막(46)이 되는 실리콘 산화막을 형성한다.
다음으로, 실리콘 기판(40)의 상측 전면에 비정질 또는 다결정의 비정질 실리콘막과 실리콘 질화막을 순차적으로 형성하고, 이들 실리콘막 및 실리콘 질화막을 포토리소그래피법에 의해 패터닝하여, 실리콘 질화막(50)이 적층된 게이트 전극(48a, 48b)을 형성한다.
또, 하나의 p 웰(44) 상에는 두 개의 게이트 전극(48a, 48b)이 병렬로 형성되어, 이들 게이트 전극(48a, 48b)은 워드선의 일부를 구성한다.
다음으로, p 웰(44) 중 게이트 전극(48a, 48b)의 양측에 n형 불순물을 이온 주입하여 소스/드레인이 되는 제1∼제3 n형 불순물 확산 영역(56a∼56c)을 형성한다.
또한, CVD법에 의해 절연막, 예를 들면 산화 실리콘(SiO2)막을 실리콘 기판(40)의 전면에 형성한 후에, 그 절연막을 에치백하여 게이트 전극(48a, 48b)의 양측 부분에 절연성의 측벽 스페이서(54)로서 남긴다.
계속해서, 게이트 전극(48a, 48b)과 측벽 스페이서(54)를 마스크로 사용하여, 제1∼제3 n형 불순물 확산 영역(56a∼56c)에 다시 n형 불순물을 이온 주입함으로써, 고농도 불순물 영역(52a∼52c)을 형성하여, 제1∼제3 n형 불순물 확산 영역(56a∼56c)을 LDD 구조로 한다.
또, 하나의 트랜지스터 형성 영역에서의 두 개의 게이트 전극(48a, 48b) 사이의 제1 n형 불순물 확산 영역(56a)은 비트선에 전기적으로 접속되며, 트랜지스터 형성 영역의 양단측의 제2, 제3 n형 불순물 확산 영역(56b, 56c)은 후술하는 용량 소자의 하부 전극에 전기적으로 접속된다.
이상의 공정에 의해, p 웰(44)에는 게이트 전극(48a, 48b)과 LDD 구조의 n형 불순물 확산층(56a∼56c)을 갖는 두 개의 MOS 트랜지스터 T1, T2가 형성된다.
다음으로, MOS 트랜지스터 T1, T2를 덮는 커버 절연막(58)으로서 약 200㎚의 두께의 산질화 실리콘(SiON)막을 플라즈마 CVD법에 의해 실리콘 기판(40)의 전면에 형성한다. 그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해, 막 두께 1.0㎛정도의 산화 실리콘(SiO2)막(60)을 커버막(58) 상에 형성한다.
계속해서, 산화 실리콘막(60)의 치밀화 처리로서, 예를 들면 상압의 질소 분위기 속에서 산화 실리콘막(60)을 700℃의 온도에서 30분간 열처리한다. 그 후에, 산화 실리콘막(60)의 상면을 화학 기계 연마(CMP)법에 의해 평탄화한다.
또, 산화 실리콘막(60)과 커버막(58)을 제1 층간 절연막(62)으로 한다.
다음으로, 도 22의 (b)에 도시한 상태로 되기까지의 공정을 설명한다.
우선, 포토리소그래피법에 의해 제1 층간 절연막(62)을 패터닝하여, 제1 불순물 확산 영역(56a)에 도달하는 깊이의 제1 컨택트홀(64a)을 형성한다. 그 후, 제1 층간 절연막(62) 상면과 제1 컨택트홀(64a) 내면에, 글루막(glue layer)으로서 막 두께 50㎚의 질화 티탄(TiN)막을 스퍼터법에 의해 순서대로 형성한다. 또한, WF6을 이용하는 CVD법에 의해 텅스텐(W)막을 TiN막 상에 성장하여 제1 컨택트홀(64a) 내를 완전히 매립한다.
계속해서, W막 및 TiN막을 CMP법에 의해 연마하여 제1 층간 절연막(62)의 상면 위로부터 제거한다. 제1 컨택트홀(64a) 내에 남겨진 텅스텐막, TiN막은 제1 도전성 플러그(66a)로서 사용된다.
그 후에, 제1 층간 절연막(62) 상과 제1 도전성 플러그(66a) 상에, 막 두께 100㎚의 질화실리콘(Si3N4)으로 이루어지는 산화 방지 절연막(63a)과 막 두께 100㎚의 SiO2로 이루어지는 기초 절연막(63b)을 플라즈마 CVD법에 의해 순서대로 형성한다. 그 SiO2막은 TEOS를 이용하여 플라즈마 CVD에 의해 성장된다. 산화 방지 절연막(63a)은 이후의 어닐링 등에 의한 열처리 시, 제1 도전성 플러그(66a)가 이상 산화하여 컨택트 불량을 일으키지 않도록 하기 위해서 형성되고, 그 막 두께를 예를 들면 70㎚ 이상으로 하는 것이 바람직하다.
다음으로, 도 23의 (a)에 도시한 바와 같은 상태로 되기까지의 공정을 설명한다.
우선, 레지스트 패턴(도시 생략)을 이용하여, 산화 방지 절연막(63a), 기초 절연막(63b) 및 제1 층간 절연막(62)을 에칭함으로써, 도 23의 (a)에 도시한 바와 같이 제2 및 제3 컨택트홀(64b, 64c)을 제2 및 제3 불순물 확산 영역(56b, 56c) 상에 형성한다.
또한, 기초 절연막(63b) 상면과 제2, 제3 컨택트홀(64b, 64c) 내면에, 글루막으로서 막 두께 20㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터법에 의해 순서대로 형성한다. 또한, CVD법에 의해 W막을 TiN막 상에 성장하여 제2, 제3 컨택트홀(64b, 64c) 내를 완전히 매립한다.
계속해서, W막, TiN막 및 Ti막을 CMP법에 의해 연마하여 기초 절연막(63b)의 상면 위로부터 제거한다. 이에 의해, 제2, 제3 컨택트홀(64b, 64c) 내에 남겨진 W막, TiN막 및 Ti막을 각각 제2, 제3 도전성 플러그(66b, 66c)로 한다.
다음으로, 도 23의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제2, 제3 도전성 플러그(66b, 66c) 상과 기초 절연막(63b) 상에, 이리듐(Ir)막(18), 산화 이리듐(IrOx)막(20)을 형성한다.
Ir막(18)은 예를 들면, 기판 온도를 400℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 아르곤(Ar) 가스를 100sccm의 유량으로 도입하고, 성장 시간을 144초로 하는 조건으로, 스퍼터법에 의해 200㎚의 두께로 형성된다.
IrOx막(20)은 예를 들면, 기판 온도를 400℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 Ar 가스를 60sccm, 산소(02) 가스를 20sccm의 유량으로 도입하고, 성장 시간을 10초로 하는 조건 하에서, 스퍼터법에 의해 28㎚의 두께로 형성된다. 그와 같은 조건에 따르면, IrOx막(20) 중의 산소(O)의 조성비 x는 x=1∼1.2가 되어 금속성 구조가 된다.
다음으로, 도 24의 (a)에 도시한 바와 같이 IrOx막(20) 상에, 제1 플라튬(Pt)막(21), 산화 플라튬(PtOx)막(22) 및 제2 플라튬(Pt)막(24)을 순서대로 형성한다.
제1 Pt막(21)은 산화 플라튬(PtOx)막(22)의 결정 방위를 제어하기 위한 Pt-인터페이스막으로서, 예를 들면, 기판 온도를 350℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 Ar 가스를 100sccm의 유량으로 도입하고, 성장 시간을 4초로 하는 조건으로, 스퍼터법에 의해 5㎚의 두께로 형성된다.
PtOx막(22)은 예를 들면, 기판 온도를 350℃, 파워를 1㎾로 설정함과 함께성장 분위기 내에 Ar 가스를 36sccm, 산소(O2) 가스를 144sccm의 유량으로 도입하고, 성장 시간을 27초로 하는 조건으로, 스퍼터법에 의해 30㎚의 두께로 형성된다.
제2 Pt막(24)은 예를 들면, 기판 온도를 100℃, 파워를 1㎾로 설정함과 함께 성장 분위기 내에 Ar 가스를 100sccm의 유량으로 도입하고, 성장 시간을 34초로 하는 조건으로, 스퍼터법에 의해 50㎚의 두께로 형성된다.
또, 제1 Pt막(21), PtOx막(22), 제2 Pt막(24)은 동일한 스퍼터 장치에서 연속하여 형성되는 것이 바람직하다.
이 후에, 아르곤 도입 분위기 속에서의 750℃, 60초 동안의 급속 가열 처리에 의해, 제2 Pt막(24)을 결정화한다.
이상과 같은 Ir막(18), IrOx막(20), 제1 Pt막(21), PtOx막(22) 및 제2 Pt막(24)으로 이루어지는 Pt/PtOx/Pt/IrOx/Ir 구조를 하부 전극용 도전막(17)으로 한다.
다음으로, 도 24의 (b)에 도시한 바와 같이 하부 전극용 도전막(17) 상에, 강유전체막(26)으로서 예를 들면 막 두께 100㎚의 PZT막을 스퍼터법에 의해 형성한다. 강유전체막(26)의 재료로서는 PZT 외에, PLCSZT, PLZT와 같은 다른 PZT계 재료나, SBT(SrBi2Ta2O9), SrBi2(Ta, Nb)2O9등의 Bi 층 형상 구조 화합물 재료, 그 밖의 금속 산화물 강유전체이어도 된다. 또한, 고유전체 용량 소자를 형성하고자 하는 경우에는 강유전체막 대신에, BaZSr1-ZTiO3, SrTiO3, PLZT 등의 고유전체막이 형성된다.
계속해서, 산소 분위기 속에서 강유전체막(26)을 어닐링에 의해 결정화한다. 어닐링으로서, 예를 들면 아르곤과 산소의 혼합 가스 분위기 속에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 속에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2단계 급속 가열(RTA) 처리를 채용한다.
또한, 강유전체막(26) 상에, 상부 전극용 도전막(27)으로서 예를 들면 막 두께 200㎚의 산화 이리듐(IrO2)을 스퍼터법에 의해 형성한다. 또, 상부 전극용 도전막(27)으로서 IrOx막 대신에 Pt막을 형성해도 된다.
이 후에, 상부 전극용 도전막(27) 상에, 하드 마스크(도시 생략)로서 TiN막과 SiO막을 순서대로 형성한다. 이 하드 마스크는 포토리소그래피법에 의해 제2 및 제3 도전성 플러그(66b, 66c)의 상방에 용량 소자 평면 형상이되도록 패터닝된다.
다음으로, 도 25에 도시한 바와 같이 하드 마스크(도시 생략)로 덮이지 않는 영역의 상부 전극용 도전막(27), 강유전체막(26), 하부 전극용 도전막(17)을 순차적으로 에칭한다.
이에 의해, 기초 절연막(63b) 상에는 하부 전극용 도전막(17)으로 이루어지는 하부 전극(30a)과, 강유전체막(26)으로 이루어지는 유전체막(32a)과, 상부 전극용 도전막(27)으로 이루어지는 상부 전극(34a)이 형성된다. 그리고, 상부 전극(34a)과 유전체막(32a)과 하부 전극(30a)에 의해 용량 소자 Q가 형성된다.
그리고, 트랜지스터 형성 영역에서, 하나의 하부 전극(30a)은 제2 도전성 플러그(66b)를 통해 제2 불순물 확산 영역(56b)에 전기적으로 접속되고, 또한 다른 하부 전극(15a)은 제3 도전성 플러그(66c)를 통해 제3 불순물 확산 영역(56c)에 전기적으로 접속된다.
그 후에, 하드 마스크(도시 생략)를 제거한다.
계속해서, 에칭에 의한 강유전체막(26)의 손상을 회복하기 위해서, 회복 어닐링을 행한다. 이 경우의 회복 어닐링은 예를 들면, 기판 온도 650℃, 60분간의 조건으로 산소 분위기 속에서 행해진다.
다음으로, 도 26에 도시한 바와 같이 용량 소자 Q를 덮는 보호막(86)으로서 막 두께 50㎚의 알루미나를 스퍼터에 의해 기판 상에 형성한 후에, 산소 분위기 속에서 650℃에서 60분간의 조건으로 용량 소자 Q를 어닐링한다. 이 보호막(86)은 프로세스 손상으로부터 용량 소자 Q를 보호하는 것으로, PZT로 구성해도 된다.
그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해, 제2 층간 절연막(88)으로서 막 두께 1.0㎛ 정도의 산화 실리콘(SiO2)을 보호막(86) 상에 형성한다. 또한, 제2 층간 절연막(88)의 상면을 CMP법에 의해 평탄화한다.
다음으로, 도 27에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 레지스트 마스크(도시 생략)를 이용하여 제2 층간 절연막(88), 보호막(86), 산화 방지 절연막(63a) 및 기초 절연막(63b)을 선택적으로 에칭함으로써, 제1 도전 플러그(66a) 상에 홀(90)을 형성한다. 그 에칭 후에는 용량 소자 Q의 유전체막(32a)을 구성하는 강유전체막(26)을 손상으로부터 회복시키기 위해서, 예를 들면 산소 분위기에서 기판 온도를 550℃로 하여 60분간의 어닐링을 실시한다.
또한, 홀(90) 내와 제2 층간 절연막(88) 상에, 글루막으로서 막 두께 50㎚의 TiN막을 스퍼터법에 의해 순서대로 형성한다. 또한, CVD법에 의해 W막을 글루막 상에 성장함과 함께 홀(90) 내를 완전히 매립한다.
계속해서, W막, TiN막을 CMP법에 의해 연마하여 제2 층간 절연막(88)의 상면 위로부터 제거한다. 그리고, 홀(90) 내에 남겨진 텅스텐막 및 글루막을 제4 도전성 플러그(92)로 한다. 제4 도전성 플러그(92)는 제1 도전성 플러그(66a)를 통해 제1 불순물 확산 영역(56a)에 전기적으로 접속된다.
다음으로, 도 28에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제4 도전성 플러그(92) 상과 제2 층간 절연막(88) 상에, 제2 산화 방지막(89)으로서 SiON막을 CVD법에 의해 형성한다. 또한, 제2 산화 방지막(89)과 제2 층간 절연막(88)을 포토리소그래피법에 의해 패터닝하여 용량 소자 Q의 상부 전극(34a) 상에 컨택트홀(94)을 형성한다.
컨택트홀(94)을 형성함으로써 손상을 받은 용량 소자 Q는 어닐링에 의해 회복된다. 이 어닐링은 예를 들면 산소 분위기 속에서 기판 온도 550℃로 하여 60분간 행해진다.
그 후에, 도 29에 도시한 바와 같이 제2 층간 절연막(88) 상에 형성된 제2 산화 방지막(89)을 에치백에 의해 제거함과 함께 제4 도전성 플러그(92)의 상면을노출시킨다.
다음으로, 용량 소자 Q의 상부 전극(34a) 상의 컨택트홀(94) 내와 제2 층간 절연막(88) 상에 다층 금속막을 형성한다. 그 후에, 다층 금속막을 패터닝함으로써, 컨택트홀(94)을 통하여 상부 전극(34a)에 접속되는 다층 금속막으로 이루어지는 배선층(98a)과, 제4 도전성 플러그(92)에 접속되는 다층 금속막으로 이루어지는 도전성 패드(99)를 형성한다. 그 다층 금속막으로서, 예를 들면, 막 두께 60㎚의 Ti, 막 두께 30㎚의 TiN, 막 두께 400㎚의 Al-Cu, 막 두께 5㎚의 Ti 및 막 두께 70㎚의 TiN을 순서대로 형성한다.
또, 다층 금속막의 패터닝 방법으로서, 다층 금속막 상에 반사 방지막을 형성하고, 다시 반사 방지막 상에 레지스트를 도포한 후에, 레지스트를 노광, 현상하여 배선 형상 등의 레지스트 패턴을 형성하고, 그 레지스터 패턴을 이용하여 에칭하는 방법을 채용한다.
또한, 제2 층간 절연막(88), 배선층(98) 및 도전성 패드(99) 상에 제3 층간 절연막(97)을 형성한다. 계속해서, 제3 층간 절연막(97)을 패터닝하여 도전성 패드(99) 상에 홀(97a)을 형성하고, 이 홀(97a) 내에 아래로부터 순서대로 TiN막, W막으로 이루어지는 제5 도전성 플러그(95)를 형성한다.
그 후에, 특히 도시하지 않지만, 비트선을 포함하는 2층째 배선을 제3 층간 절연막(97) 상에 형성한다. 이 비트선은 제5 도전성 플러그(95), 도전성 패드(99), 제4 도전성 플러그(92) 및 제1 도전성 플러그(66a)를 통해 제1 불순물 확산 영역(56a)에 전기적으로 접속된다. 이어서, 2층째 배선층을 덮는 절연막 등이 형성되지만, 그 상세는 생략한다.
이상의 공정은 FeRAM의 메모리 셀 영역의 형성 공정이다.
이상과 같은 공정에 의해 형성된 용량 소자 Q는 Pt/PtOx/Pt/IrOx/Ir 구조로 이루어지는 하부 전극(30a)을 갖고 있기 때문에, 제4 실시예와 마찬가지로, 하부 전극(30a) 내의 최상의 Pt막(24)은 (111)배향이 강해져, 그 위에 형성되는 PZT막(26) 또는 그 밖의 산화물 유전체막은 (111)배향하기 쉽게 되어 막질이 향상한다.
따라서, 제1 실시예와 마찬가지로, 용량 소자 Q의 누설 전류의 저감, 용량 소자 Q 바로 아래의 도전성 플러그(66b, 66c)의 산화 방지라는 작용 효과를 발휘할 뿐만 아니라, 용량 소자 Q의 분극 포화 전압을 제1 실시예의 용량 소자보다 낮게 하고, 용량 소자 Q의 스위칭 전하량을 제1 실시예의 용량 소자보다 높게 하고, 용량 소자 Q의 피로 손실을 제1 실시예의 용량 소자보다 적게 하여, 리텐션 특성을 제1 실시예의 용량 소자보다 높게 할 수 있다.
또, 메모리 셀을 구성하는 용량 소자 Q로서, 도 21에 도시한 구조를 채용해도 된다.
이상 상술한 바와 같이 본 발명에 따른 용량 소자 및 그 제조 방법 및 반도체 장치의 특징을 정리하면, 다음과 같다.
(부기 1)
제1 금속을 포함하는 제1 도전막과, 상기 제1 도전막 상에 형성되며 상기제1 금속과 다른 제2 금속의 금속 산화물로 이루어지는 제2 도전막과, 상기 제2 도전막 상에 형성되며 상기 제1 금속과 다른 제3 금속으로 이루어지는 제3 도전막을 순서대로 형성한 구조의 하부 전극과,
상기 하부 전극 상에 형성된 유전체막과,
상기 유전체막 상에 형성된 상부 전극
을 포함하는 것을 특징으로 하는 용량 소자.
(부기 2)
상기 제1 금속은 이리듐이고, 상기 제2 금속의 금속 산화물은 이리듐을 제외한 백금족의 금속 산화물이며, 상기 제3 금속은 이리듐을 제외한 백금족의 금속인 것을 특징으로 하는 부기 1에 기재된 용량 소자.
(부기 3)
상기 제2 금속은 상기 제3 금속과 동일한 원소이며, 상기 제1 도전막과 상기 제2 도전막 사이에는 상기 제2 금속으로 이루어지는 인터페이스 도전막이 더 형성되어 있는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 용량 소자.
(부기 4)
상기 제1 도전막은 이리듐 또는 루테늄을 포함하여 산소의 확산을 방지하는 기능을 갖고,
상기 제2 도전막은 이리듐 또는 루테늄의 확산을 방지하는 기능을 갖는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 용량 소자.
(부기 5)
상기 제2 금속은 플라튬이고, 또한 상기 제2 도전막은 산화 플라튬막인 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 용량 소자.
(부기 6)
상기 제1 도전막은 제1 금속막과 제1 금속 산화막을 순서대로 형성한 적층막인 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 용량 소자.
(부기 7)
상기 제1 금속막은 이리듐막이고, 상기 제1 금속 산화막은 산화 이리듐막인 것을 특징으로 하는 부기 6에 기재된 용량 소자.
(부기 8)
상기 산화 이리듐은 IrOx(0<x<1.2)로 표기되는 것을 특징으로 하는 부기 7에 기재된 용량 소자.
(부기 9)
상기 유전체막은 강유전체막 또는 고유전체막 중 어느 하나인 것을 특징으로 하는 부기 1 내지 부기 8 중 어느 하나에 기재된 용량 소자.
(부기 10)
기판과, 상기 기판 상에 형성된 절연막과, 상기 절연막에 매립된 전극 플러그를 더 포함하며, 상기 하부 전극은 상기 전극 플러그 상에 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 9 중 어느 하나에 기재된 용량 소자.
(부기 11)
제1 금속을 포함하는 제1 도전막을 절연막 상에 형성하는 공정과,
상기 제1 금속과 다른 제2 금속의 금속 산화물로 이루어지는 제2 도전막을 상기 제1 도전막 상에 형성하는 공정과,
상기 제1 금속과 다른 제3 금속으로 이루어지는 제3 도전막을 상기 제2 도전막 상에 형성하는 공정과,
유전체막을 상기 하부 전극 상에 형성하는 공정과,
상기 유전체막 상에 제4 도전막을 형성하는 공정과,
상기 제1 도전막, 상기 제2 도전막 및 상기 제3 도전막을 패터닝하여 용량 소자 하부 전극으로 하는 공정과,
상기 유전체막을 패터닝하여 용량 소자 유전체막으로 하는 공정과,
상기 제4 도전막을 패터닝하여 용량 소자 상부 전극으로 하는 공정
을 포함하는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 12)
상기 제1 금속 원소는 이리듐이고, 상기 제2 금속의 금속 산화물은 이리듐과 다른 백금족의 금속 산화물이며, 상기 제3 금속은 이리듐과 다른 백금족의 금속인 것을 특징으로 하는 부기 11에 기재된 용량 소자의 제조 방법.
(부기 13)
상기 제2 금속은 상기 제3 금속과 동일한 원소이며,
상기 제1 도전막과 상기 제2 도전막 사이에 상기 제2 금속으로 이루어지는 인터페이스 도전막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 11 또는 부기 12에 기재된 용량 소자의 제조 방법.
(부기 14)
상기 제1 도전막의 형성은 제1 금속막과 제1 금속 산화막을 순서대로 형성하는 공정을 포함하고 있는 것을 특징으로 하는 부기 11 내지 부기 13 중 어느 하나에 기재된 용량 소자의 제조 방법.
(부기 15)
상기 제1 금속막은 이리듐막이고, 상기 제1 금속 산화막은 산화 이리듐이며,
상기 산화 이리듐은 성장 분위기 중의 산소 가스와 불활성 가스의 조정에 의해 IrOx(0<x<1.2)가 되도록 형성되는 것을 특징으로 하는 부기 14에 기재된 용량 소자의 제조 방법.
(부기 16)
상기 제2 도전막을 형성하는 공정에서는 200℃ 이상 400℃ 미만의 온도에서, 산화 플라튬으로 이루어지는 상기 제2 도전막을 형성하는 것을 특징으로 하는 부기 11 내지 부기 15 중 어느 하나에 기재된 용량 소자의 제조 방법.
(부기 17)
상기 제3 도전막을 형성하는 공정에서는 400℃ 미만의 온도에서, 플라튬으로 이루어지는 상기 제3 도전막을 형성하는 것을 특징으로 하는 부기 11 내지 부기 16 중 어느 하나에 기재된 용량 소자의 제조 방법.
(부기 18)
반도체 기판 상에 형성되고, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 내에 형성된 소스/드레인 확산층을 갖는 트랜지스터와,
상기 트랜지스터 위를 덮는 절연막과,
상기 절연막에 매립되고, 상기 소스/드레인 확산층에 전기적으로 접속된 전극 플러그와,
상기 전극 플러그 상에 형성되고, 이리듐을 포함하는 제1 도전막과, 상기 제1 도전막 상에 형성되고, 이리듐을 제외한 백금족의 금속 산화물로 이루어지는 제2 도전막과, 상기 제2 도전막 상에 형성되고, 이리듐을 제외한 백금족의 금속으로 이루어지는 제3 도전막을 갖는 하부 전극과, 상기 하부 전극 상에 스퍼터링에 의해 형성된 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 상부 전극을 갖고, 또한 상기 하부 전극이 상기 전극 플러그에 전기적으로 접속된 용량 소자
를 갖는 것을 특징으로 하는 반도체 장치.
(부기 19)
반도체 기판 상에 형성되고, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 내에 형성된 소스/드레인 확산층을 갖는 트랜지스터와,
상기 트랜지스터 위를 덮는 절연막과, 상기 절연막에 매립되고, 상기 소스/드레인 확산층에 전기적으로 접속된 전극 플러그와,
상기 전극 플러그 상에 형성되고, 이리듐을 포함하며, 산소의 확산을 방지하는 제1 도전막과, 상기 제1 도전막 상에 형성되며, 상기 제1 도전막으로부터의 이리듐의 확산을 방지하는 제2 도전막과, 상기 제2 도전막 상에 형성되며, 이리듐을제외한 백금족의 금속으로 이루어지는 제3 도전막을 갖는 하부 전극과, 상기 하부 전극 상에 스퍼터링에 의해 형성된 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 상부 전극을 갖고, 상기 하부 전극이 상기 전극 플러그에 전기적으로 접속된 용량 소자를 갖는 것을 특징으로 하는 반도체 장치.
(부기 20)
부기 18 또는 부기 19에 기재된 반도체 장치에서, 상기 제2 도전막은 산화 플라튬막인 것을 특징으로 하는 반도체 장치.
(부기 21)
부기 18 내지 부기 20 중 어느 하나에 기재된 반도체 장치에서, 상기 제3 도전막은 플라튬막인 것을 특징으로 하는 반도체 장치.
(부기 22)
부기 18 내지 부기 21 중 어느 하나에 기재된 반도체 장치에서, 상기 제1 도전막은 이리듐막과, 상기 이리듐막 상에 형성된 산화 이리듐막과의 적층막인 것을 특징으로 하는 반도체 장치.
(부기 23)
상기 제1 도전막과 상기 제2 도전막 사이에, 이리듐과 다른 백금속의 금속으로 이루어지는 인터페이스 도전막을 형성하는 것을 특징으로 하는 부기 18 내지 부기 22 중 어느 하나에 기재된 반도체 장치.
(부기 24)
상기 인터페이스 도전막은 플라튬인 것을 특징으로 하는 부기 23에 기재된반도체 장치.
이상 설명한 바와 같이 본 발명에 따르면, 이리듐을 포함하는 제1 도전막과, 제1 도전막 상에 형성되고, 이리듐을 제외한 백금족의 금속 산화물로 이루어지는 제2 도전막과, 제2 도전막 상에 형성되고, 이리듐을 제외한 백금족의 금속으로 이루어지는 제3 도전막을 갖는 하부 전극과, 하부 전극 상에 형성된 캐패시터 유전체막과, 캐패시터 유전체막 상에 형성된 상부 전극에 의해 용량 소자를 구성하였기 때문에, 제1 도전막에 의해 캐패시터 유전체막의 성막 과정에서의 하방의 플러그로의 산소의 확산을 방지함과 함께, 제2 도전막에 의해 제1 도전막으로부터 캐패시터 유전체막으로의 이리듐의 확산을 방지할 수 있다.
따라서, 스퍼터링에 의해 캐패시터 유전체막을 형성한 경우라도, 이리듐의 확산을 방지하면서 캐패시터 유전체막의 충분한 결정화를 도모할 수 있다. 이에 의해, 원하는 전기 특성을 갖는 고성능의 용량 소자를 제조할 수 있다.
또한, 본 발명에 따르면, 제1 도전막과 제2 도전막 사이에 이리듐 이외의 백금족의 금속, 예를 들면 플라튬으로 구성되는 인터페이스 도전막을 형성하였기 때문에, 제3 도전막과 그 위의 강유전체막의 (111)배향 적분 강도를 높일 수 있어, 강유전체 캐패시터의 전기적 특성을 향상시킬 수 있다.

Claims (10)

  1. 제1 금속을 포함하는 제1 도전막과, 상기 제1 도전막 상에 형성되며 상기 제1 금속과 다른 제2 금속의 금속 산화물로 이루어지는 제2 도전막과, 상기 제2 도전막 상에 형성되며 상기 제1 금속과 다른 제3 금속으로 이루어지는 제3 도전막을 순서대로 형성한 구조의 하부 전극과,
    상기 하부 전극 상에 형성된 유전체막과,
    상기 유전체막 상에 형성된 상부 전극
    을 포함하는 것을 특징으로 하는 용량 소자.
  2. 제1항에 있어서,
    상기 제1 금속 원소는 이리듐이고, 상기 제2 금속의 금속 산화물은 이리듐을 제외한 백금족의 금속 산화물이며, 상기 제3 금속은 이리듐을 제외한 백금족의 금속인 것을 특징으로 하는 용량 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 금속은 상기 제3 금속과 동일한 원소이며, 상기 제1 도전막과 상기 제2 도전막 사이에는 상기 제2 금속으로 이루어지는 인터페이스 도전막이 더 형성되어 있는 것을 특징으로 하는 용량 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 금속은 플라튬이고, 또한 상기 제2 도전막은 산화 플라튬막인 것을 특징으로 하는 용량 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 도전막은 제1 금속막과 제1 금속 산화막을 순서대로 형성한 적층막인 것을 특징으로 하는 용량 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    기판과, 상기 기판 상에 형성된 절연막과, 상기 절연막에 매립된 전극 플러그를 더 포함하고, 상기 하부 전극은 상기 전극 플러그 상에 형성되어 있는 것을 특징으로 하는 용량 소자.
  7. 제1 금속을 포함하는 제1 도전막을 절연막 상에 형성하는 공정과,
    상기 제1 금속과 다른 제2 금속의 금속 산화물로 이루어지는 제2 도전막을 상기 제1 도전막 상에 형성하는 공정과,
    상기 제1 금속과 다른 제3 금속으로 이루어지는 제3 도전막을 상기 제2 도전막 상에 형성하는 공정과,
    유전체막을 상기 제3 도전막 상에 형성하는 공정과,
    상기 유전체막 상에 제4 도전막을 형성하는 공정과,
    상기 제1 도전막, 상기 제2 도전막 및 상기 제3 도전막을 패터닝하여 용량 소자 하부 전극으로 하는 공정과,
    상기 유전체막을 패터닝하여 용량 소자 유전체막으로 하는 공정과,
    상기 제4 도전막을 패터닝하여 용량 소자 상부 전극으로 하는 공정
    을 포함하는 것을 특징으로 하는 용량 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 금속 원소는 이리듐이고, 상기 제2 금속의 금속 산화물은 이리듐과 다른 백금족의 금속 산화물이며, 상기 제3 금속은 이리듐과 다른 백금족의 금속인 것을 특징으로 하는 용량 소자의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 제2 금속은 상기 제3 금속과 동일한 원소이며, 상기 제1 도전막과 상기 제2 도전막 사이에 상기 제2 금속으로 이루어지는 인터페이스 도전막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 용량 소자의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 도전막의 형성은 제1 금속막과 제1 금속 산화막을 순서대로 형성하는 공정을 포함하고 있는 것을 특징으로 하는 용량 소자의 제조 방법.
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