KR101025189B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

강유전체 메모리는, 반도체 기판(61)의 상측에 형성되고, 하부 전극(77)과 상부 전극(79) 사이에 강유전체막(78)이 협지되어 이루어지는 커패시터와, 하부 전극(77)과 상면에서 전기적으로 접속되어 이루어지는 W 플러그(72b)와, W 플러그(72b)와 하부 전극(77) 사이에 형성된, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 자기 배향한 보호막(76)을 구비하여 구성되어 있다. 이 보호막(76)은, 하부 전극(77)의 배향이 W 플러그(72b)에 의존하는 것이 되는 것을 차단하여, 하부 전극(77)의 배향을 균일하게 한다. 이에 따라, 하부 전극(77) 상에 형성되는 강유전체막(78)의 배향을 균일하게 할 수 있으므로, 강유전체 커패시터의 전기적 특성의 향상을 도모하는 것이 가능해진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND ITS MANUFACTURING METHOD}
본 발명은 강유전체 커패시터를 갖는 반도체 장치의 구조 및 그 제조 방법에 관한 것이다.
최근, 디지털 기술의 진전에 따라, 대용량의 데이터를 고속으로 처리하거나 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.
그래서, 반도체 기억 장치에 관해서는, 예컨대 DRAM의 고집적화를 실현하기 위해, DRAM을 구성하는 용량 소자(커패시터)의 용량 절연막으로서, 종래 이용되어 온 규소 산화물이나 규소 질화물 대신에, 강유전체 재료나 고유전률 재료를 이용하는 기술이 널리 연구 개발되기 시작하고 있다.
또한, 보다 저전압이며 고속으로 기록 동작이나 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해, 용량 절연막으로서 자발 분극 특성을 갖는 강유전체를 이용하는 기술도 활발히 연구 개발되고 있다. 이러한 반도체 기억 장치는, 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)라고 칭해진다.
강유전체 메모리에는, 강유전체막이 용량 절연막으로서 1쌍의 전극 사이에 끼워져 구성되는 강유전체 커패시터가 구비되어 있다. 그리고 강유전체 메모리에서는, 강유전체막의 히스테리시스 특성을 이용하여 정보를 기억한다.
이 강유전체막은, 전극 간의 인가 전압에 따라 분극을 일으켜, 인가 전압이 제거되더라도 자발 분극 특성을 갖는다. 또한, 인가 전압의 극성을 반전하면, 강유전체막의 자발 분극의 극성도 반전한다. 따라서, 이 자발 분극을 검출하면, 정보를 판독할 수 있다. 강유전체 메모리는 플래시 메모리에 비해 저전압으로 동작하여, 전력 절약화이며 고속인 기록 동작이 가능하다.
최근에는, 강유전체 메모리에 있어서도, 다른 반도체 디바이스와 마찬가지로, 한층 더 고집적화나 고성능화가 요청되고 있어, 금후 더욱 더 메모리 셀의 미세화가 필요해진다. 이 메모리 셀의 미세화에는, 강유전체 커패시터의 상부 전극 및 하부 전극의 전기적 접속을 상측으로부터 취하는 플래너형의 구조 대신에, 강유전체 커패시터의 상부 전극의 전기적 접속을 상측으로부터 취하고, 하부 전극의 전기적 접속을 하측으로부터 취하는 스택형의 구조를 채용하는 것이 유효함이 알려져 있다.
일반적인 스택형의 강유전체 메모리에서는, 메모리 셀을 구성하는 트랜지스터의 드레인 바로 위쪽에 형성된 도전성 플러그 상에, 강유전체 커패시터가 형성되어 있다.
[특허 문헌 1] 일본 공개 특허 제2004-311868호 공보
그러나, 종래의 강유전체 메모리에서는, 강유전체 커패시터에서의 강유전체막(커패시터막)의 배향의 불균일성에 기인하여, 강유전체 커패시터의 전기적 특성을 향상시키는 것이 어렵다고 하는 문제가 있었다.
이 경우, 커패시터막을 균일하게 형성한다고 하는 발상이 있다. 그러나, 강유전체 커패시터의 커패시터막인 강유전체막은, 열처리에 의한 영향이나 접촉하고 있는 막의 영향을 쉽게 받아, 그 성막시에 배향을 균일하게 형성하는 것은 매우 어렵다.
본 발명은 전술한 문제를 감안하여 이루어진 것으로, 성막시에, 커패시터막의 배향을 특별히 고려하지 않고 커패시터의 전기적 특성의 향상을 실현하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 반도체 기판의 상측에 형성되고, 하부 전극과 상부 전극 사이에 커패시터막이 협지되어 이루어지는 커패시터와, 상기 하부 전극과 상면에서 전기적으로 접속되어 이루어지는 도전성 플러그와, 상기 도전성 플러그와 상기 하부 전극 사이에 형성된, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 자기 배향한 보호막을 갖는다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 상측에 도전성 플러그를 형성하는 공정과, 상기 도전성 플러그의 상측에, 하부 전극과 상부 전극 사이에 커패시터막이 협지되어 이루어지는 커패시터를 형성하는 공정을 갖고, 상기 커패시터를 형성하는 공정은, 상기 도전성 플러그와 상기 하부 전극 사이에, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 자기 배향성을 갖는 보호막을 형성하는 공정을 포함한다.
도 1은 본 발명의 강유전체 메모리(반도체 장치)를 도시하는 모식도이다.
도 2A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 2B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 2C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 3A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 3B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 3C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 4A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 4B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 4C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 5A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 5B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 5C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 6A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 6B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 6C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 7A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 7B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 7C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 8A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 8B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 8C는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 9A는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 9B는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 10A는 본 발명의 실시 형태의 변형예 1에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 10B는 본 발명의 실시 형태의 변형예 1에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 11A는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 11B는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 11C는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 12A는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 12B는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 12C는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 13A는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 13B는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 13C는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 14A는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 14B는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 14C는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 15A는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 15B는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 15C는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 16A는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 16B는 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리의 제조 방법을 도시하는 개략 단면도이다.
도 17A는 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(111)에 있어서의 배향의 적분 강도를 나타내는 특성도이다.
도 17B는 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(222)에 있어서의 배향의 비율을 나타내는 특성도이다.
도 18A는 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(111)에 있어서의 로킹 커브의 특성도이다.
도 18B는 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(111)에 있어서의 로킹 커브의 반값 폭의 특성도이다.
-본 발명의 기본 골자-
본 발명자는, 강유전체 커패시터의 강유전체막의 배향이 불균일해지는 원인을 구명하기 위해 검토를 거듭한 결과, 그 하측에 형성되는 하부 전극의 배향이 불균일하게 되어 있는 것에 기인한다는 것을 발견했다. 그리고 본 발명자는, 또한 이 하부 전극의 배향이 불균일해지는 원인으로서, 그 하측에 형성되는 도전성 플러그의 영향을 받는다는 것을 발견했다.
이들 점으로부터, 본 발명자는, 강유전체막의 배향을 균일하게 하기 위해서는, 도전성 플러그에 의한 영향을 차단하여 하부 전극의 배향이 균일해지도록 제어해야 한다는 것을 사료했다. 그리고 본 발명자는 이들 견해에 기초하여 이하에 나타내는 발명의 형태에 상도했다.
도 1은, 본 발명의 강유전체 메모리(반도체 장치)를 도시하는 모식도이다.
본 발명에서는, 도 1에 도시한 바와 같이, 강유전체 커패시터의 하부 전극(30)과 도전성 플러그(10) 사이에, 도전성 플러그(10)의 결정성 등의 영향을 차단하여 하부 전극(30)의 배향을 보호하는 보호막(20)을 형성한다. 이 보호막(20)은, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 자기 배향한 막으로서 형성된다. 여기서, 「자기 배향한 막」이란, 접촉하고 있는 막의 영향을 받지 않고서 자신의 특성에 기초하여 배향한 막이다.
이 보호막(20)은 그 바로 아래에 위치하는 막(도 1에 도시하는 예에서는, 도전성 플러그(10))의 영향을 받지 않고 형성되어 있어, 이 보호막(20)을 마련함으로써, 도전성 플러그(10)의 결정성 등의 영향을 받지 않는, 균일한 배향을 갖는 하부 전극(30)을 형성할 수 있다. 이에 따라, 하부 전극(30) 상에 형성하는 강유전체 막(40)을 배향이 균일한 막으로 할 수 있어, 강유전체 커패시터의 전기적 특성의 향상을 도모할 수 있다.
이하에, 보호막(20)의 구체적인 형성 방법의 일례에 대해 설명한다.
우선, 도전성 플러그(10)의 상측에, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 아몰퍼스막을 형성한다. 계속해서, 이 아몰퍼스막의 상측에 하부 전극(30)이 되는 하부 전극막이 형성된 후, 열처리를 실시하여 해당 아몰퍼스막의 결정화를 행함으로써, 자기 배향한 결정 방위가 갖추어진 보호막(20)이 형성된다. 이와 같이, 도전성 플러그(10)의 상측에 아몰퍼스막을 형성함으로써, 도전성 플러그(10)의 결정성에 의존하지 않는 보호막(20)이 형성된다.
또, 특허 문헌 1에는, 도전성 플러그의 상부에, 아몰퍼스 금속막을 형성하는 것에 대해 기재되어 있다. 이에 대하여, 본 발명에서는, 금속이 아닌, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 아몰퍼스막을 이용하여 보호막(20)을 형성하고 있어, 본 발명과 특허 문헌 1은 분명히 별개의 발명이다. 또한, 도전성 플러그 상에 형성하는 막으로서, 도전성 산화물막, 도전성 질화물막 혹은 도전성 산질화물막을 이용하는 것은, 아몰퍼스 금속막을 이용하는 경우와 비교하여 일반적으로 범용성이 있어 사용하기 쉽다.
또한, 특허 문헌 1에서는, 아몰퍼스 금속막이 귀금속막이 아니기 때문에, 산화되면 절연체가 되어, 하부 전극과 도전성 플러그의 전기적 접속이 끊어지는 것이 염려된다. 이 때문에, 특허 문헌 1의 아몰퍼스 금속막의 경우에는, 반드시 도전성 플러그에 대한 산화 방지막의 하층에(즉, 도전성 플러그의 바로 위쪽에) 형성해야 한다. 이에 대하여, 본원 발명의 도전성 산화물 등으로 이루어지는 보호막(20)의 경우에는, 절연체가 되는 일은 없기 때문에, 도전성 플러그의 바로 위쪽에 한하지 않고, 하부 전극과 도전성 플러그 사이라면 제약 없이 형성할 수 있다. 그리고 본원 발명의 경우, 하부 전극(30)의 배향을 균일하게 한다고 하는 관점에서 가장 효과적인 하부 전극(30)의 바로 아래에, 보호막(20)을 형성하는 것도 가능해진다. 예컨대, 도전성 플러그 상에 전술의 산화 방지막을 형성한 경우에는, 보호막(20)이 이 산화 방지막의 상측에 형성되게 된다. 이 경우, 하부 전극(30)의 형성 후에 어닐링 처리를 행하면, 보호막(20)이 되는 아몰퍼스 상태의 도전성 산화물 등이, 예컨대 귀금속 등으로 되돌아가, 보호막(20)의 결정면이, 예컨대 (111)면으로 균일하게 배향하여, 하부 전극(30)의 결정면을, 예컨대 (111)면으로 균일하게 배향시킬 수 있다.
-본 발명을 적용한 구체적인 실시 형태-
이하, 본 발명의 실시 형태에 대해 설명한다. 단, 여기서는, 편의상 강유전체 메모리의 각 메모리 셀의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다.
도 2A∼도 9B는, 본 발명의 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 도시하는 개략 단면도이다.
우선, 도 2A에 도시한 바와 같이, 반도체 기판(61)에 소자 분리 구조(62)와, 예컨대 p웰(91)을 형성하고, 반도체 기판(61) 상에 MOSFET(101, 102)을 더 형성하 고, 각 MOSFET을 덮는, 예컨대 SiON막(실리콘 산질화막)(67)을 형성한다.
구체적으로는, 우선, Si 기판 등의 반도체 기판(61)에 소자 분리 구조, 여기서는 STI(Shallow Trench Isolation)법에 의한 소자 분리 구조(62)를 형성하여, 소자 형성 영역을 획정한다. 또, 본 실시 형태에서는, STI법에 의해 소자 분리 구조를 형성하도록 하고 있지만, 예컨대 LOCOS(Local Oxidation of Silicon)법에 의해 소자 분리 구조를 형성하도록 하더라도 좋다.
계속해서, 반도체 기판(61)의 소자 형성 영역의 표면에, 예컨대 붕소(B)를, 예컨대 에너지 300 keV, 도우즈량 3.O×1013 cm-2의 조건으로 이온 주입하여, p웰(91)을 형성한다. 계속해서, 반도체 기판(61) 상에, 예컨대 열산화법에 의해 두께 3 nm 정도의 실리콘 산화막을 형성한다. 계속해서, 실리콘 산화막 상에, CVD법에 의해 두께 180 nm 정도의 다결정 실리콘막을 형성한다. 계속해서, 다결정 실리콘막 및 실리콘 산화막을, 소자 형성 영역에만 남기는 패터닝을 행하여, 실리콘 산화막으로 이루어지는 게이트 절연막(63)과, 다결정 실리콘막으로 이루어지는 게이트 전극(64)을 형성한다. 이 게이트 전극(64)은 워드선의 일부를 구성한다.
계속해서, 게이트 전극(64)을 마스크로 해서, 반도체 기판(61)의 표면에, 예컨대 인(P)을, 예컨대 에너지 13 keV, 도우즈량 5.O×1014 cm-2의 조건으로 이온 주입하여, n-형의 저농도 확산층(92)을 형성한다. 계속해서, 전면(全面)에, CVD법에 의해 두께 300 nm 정도의 SiO2막을 형성한 후, 이방성 에칭을 행하고 해당 SiO2막을 게이트 전극(64)의 측벽에만 남겨, 측벽(66)을 형성한다.
계속해서, 게이트 전극(64) 및 측벽(66)을 마스크로 해서, 반도체 기판(61)의 표면에, 예컨대 비소(As)를, 예컨대 에너지 10 keV, 도우즈량 5.0×1014 cm-2의 조건으로 이온 주입하여, n+형의 고농도 확산층(93)을 형성한다.
계속해서, 전면에, 예컨대 스퍼터링법에 의해, 예컨대 Ti막을 퇴적한다. 그 후, 온도 400℃ 내지 900℃의 열처리를 행함으로써, 게이트 전극(64)의 다결정 실리콘막과 Ti막이 실리사이드 반응하여, 게이트 전극(64)의 상면에 실리사이드층(65)이 형성된다. 그 후, 플루오르화수소산 등을 이용하여 미반응의 Ti막을 제거한다. 이에 따라, 반도체 기판(61) 상에, 게이트 절연막(63), 게이트 전극(64), 실리사이드층(65), 측벽(66), 및 저농도 확산층(92) 및 고농도 확산층(93)으로 이루어지는 소스/드레인 확산층을 구비한 MOSFET(101, 102)이 형성된다. 또, 본 실시 형태에 있어서는, n 채널형의 MOSFET의 형성을 예로서 설명했지만, p 채널형의 MOSFET를 형성하도록 하더라도 좋다. 계속해서, 전면에, 플라즈마 CVD법에 의해 두께 200 nm 정도의 SiON막(67)을 형성한다.
계속해서, 도 2B에 도시한 바와 같이, 층간 절연막(68), 글루막(69a), W 플러그(69b) 및 W 플러그(69c)를 형성한다.
구체적으로는, 우선, TEOS(tetraethyl orthosilicate) 가스를 이용한 플라즈마 CVD법에 의해, SiON막(67) 상에 두께가 1000 nm 정도의 실리콘 산화막을 퇴적한 후, 이것을 CMP법에 의해 평탄화하여, 실리콘 산화막으로 이루어지는 층간 절연 막(68)을 두께 700 nm 정도로 형성한다.
계속해서, 각 MOSFET의 고농도 확산층(93)까지 도달하는 비아 홀(69d)을, 예컨대 0.25 μm 정도의 직경으로 층간 절연막(68) 및 SiON막(67)에 형성한다. 그 후, 전면에, 예컨대 스퍼터링법에 의해 Ti막을 두께 30 nm 정도, TiN막을 두께 20 nm 정도로 연속하여 적층한다.
계속해서, CVD법에 의해, 해당 각 비아 홀(69d) 내를 매립하기 위해 충분한 두께의 W막을 더 퇴적한 후, CMP법에 의해 층간 절연막(68)의 표면이 노출할 때까지 W막, TiN막 및 Ti막을 연마하여 평탄화함으로써, 비아 홀(69d) 내에, Ti막 및 TiN막으로 이루어지는 글루막(69a)과 W 플러그(69b, 69c)를 형성한다. W 플러그(69b, 69c)는 층간 절연막(68)의 평탄면 상에 대하여 두께 300 nm 정도로 형성된다. 여기서, W 플러그(69b)는, 각 MOSFET의 소스/드레인 확산층 중 한쪽과 접속하는 것이며, W 플러그(69c)는, 다른 쪽과 접속하는 것이다.
계속해서, 도 2C에 도시한 바와 같이, 전면에, 플라즈마 CVD법에 의해 두께 130 nm 정도의 실리콘 산질화막(SiON막)(70)을 형성한다. 이 실리콘 산질화막(70)은 W 플러그(69b, 69c)의 산화를 방지하는 산화 방지막이 된다. 여기서는, SiON막 대신에, 예컨대 실리콘 질화막이나 알루미늄 산화물(Al2O3)막을 형성하도록 하더라도 좋다. 계속해서, 실리콘 산질화막(70) 상에, TEOS를 원료로 한 플라즈마 CVD법에 의해, 두께 300 nm 정도의 실리콘 산화막으로 이루어지는 층간 절연막(71)을 형성한다.
계속해서, 도 3A에 도시한 바와 같이, 글루막(72a) 및 W 플러그(72b)를 형성한다.
구체적으로는, 우선, W 플러그(69b)의 표면을 노출시키는 비아 홀(72c)을, 예컨대 0.25 μm 정도의 직경으로 층간 절연막(71) 및 실리콘 산질화막(70)에 형성한다. 그 후, 전면에, 스퍼터링법에 의해 Ti막을 두께 30 nm 정도, TiN막을 두께 20 nm 정도로 연속하여 적층한다.
계속해서, CVD법에 의해, 해당 각 비아 홀(72c) 내를 매립하기 위해 충분한 두께의 W막을 더 퇴적한 후, CMP법에 의해 층간 절연막(71)의 표면이 노출할 때까지 W막, TiN막 및 Ti막을 연마하여 평탄화함으로써, 비아 홀(72c) 내에, 글루막(72a) 및 W 플러그(72b)를 형성한다.
이 경우의 CMP법에서는, 연마 대상인 W막, TiN막 및 Ti막의 연마 속도가 하지(下地)의 층간 절연막(71)보다 빠르게 되도록 하는 슬러리, 예컨대 Cabot Microelectronics Corporation 제조의 상품명 SSW2000을 사용한다. 그리고 이 경우, 층간 절연막(71) 상에 연마 잔류물을 남기지 않기 위해, 이 CMP법에 의한 연마에서는, 그 연마량이 W막, TiN막 및 Ti막의 합계 막 두께보다 두껍게 설정된다. 그 결과, 도 3A에 도시한 바와 같이, W 플러그(72b)의 상면의 위치가 층간 절연막(71)의 상면의 위치보다 낮아져, 오목부(이하, 이 오목부를 「리세스」라고 칭함)(72d)가 형성된다. 이 리세스(72d)의 깊이는 20 nm∼50 nm 정도이고, 전형적으로는, 50 nm 정도이다.
그 후, 층간 절연막(71)의 표면을 NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리하여, 층간 절연막(71)의 표면의 산소 원자에 NH기를 결합시킨다. 이 암모니아 가스를 이용한 플라즈마 처리는, 예컨대 반도체 기판(61)에 대하여 9 mm(350 mils) 정도 이격된 위치에 대향 전극을 갖는 평행 평판형의 플라즈마 처리 장치를 이용하여, 압력 266 Pa(2.0 Torr) 정도, 기판 온도 400℃ 정도로 유지된 처리 용기 중에, 암모니아 가스를 유량 350 sccm 정도로 공급하고, 반도체 기판(61)에 13.56 MHz 정도의 고주파를 전력 100 W 정도, 또한 상기 대향 전극에 350 kHz 정도의 고주파를 전력 55 W 정도, 각각 60초간 정도로 공급함으로써 행해진다.
계속해서, 도 3B에 도시한 바와 같이, 리세스(72d)를 매립하고, 층간 절연막(71) 상을 덮는 TiN(질화티탄막)(73)을 형성한다.
구체적으로는, 우선, 전면에, 예컨대 반도체 기판(61)과 타겟 사이의 거리를 60 mm 정도로 설정한 스퍼터링 장치를 이용하여, 압력 0.15 Pa(1.1×10-3 Torr) 정도의 Ar 분위기하에서, 기판 온도 20℃ 정도, DC 전력 2.6 kW 정도를 7초간 정도 공급하는 스퍼터링법에 의해, 두께 100 nm 정도의 Ti막을 형성한다. 이 Ti막은, 암모니아 가스를 이용하여 플라즈마 처리된 층간 절연막(71) 상에 형성되어 있기 때문에, 그 Ti 원자가 층간 절연막(71)의 산소 원자에 포획되지 않고, 층간 절연막(71)의 표면을 자유롭게 이동할 수 있어, 그 결과, 결정면이 (002)면에 배향한 자기 조직화된 Ti막이 된다.
계속해서, 이 Ti막에 대하여, 질소 분위기 중에서 온도 650℃ 정도, 시간 60 초 정도의 RTA(Rapid Thermal Annealing)에 의한 열처리를 행함으로써, 하지 도전막이 되는 두께 100 nm 정도의 TiN막(73)을 형성한다. 여기서, TiN막(73)은, 그 결정면이 (111)면으로 배향한 것이 된다. 또한, 이 하지 도전막의 두께는 100 nm∼300 nm 정도가 바람직하고, 본 실시 형태에서는 100 nm 정도로 하고 있다. 이 하지 도전막으로서는, TiN막에 한하지 않고, 예컨대 텅스텐(W)막, 실리콘(SiO2)막 및 구리(Cu)막을 이용하는 것도 가능하다.
또, 이 상태에서는, TiN막(73)은, 리세스(72d)의 형상을 반영하여 그 상면에 오목부가 형성되어, 해당 TiN막(73)의 상측에 형성되는 강유전체막의 결정성이 열화되는(강유전체막의 배향이 불균일해지는) 요인이 된다. 그래서, 본 실시 형태에서는, 도 3B에 도시한 바와 같이, CMP법에 의해 TiN막(73)의 상면을 연마하고 평탄화하여, 전술한 오목부를 제거하도록 한다. 이 CMP법에서 사용하는 슬러리는 특별히 한정되지 않지만, 본 실시 형태에서는 전술한 Cabot Microelectronics Corporation 제조의 상품명 SSW2000을 사용한다.
이 평탄화된 TiN막(73)의 층간 절연막(71) 상의 두께는, 연마 오차에 기인하여 반도체 기판(61)의 면 내나 복수의 반도체 기판 사이에서 변동이 발생한다. 이 변동을 고려하여, 본 실시 형태에서는, 해당 CMP법에 의한 연마 시간을 제어하여, 평탄화 후의 두께의 목표 값을 50 nm∼100 nm 정도로 하고 있다. 본 실시 형태에서는, 평탄화된 TiN막(73)의 층간 절연막(71) 상의 두께를 50 nm 정도로 하고 있다.
또한, TiN막(73)에 대하여 CMP법에 의한 평탄화를 행한 후에는, TiN막(73)의 상면 부근의 결정이 연마에 의해 왜곡된 상태로 되어 있다. 그리고 상측에 형성되는 강유전체 커패시터의 하부 전극이 이 왜곡의 영향을 받으면, 하부 전극의 결정성이 열화되고(하부 전극의 배향이 불균일해지고), 나아가서는 그 위에 형성되는 강유전체막의 결정성이 열화하게(강유전체막의 배향이 불균일해지게) 된다. 이러한 문제점을 회피하기 위해, 본 실시 형태에서는, TiN막(73)의 상면을, 전술한 NH3(암모니아) 가스의 분위기 중에서 더 플라즈마 처리하여, TiN막(73)의 결정의 왜곡을 해소한다.
계속해서, 도 3C에 도시한 바와 같이, 결정의 왜곡이 해소된 TiN막(73) 상에 결정성 도전 밀착막으로서, 스퍼터링법에 의해 두께 20 nm 정도의 Ti막(74)을 형성한다. 계속해서, 질소 분위기 중에서 온도 650℃ 정도, 시간 60초 정도의 RTA에 의한 열처리를 행함으로써, 결정면이 (111)면으로 배향한 TiN막(73)이 된다. 이 결정성 도전 밀착막으로서는, TiN막에 한정되는 것이 아니고, 예컨대 두께 10 nm 정도의 Ir막이나 Pt막 등의 얇은 귀금속막을 이용하는 것도 가능하다.
계속해서, 도 4A에 도시한 바와 같이, Ti막(74) 상에, 산화 방지막(75) 및 아몰퍼스막(76a)을 형성한다. 여기서, 산화 방지막(75)은, W 플러그(72b)의 산화를 방지하기 위한 막이다.
구체적으로 본 실시 형태에서는, 우선, Ti막(74) 상에 산화 방지막(75)으로서, 반응성 스퍼터링법에 의해 두께 100 nm 정도의 TiAlN막을 형성한다. 예컨대, 여기서의 반응성 스퍼터링법은, Ti 및 Al을 합금화한 타겟으로서 사용하고, Ar 가 스를 유량 40 sccm 정도 및 질소(N2) 가스를 유량 10 sccm 정도로 공급한 혼합 분위기 중에 있어서, 압력 253.3 Pa(1.9 Torr) 정도, 기판 온도 400℃, 전력 1.0 kW의 조건하에서 행해진다.
본 실시 형태에서는, 산화 방지막(75)으로서, TiAlN으로 이루어지는 막을 적용한 예를 나타냈지만, 본 발명에 있어서는 이것에 한정되지 않고, 예컨대 Ir 혹은 Ru를 포함하는 막을 적용하는 것도 가능하다.
계속해서, 산화 방지막(75) 상에, 자기 배향성을 갖는, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 아몰퍼스막(76a)을 형성한다. 여기서, 「자기 배향성을 갖는」이란, 열처리 등의 물리적 처방에 의해 자기 배향할 수 있는 것을 말한다. 이 아몰퍼스막(76a)은 산화 방지막(75) 이하의 하층막의 결정성을 리셋하는 기능을 수행한다.
이 아몰퍼스막(76a)으로서, 도전성 산화물막을 적용하는 경우에는, PtOx, IrOx, RuOx 및 PdOx 중 적어도 어느 1종을 포함하는 막으로 형성한다. 또한, 아몰퍼스막(76a)으로서, 도전성 질화물막을 적용하는 경우에는, TiN, TiAlN, TaN 및 TaAlN 중 적어도 어느 1종을 포함하는 막으로 형성한다. 또한, 아몰퍼스막(76a)으로서, 도전성 산질화물막을 적용하는 경우에는, 예컨대 TiAlON을 포함하는 막으로 형성한다.
예컨대, 이 아몰퍼스막(76a)으로서, 두께 20 nm 정도의 PtOx막을 스퍼터링법에 의해 형성하는 경우에는, 예컨대 반도체 기판(61)과 타겟 사이의 거리를 60 mm 정도로 설정한 스퍼터링 장치를 이용하여, Ar 가스를 유량 36 sccm 정도, 산소(O2) 가스를 유량 144 sccm 정도로 공급한 혼합 분위기 중에 있어서, 기판 온도 350℃ 정도, 전력 1 kW 정도, 성장 시간 18초간으로 하는 조건으로 형성된다.
또한, 예컨대, 이 아몰퍼스막(76a)으로서, 두께 25 nm 정도의 IrOx막을 스퍼터링법에 의해 형성하는 경우에는, 예컨대 반도체 기판(61)과 타겟 사이의 거리를 60 mm 정도로 설정한 스퍼터링 장치를 이용하여, Ar 가스를 유량 100 sccm 정도, 산소(O2) 가스를 유량 100 sccm 정도로 공급한 혼합 분위기 중에 있어서, 기판 온도 150℃ 이하(예컨대 20℃ 정도), 전력 1 kW 정도, 성장 시간 12초간으로 하는 조건으로 형성된다.
그 후, 아몰퍼스막(76a)의 표면을, NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리한다. 이 암모니아 가스를 이용한 플라즈마 처리에 대해서는, 층간 절연막(71)의 표면의 처리의 경우와 동일하다. 이 암모니아 가스를 이용한 플라즈마 처리에 의해, 평탄화에 의해 TiN막(73)에 발생한 결정의 왜곡을 완전히 해소하여, 그 영향이 해당 아몰퍼스막(76a) 상에 형성되는 Ir막(77a)에 전해지지 않도록 한다.
계속해서, 도 4B에 도시한 바와 같이, 아몰퍼스막(76a) 상에, 예컨대 Ar 분위기 중에 있어서, 압력 0.11 Pa(8.3×10-4 Torr) 정도, 기판 온도 500℃ 정도, 전력 0.5 kW의 조건하에서의 스퍼터링법에 의해, 두께 100 nm 정도의 Ir막(77a)을 형성한다. 이 Ir막(77a)은, 강유전체 커패시터의 하부 전극이 되는 막이다.
계속해서, 도 4C에 도시한 바와 같이, 예컨대 불활성 가스인 Ar 가스의 분위기에서, 온도 650℃ 이상, 시간 60초 정도의 RTA에 의한 열처리를 행한다. 이 열처리는, 아몰퍼스막(76a)을 결정화하여 자기 배향한 보호막(76)을 형성함과 동시에, 하부 전극이 되는 Ir막(77a)의 결정성을 개선한다. 이 열처리에 의해, 보호막(76)은 적어도 일부가 결정화되고 그 밖의 부분이 아몰퍼스 상태인 막, 혹은, 아몰퍼스 상태로부터 완전히 결정화된 막이 된다.
이 때, 보호막(76)은, 해당 보호막(76)보다 하측에 위치하는 하층막(산화 방지막(75) 이하의 막)의 영향을 받지 않고 자기 배향한 막으로서 형성되고, 해당 보호막의 상측에 형성되는 Ir막(77a)으로 이루어지는 하부 전극의 배향이 W 플러그(72b)의 결정성 등에 의존하게 되는 것을 차단하여, 해당 하부 전극의 배향을 보호한다. 본 실시 형태에서는, 예컨대 보호막(76)은, 결정면이 (111)면으로 배향한 막이 된다.
또, 보호막(76)은, 아몰퍼스막(76a)이 결정화되어 형성된 것이기 때문에, PtOx, IrOx, RuOx 및 PdOx 중 적어도 어느 1종을 포함하는 도전성 산화물막, TiN, TiAlN, TaN 및 TaAlN 중 적어도 어느 1종을 포함하는 도전성 질화물막, 혹은, TiAlON을 포함하는 도전성 산질화물막 중 어느 하나의 막으로 형성된다. 또한, 도전성 산화물막의 각 x는, 각각 1<x≤2를 만족한다.
또한, 본 실시 형태에서는, 보호막(76)을 형성할 때의 RTA에 의한 열처리에 있어서, Ar 가스를 이용하여 행했지만, 불활성 가스인 N2나 N2O를 포함하는 가스를 이용하도록 하더라도 좋다.
계속해서, 도 5A에 도시한 바와 같이, Ir막(77a) 상에, MO-CVD법에 의해, 강유전체 커패시터의 커패시터막이 되는 강유전체막(78)을 형성한다. 구체적으로, 본 실시 형태의 강유전체막(78)은, 2층 구조를 갖는 티탄산지르콘산납(PZT:(Pb(Zr, Ti)O3))막, 즉, 제1 PZT막(78a) 및 제2 PZT막(78b)으로 형성된다.
구체적으로는, 우선, Pb(DPM)2, Zr(dmhd)4 및 Ti(O-iOr)2(DPM)2를, 각각 THF(Tetra Hydro Furan:C4H8O) 용매 중에 전부 농도 0.3 mol/l 정도로 용해하여, Pb, Zr 및 Ti의 각 액체 원료를 형성한다. 또한, MO-CVD 장치의 기화기에 유량 0.474 ml/분 정도의 THF 용매와 함께, 이들 액체 원료를 각각 0.326 ml/분 정도, 0.200 ml/분 정도 및 0.200 ml/분 정도의 유량으로 공급하여 기화시킴으로써, Pb, Zr 및 Ti의 원료 가스를 형성한다.
그리고 MO-CVD 장치에 있어서, 압력 665 Pa(5.0 Torr) 정도, 기판 온도 620℃ 정도의 조건하에서, Pb, Zr 및 Ti의 원료 가스를 620초간 정도 공급함으로써, Ir막(77a) 상에, 두께 100 nm 정도의 제1 PZT막(78a)을 형성한다.
계속해서, 전면에, 예컨대 스퍼터링법에 의해, 두께 1 nm 내지 30 nm, 본 실시 형태에서는 20 nm 정도의 아몰퍼스 상태의 제2 PZT막(78b)을 형성한다. 또한, 제2 PZT막(78b)을 MO-CVD법으로 형성하는 경우는, 납(Pb) 공급용의 유기 소스로서, Pb(DPM)2(Pb(C11H19O2)2)를 THF액에 녹인 재료가 이용된다. 또한, 지르코늄(Zr) 공급 용의 유기 소스로서, Zr(DMHD)4(Zr((C9H15O2)4)를 THF액에 녹인 재료가 이용된다. 또한, 티탄(Ti) 공급용의 유기 소스로서, Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2)를 THF액에 녹인 재료가 이용된다.
또, 본 실시 형태에서는, 강유전체막(78)의 형성을, MO-CVD법 및 스퍼터링법에 의해 행하도록 하고 있지만, 본 발명에 있어서는 이것에 한정되는 것이 아니라, 예컨대 졸겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법 또는 에피텍셜 성장법에 의해 형성하는 것도 가능하다.
계속해서, 도 5B에 도시한 바와 같이, 제2 PZT막(78b) 상에, IrOX막(79a), IrOY막(79b) 및 Ir막(80)을 순차 형성한다. 여기서, IrOX막(79a)은, 상부 전극의 하층막으로서 기능하는 것이고, IrOY막(79b)은, 상부 전극의 상층막으로서 기능하는 것이다.
IrOX막(79a)의 형성에서는, 우선, 스퍼터링법에 의해, 성막의 시점에서 결정화된 IrOX막을 두께 50 nm 정도로 형성한다. 이 때의 스퍼터링의 조건으로서는, 이리듐의 산화가 발생하는 조건하, 예컨대 성막 온도를 300℃ 정도로 하고, 성막 가스로서 Ar 및 O2를 이용하여 이들을 전부 유량 100 sccm 정도로 공급하고, 또한 스퍼터링시의 전력을 1 kW∼2 kW 정도로 한다.
그 후, 온도 725℃ 정도이며 산소를 유량 20 sccm 정도, Ar을 유량 2000 sccm 정도로 공급한 분위기 중에서, RTA에 의한 열처리를 60초간 정도 행한다. 이 열처리는, 강유전체막(78)(제2 PZT막(78b))을 완전히 결정화시켜 산소 결손을 보상함과 동시에, IrOX막(79a)의 플라즈마 손상도 회복시킨다.
계속해서, IrOX막(79a) 상에, 예컨대 Ar 분위기 중에 있어서, 압력 0.8 Pa(6.0×10-3 Torr) 정도, 전력 1.0 kW 정도, 퇴적 시간 79초간 정도의 조건에 의한 스퍼터링법에 의해, IrOY막(79b)을 두께 100 nm 내지 300 nm, 구체적으로 본 실시 형태에서는 200 nm 정도로 형성한다. 본 실시 형태에서는, 공정에서의 열화를 억제하기 위해, IrOY막(79b)은 IrO2의 화학 양론 조성에 가까운 조성의 것을 적용하여, 수소에 대하여 촉매 작용이 생기는 것을 회피한다. 이에 따라, 강유전체막(78)이 수소 라디칼에 의해 환원되어 버리는 문제를 억제하여, 강유전체 커패시터의 수소 내성이 향상된다.
계속해서, IrOY막(79b) 상에, 예컨대 Ar 분위기 중에 있어서, 압력 1.0 Pa(7.5×10-3 Torr) 정도, 전력 1.O kW 정도의 조건에 의한 스퍼터링법에 의해, 두께 100 nm 정도의 Ir막(80)을 형성한다. 이 Ir막(80)은, 강유전체막(78)에 대하여 배선층 등의 형성시에 발생한 수소가 침입하는 것을 막는 수소 배리어막으로서 기능하는 것이다. 또, 수소 배리어막으로서는, 그 외에 Pt막이나 SrRuO3막을 이용하는 것도 가능하다.
계속해서, 반도체 기판(61)의 배면 세정을 행한 후, 도 5C에 도시한 바와 같 이, Ir막(80) 상에, TiN막(81) 및 실리콘 산화막(82)을 순차 형성한다. 이 TiN막(81) 및 실리콘 산화막(82)은, 강유전체 커패시터를 형성할 때의 하드 마스크가 되는 것이다.
여기서, TiN막(81)의 형성에서는, 예컨대 스퍼터링법을 이용한다. 또한, 실리콘 산화막(82)의 형성에서는, 예컨대 TEOS 가스를 이용한 CVD법을 이용한다.
계속해서, 도 6A에 도시한 바와 같이, 실리콘 산화막(82)을, 강유전체 커패시터 형성 영역만을 덮도록 패터닝한다. 그 후, 실리콘 산화막(82)을 마스크로 해서 TiN막(81)을 에칭하여, 강유전체 커패시터 형성 영역만을 덮는 실리콘 산화막(82) 및 TiN막(81)으로 이루어지는 하드 마스크를 형성한다.
계속해서, 도 6B에 도시한 바와 같이, HBr, O2, Ar 및 C4F8의 혼합 가스를 에칭 가스로 하는 플라즈마 에칭에 의해, 하드 마스크로 덮여 있지 않은 영역의 Ir막(80), IrOY막(79b), IrOX막(79a), 제2 PZT막(78b), 제1 PZT막(78a), Ir막(77a) 및 보호막(76)을 제거한다. 이에 따라, IrOX막(79a) 및 IrOY막(79b)으로 이루어지는 상부 전극(79)과, 제1 PZT막(78a) 및 제2 PZT막(78b)으로 이루어지는 강유전체막(78)과, Ir막(77a)으로 이루어지는 하부 전극(77)을 갖는 강유전체 커패시터가 형성된다.
또, 본 실시 형태에서는, 상부 전극(79)으로서 이리듐 산화물막(IrOX막 및 IrOY막)을 적용한 예를 나타냈지만, 본 발명에 있어서는 이것에 한정되지 않고, Ir(이리듐), 루테늄(Ru), 백금(Pt), 로듐(Rh), 레늄(Re), 오스뮴(Os) 및 팔라듐(Pd)으로 이루어지는 군으로부터 선택된 적어도 1종의 금속으로 이루어지는 금속막, 혹은, 이들의 산화물막을 적용하는 것도 가능하다. 예컨대, 상부 전극(79)을, SrRuO3의 도전성 산화물을 포함하는 막으로 형성하도록 하더라도 좋다.
또한, 강유전체 커패시터의 강유전체막(78)으로서는, 예컨대 열처리에 의해 결정 구조가 Bi 층형 구조(예컨대, (Bi1 - XRX)Ti3O12(R은 희토류 원소: 0<x<1), SrBi2Ta2O9 및 SrBi4Ti4O15 중으로부터 선택된 1종) 또는 페로브스카이트 구조로 이루어지는 막을 형성할 수 있다. 이러한 강유전체막(78)으로서, 본 실시 형태에서 이용한 PZT막 외에, La, Ca, Sr, Si 중 적어도 어느 하나를 미량 도핑한 PZT, SBT, BLT 및 Bi계 층형 화합물 등의 일반식 ABO3로 나타나는 막을 적용하는 것도 가능하다. 또한, 본 실시 형태에서는, 커패시터막으로서, 강유전체 재료로 이루어지는 막을 적용하고 있지만, 본 발명에 있어서는 이것에 한정되는 있는 것이 아니며, 고유전체 재료로 이루어지는 막을 적용하는 것도 가능하다. 이 경우, 고유전체 재료로서, 예컨대 (Ba, Sr)TiO3 혹은 SrTiO3를 적용하는 것이 가능하다.
또한, 본 실시 형태에서는, 하부 전극(77)으로서, Ir막을 적용한 예를 나타냈지만, 본 발명에 있어서는 이것에 한정되지 않고, Ir, Ru, Pt 및 Pd 중 적어도 어느 1종의 금속을 포함하는 막, 또는, 해당 1종의 금속에 있어서의 산화물을 포함하는 막을 적용하는 것도 가능하다. 이 경우, 특히, Pt 등의 백금족의 금속이나, PtO, IrOX, SrRuO3 등의 도전성 산화물을 이용하는 것이 적합하다.
계속해서, 도 6C에 도시한 바와 같이, 드라이 에칭 또는 웨트 에칭에 의해, 실리콘 산화막(82)을 제거한다.
계속해서, TiN막(81)을 마스크로 한 에칭에 의해, 도 7A에 도시한 바와 같이, 강유전체 커패시터 형성 영역 이외의 영역의 산화 방지막(75), Ti막(74) 및 TiN막(73)을 제거한다. 그 후, TiN막(81)을 제거한다.
계속해서, 도 7B에 도시한 바와 같이, 전면에, 스퍼터링법에 의해, 두께 20 nm 정도의 Al2O3막(83)을 형성한다.
계속해서, 도 7C에 도시한 바와 같이, 산소(O2)를 함유하는 분위기 중에서의 열처리를 행한다. 이 열처리는, 강유전체 커패시터의 강유전체막(78)의 손상을 회복시킬 목적으로 행해지는 회복 어닐링이다. 이 회복 어닐링의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는, 기판 온도를 550℃ 내지 700℃로 해서 행해진다. 본 실시 형태와 같이, 강유전체막(78)을 PZT로 형성하는 경우에는, 산소(O2)를 함유하는 분위기 중에 있어서, 기판 온도 650℃ 정도로 60분간의 회복 어닐링을 행하는 것이 바람직하다.
계속해서, 도 8A에 도시한 바와 같이, 전면에, CVD법에 의해 두께 20 nm 정도의 Al2O3막(84)을 형성한다.
계속해서, 도 8B에 도시한 바와 같이, Al2O3막(84) 상에, 층간 절연막(85) 및 Al2O3막(86)을 순차 형성한다.
구체적으로는, 우선, 전면에, 예컨대 플라즈마 TEOS를 이용한 CVD법에 의해, 예컨대 두께 1500 nm 정도의 실리콘 산화막을 퇴적한다. 그 후, CMP법에 의해, 해당 실리콘 산화막을 평탄화하여 층간 절연막(85)을 형성한다.
여기서, 층간 절연막(85)으로서 실리콘 산화막을 형성하는 경우에는, 원료 가스로서, 예컨대 TEOS 가스, 산소 가스 및 헬륨 가스의 혼합 가스를 이용한다. 또, 층간 절연막(85)으로서, 예컨대 절연성을 갖는 무기막 등을 형성하도록 하더라도 좋다. 층간 절연막(85)의 형성 후, N2O 가스 또는 N2 가스 등을 이용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 이 열처리의 결과, 층간 절연막(85) 중의 수분이 제거되고, 층간 절연막(85)의 막질이 변화되어, 층간 절연막(85) 중에 수분이 들어가기 어렵게 된다.
계속해서, 층간 절연막(85) 상에, 예컨대 스퍼터링법 또는 CVD법에 의해, 배리어막이 되는 Al2O3막(86)을 두께 20 nm 내지 100 nm으로 형성한다. 이 Al2O3막(86)은, 평탄화된 층간 절연막(85) 상에 형성되기 때문에 평탄하게 형성된다.
계속해서, 도 8C에 도시한 바와 같이, 전면에, 예컨대 플라즈마 TEOS를 이용한 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후, CMP법에 의해 해당 실리콘 산화막을 평탄화하여, 두께 800 nm 내지 1000 nm의 층간 절연막(87)을 형성한다. 또, 층간 절연막(87)으로서, SiON막 또는 실리콘 질화막 등을 형성하도록 하더라도 좋다.
계속해서, 도 9A에 도시한 바와 같이, 글루막(88a), W 플러그(88b), 글루막(89a) 및 W 플러그(89b)를 형성한다.
구체적으로는, 우선, 강유전체 커패시터에 있어서의 수소 배리어막인 Ir막(80)의 표면을 노출시키는 비아 홀(88c)을, 층간 절연막(87), Al2O3막(86), 층간 절연막(85), Al2O3막(84) 및 Al2O3막(83)에 형성한다. 계속해서, 온도 550℃ 정도의 산소 분위기 중에 있어서 열처리를 행하여, 비아 홀(88c)의 형성에 따라 강유전체막(78) 중에 발생한 산소 결손을 회복시킨다.
그 후, 전면에, 예컨대 스퍼터링법에 의해 Ti막을 퇴적하고, 계속해서, MO-CVD법에 의해 TiN막을 연속하여 퇴적한다. 이 경우, TiN막으로부터 탄소 제거를 행해야 하기 때문에 질소와 수소의 혼합 가스 플라즈마 중에서의 처리가 필요해지지만, 본 실시 형태에서는, 강유전체 커패시터에 수소 배리어막이 되는 Ir막(80)을 형성하고 있기 때문에, 강유전체막(78)에 수소가 침입하여 해당 강유전체막(78)을 환원해버린다는 문제는 발생하지 않는다.
계속해서, CVD법에 의해, 비아 홀(88c) 내를 매립하기 위해 충분한 두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(87)의 표면이 노출할 때까지 W막, TiN막 및 Ti막을 연마하여 평탄화함으로써, 비아 홀(88c) 내에, Ti막 및 TiN막으로 이루어지는 글루막(88a)과 W 플러그(88b)를 형성한다.
계속해서, W 플러그(69c)의 표면을 노출시키는 비아 홀(89c)을, 층간 절연막(87), Al2O3막(86), 층간 절연막(85), Al2O3막(84), Al2O3막(83), 층간 절연막(71) 및 실리콘 산질화막(70)에 형성한다. 계속해서, 전면에, 예컨대 스퍼터링법에 의해, TiN막을 퇴적한다. 그 후, 비아 홀(89c) 내를 매립하기 위해 충분한 두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(87)의 표면이 노출할 때까지 W막 및 TiN막을 연마하여 평탄화함으로써, 비아 홀(89c) 내에, TiN막으로 이루어지는 글루막(89a)과 W 플러그(89b)를 형성한다. 또, 이 글루막(89a)은, 예컨대 스퍼터링법에 의해 Ti막을 퇴적하고, 계속해서, MO-CVD법에 의해 TiN막을 연속하여 퇴적하여, Ti막 및 TiN막의 적층막으로 이루어지는 것으로 해서 형성하는 것도 가능하다.
계속해서, 도 9B에 도시한 바와 같이, 금속 배선층(90)을 형성한다.
구체적으로, 우선, 전면에, 예컨대 스퍼터링법에 의해, 두께 60 nm 정도의 Ti막, 두께 30 nm 정도의 TiN막, 두께 360 nm 정도의 AlCu 합금막, 두께 5 nm 정도의 Ti막 및 두께 70 nm 정도의 TiN막을 순차 적층한다.
계속해서, 포토리소그래피 기술을 이용하여 해당 적층막을 소정 형상으로 패터닝하여, 각 W 플러그(88b, 89b) 상에, Ti막 및 TiN막으로 이루어지는 글루막(90a)과, AlCu 합금막으로 이루어지는 배선막(90b)과, Ti막 및 TiN막으로 이루어지는 글루막(90c)으로 이루어지는 금속 배선층(90)을 형성한다.
그 후, 층간 절연막의 형성이나 컨택트 플러그의 형성을 더 행한 후, 2층째 이후의 금속 배선층을 형성하고, 예컨대 실리콘 산화막 및 실리콘 질화막으로 이루어지는 커버막을 더 형성하여, 하부 전극(77), 강유전체막(78) 및 상부 전극(79)을 갖는 강유전체 커패시터를 구비하는 본 실시 형태에 따른 강유전체 메모리를 완성시킨다.
본 발명의 실시 형태에 따른 강유전체 메모리에 의하면, 아몰퍼스 상태로 퇴적되어 열처리에 의해 자기 배향한, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 보호막(76)을, 하부 전극(77)의 바로 아래에 마련하도록 했기 때문에, 하부 전극(77)의 배향이 보호막(76)보다 하측에 위치하는 하층막에 의존하게 되는 것을 회피할 수 있어, 하부 전극(77)의 배향을 균일하게 할 수 있다. 이에 따라, 하부 전극(77) 상에 형성되는 강유전체막(78)의 배향을 균일하게 할 수 있으므로, 강유전체 커패시터의 전기적 특성(예컨대, 강유전체막(78)의 잔류 분극 전하량의 특성)을 향상시키고, 디바이스의 수율을 향상시키는 것이 가능해진다.
또한, 아몰퍼스 상태로 퇴적하여 보호막(76)을 형성하도록 했기 때문에, TiN막(73)에 대한 CMP법에 의한 연마에 의해 TiN막(73)의 결정이 왜곡된 경우라도, 그 영향을 하부 전극(77)에 쉽게 전해지지 않도록 할 수 있어, 하부 전극(77)의 배향을 양호하게 유지할 수 있다. 또한, 아몰퍼스막(76a)의 표면을 NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리하도록 했기 때문에, 평탄화에 의해 TiN막(73)에 발생한 결정의 왜곡을 완전히 해소하여, 그 영향이 해당 아몰퍼스막(76a) 상에 형성되는 하부 전극(77)에 전해지지 않도록 할 수 있다.
(변형예)
이하, 본 발명의 실시 형태에 따른 여러 가지 변형예에 대해 설명한다.
이하에 나타내는 각 변형예에 대해, 본 발명의 실시 형태에서 개시한 구성 부재 등과 동일한 것에 대해서는 동일한 부호를 붙이고, 또한 그 구성 부재 등의 제조 방법에 대해서도 본 발명의 실시 형태에서 개시한 것과 동일하기 때문에, 그 자세한 제조 방법의 설명은 생략한다.
[변형예 1]
도 10A 및 도 10B는, 본 발명의 실시 형태의 변형예 1에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 도시하는 개략 단면도이다.
변형예 1에서는, 우선, 도 2A∼도 2C 및 도 3A의 각 공정을 거쳐, 비아 홀(72c)에 글루막(72a) 및 W 플러그(72b)를 형성한다. 이 때, W 플러그(72b)에는, 리세스(72d)가 형성되어 있다.
계속해서, 도 10A에 도시한 바와 같이, 리세스(72d)를 매립하도록 TiN막(73a)을 형성한다.
구체적으로는, 우선, 층간 절연막(71)의 표면을 NH3(암모니아) 가스의 분위기 중에서 플라즈마 처리하여, 층간 절연막(71)의 표면의 산소 원자에 NH기를 결합시킨다. 계속해서, 전면에, 예컨대 스퍼터링법에 의해, 두께 100 nm 정도의 Ti막을 형성한다. 그 후, 이 Ti막에 대하여, 질소 분위기 중에서 온도 650℃ 정도, 시간 60초 정도의 RTA에 의한 열처리를 행함으로써, 하지 도전막이 되는 두께 100 nm 정도의 TiN막을 형성한다. 이 하지 도전막으로서는, TiN막에 한하지 않고, 예컨대 TiAlN막, 텅스텐(W)막, 실리콘(SiO2)막 및 구리(Cu)막을 이용하는 것도 가능하다.
이 상태에서는, TiN막은, 리세스(72d)를 반영하여 그 상면에 오목부가 형성 되어, 해당 TiN막의 상측에 형성되는 강유전체막의 결정성이 열화되는(강유전체막의 배향이 불균일해지는) 요인이 된다.
그래서, 본 예에서는, CMP법에 의해, 층간 절연막(71)의 표면이 노출할 때까지 해당 TiN막을 연마하여 평탄화함으로써, 해당 TiN막에 형성된 오목부를 제거하고, 리세스(72d)를 매립하는 TiN막(73a)을 형성한다.
계속해서, 전면에, 도 3C에 도시하는 Ti막(74)을 형성한 후, 도 4A∼도 9B의 각 공정을 거침으로써, 도 10B에 도시하는 변형예 1에 따른 강유전체 메모리를 완성시킨다.
변형예 1에 따른 강유전체 메모리에 의하면, 전술한 본 발명의 실시 형태에 따른 강유전체 메모리와 동일한 효과를 발휘할 수 있다.
[변형예 2]
도 11A 내지 도 16B는, 본 발명의 실시 형태의 변형예 2에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 도시하는 개략 단면도이다.
변형예 2에서는, 우선, 도 2A∼도 2C, 도 3A, 도 10A, 도 3C 및 도 4A의 각 공정을 순차적으로 거쳐서, Ti막(74) 상에, 산화 방지막(75) 및 아몰퍼스막(76a)을 형성한다.
계속해서, 도 11A에 도시한 바와 같이, 아몰퍼스막(76a) 상에, 도전성 밀착막(201)을 형성한다. 이 도전성 밀착막(201)은, 상층에 형성하는 하부 전극의 결정성을 더 향상시키는 기능을 수행한다.
본 예에서는, 이 도전성 밀착막(201)으로서, 예컨대 스퍼터링법에 의해, 두 께 10 nm 정도의 Ti막을 형성한다. 이 경우, 예컨대 반도체 기판(61)과 타겟 사이의 거리를 60 mm 정도로 설정한 스퍼터링 장치를 이용하여, Ar 가스의 분위기 중에 있어서 기판 온도 20℃ 정도, 전력 1 kW 정도, 성장 시간 6초간으로 하는 조건의 스퍼터링법에 의해 결정면이 (002)면으로 강하게 배향한 Ti막이 형성된다.
또, 본 예에서는, 도전성 밀착막(201)으로서, Ti막을 적용한 예를 나타냈지만, 본 발명에 있어서는 이것에 한정되지 않고, 예컨대 Ti, Pt, Ir, Re, Ru, Pd 및 Os 중 적어도 어느 1종을 포함하는 막이면 적용 가능하다.
계속해서, 도 11B에 도시한 바와 같이, 도전성 밀착막(201) 상에, 예컨대 스퍼터링법에 의해, 두께 100 nm 정도의 Ir막(77a)을 형성한다. 이 Ir막(77a)은, 강유전체 커패시터의 하부 전극이 되는 막이다.
계속해서, 도 11C에 도시한 바와 같이, 예컨대 불활성 가스인 Ar 가스의 분위기에서, 온도 650℃ 이상, 시간 60초 정도의 RTA에 의한 열처리를 행한다. 이 열처리는, 아몰퍼스막(76a)을 결정화하여 자기 배향한 보호막(76)을 형성하는 동시에, 하부 전극이 되는 Ir막(77a)의 결정성을 개선한다. 이 열처리에 의해, 보호막(76)은, 적어도 일부가 결정화되고 그 밖의 부분이 아몰퍼스 상태인 막, 혹은, 아몰퍼스 상태로부터 완전히 결정화된 막이 된다.
이 때, 보호막(76)은, 그 하층막(산화 방지막(75)) 이하의 막의 영향을 받지 않고 자기 배향한 막으로서 형성되고, 해당 보호막의 상측에 형성되는 Ir막(77a)으로 이루어지는 하부 전극의 배향이 W 플러그(72b)의 결정성 등에 의존한 것이 되는 것을 차단하여, 해당 하부 전극의 배향을 보호한다. 본 실시 형태에서는, 예컨대 보호막(76)은, 결정면이 (111)면으로 배향한 막이 된다.
계속해서, 도 12A에 도시한 바와 같이, Ir막(77a) 상에, MO-CVD법에 의해, 강유전체 커패시터의 커패시터막이 되는 강유전체막(78)을 형성한다. 구체적으로, 본 실시 형태의 강유전체막(78)은, 2층 구조를 갖는 PZT막(제1 PZT막(78a) 및 제2 PZT막(78b))으로 형성된다.
계속해서, 도 12B에 도시한 바와 같이, 제2 PZT막(78b) 상에, IrOX막(79a), IrOY막(79b) 및 Ir막(80)을 순차 형성한다.
계속해서, 반도체 기판(61)의 배면 세정을 행한 후, 도 12C에 도시한 바와 같이, Ir막(80) 상에, TiN막(81) 및 실리콘 산화막(82)을 순차 형성한다.
계속해서, 도 13A에 도시한 바와 같이, 실리콘 산화막(82)을, 강유전체 커패시터 형성 영역만을 덮도록 패터닝한다. 그 후, 실리콘 산화막(82)을 마스크로 해서 TiN막(81)을 에칭하여, 강유전체 커패시터 형성 영역만을 덮는 실리콘 산화막(82) 및 TiN막(81)으로 이루어지는 하드 마스크를 형성한다.
계속해서, 도 13B에 도시한 바와 같이, HBr, O2, Ar 및 C4F8의 혼합 가스를 에칭 가스로 하는 플라즈마 에칭에 의해, 하드 마스크로 덮여 있지 않은 영역의 Ir막(80), IrOY막(79b), IrOX막(79a), 제2 PZT막(78b), 제1 PZT막(78a), Ir막(77a), 도전성 밀착막(201) 및 보호막(76)을 제거한다. 이에 따라, IrOX막(79a) 및 IrOY막(79b)으로 이루어지는 상부 전극(79)과, 제1 PZT막(78a) 및 제2 PZT막(78b)으로 이루어지는 강유전체막(78)과, Ir막(77a)으로 이루어지는 하부 전극(77)을 갖는 강유전체 커패시터가 형성된다.
계속해서, 도 13C에 도시한 바와 같이, 드라이 에칭 또는 웨트 에칭에 의해, 실리콘 산화막(82)을 제거한다.
계속해서, TiN막(81)을 마스크로 한 에칭에 의해, 도 14A에 도시한 바와 같이, 강유전체 커패시터 형성 영역 이외의 영역의 산화 방지막(75) 및 Ti막(74)을 제거한다. 그 후, TiN막(81)을 제거한다.
계속해서, 도 14B에 도시한 바와 같이, 전면에, 스퍼터링법에 의해, 두께 20 nm 정도의 Al2O3막(83)을 형성한다.
계속해서, 도 14C에 도시한 바와 같이, 산소(O2)를 함유하는 분위기 중에서의 열처리를 행하여, 강유전체 커패시터의 강유전체막(78)의 손상을 회복시킨다.
계속해서, 도 15A에 도시한 바와 같이, 전면에, CVD법에 의해, 두께 20 nm 정도의 Al2O3막(84)을 형성한다.
계속해서, 도 15B에 도시한 바와 같이, Al2O3막(84) 상에, 층간 절연막(85) 및 Al2O3막(86)을 순차 형성한다.
계속해서, 도 15C에 도시한 바와 같이, 전면에, 예컨대 플라즈마 TEOS를 이용한 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후, CMP법에 의해 해당 실리콘 산화막을 평탄화하여, 두께 800 nm 내지 1000 nm의 층간 절연막(87)을 형성한다.
계속해서, 도 16A에 도시한 바와 같이, 글루막(88a), W 플러그(88b), 글루막(89a) 및 W 플러그(89b)를 형성한다.
구체적으로는, 우선, Ir막(80)의 표면을 노출시키는 비아 홀(88c)을, 층간 절연막(87), Al2O3막(86), 층간 절연막(85), Al2O3막(84) 및 Al2O3막(83)에 형성한다. 계속해서, 온도 550℃ 정도의 산소 분위기 중에 있어서 열처리를 행하여, 비아 홀(88c)의 형성에 따라 강유전체막(78) 중에 발생한 산소 결손을 회복시킨다.
그 후, 전면에, 예컨대 스퍼터링법에 의해 Ti막을 퇴적하고, 계속해서, MO-CVD법에 의해 TiN막을 연속하여 퇴적한다. 계속해서, CVD법에 의해, 비아 홀(88c) 내를 매립하기 위해 충분한 두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(87)의 표면이 노출할 때까지 W막, TiN막 및 Ti막을 연마하여 평탄화함으로써, 비아 홀(88c) 내에, Ti막 및 TiN막으로 이루어지는 글루막(88a)과 W 플러그(88b)를 형성한다.
계속해서, W 플러그(69c)의 표면을 노출시키는 비아 홀(89c)을, 층간 절연막(87), Al2O3막(86), 층간 절연막(85), Al2O3막(84), Al2O3막(83), 층간 절연막(71) 및 실리콘 산질화막(70)에 형성한다. 계속해서, 전면에, 예컨대 스퍼터링법에 의해, TiN막을 퇴적한다. 그 후, 비아 홀(89c) 내를 매립하기 위해 충분한 두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(87)의 표면이 노출할 때까지 W막 및 TiN막을 연마하여 평탄화함으로써, 비아 홀(89c) 내에, TiN막으로 이루어지는 글루막(89a)과 W 플러그(89b)를 형성한다.
계속해서, 도 16B에 도시한 바와 같이, 금속 배선층(90)을 형성한다.
구체적으로, 우선, 전면에, 예컨대 스퍼터링법에 의해, 두께 60 nm 정도의 Ti막, 두께 30 nm 정도의 TiN막, 두께 360 nm 정도의 AlCu 합금막, 두께 5 nm 정도의 Ti막 및 두께 70 nm 정도의 TiN막을 순차 적층한다.
계속해서, 포토리소그래피 기술을 이용하여 해당 적층막을 소정 형상으로 패터닝하여, 각 W 플러그(88b, 89b) 상에, Ti막 및 TiN막으로 이루어지는 글루막(90a)과, AlCu 합금막으로 이루어지는 배선막(90b)과, Ti막 및 TiN막으로 이루어지는 글루막(90c)으로 이루어지는 금속 배선층(90)을 형성한다.
그 후, 층간 절연막의 형성이나 컨택트 플러그의 형성을 더 행한 후, 2층째 이후의 금속 배선층을 형성하고, 예컨대 실리콘 산화막 및 실리콘 질화막으로 이루어지는 커버막을 더 형성하여, 하부 전극(77), 강유전체막(78) 및 상부 전극(79)을 갖는 강유전체 커패시터를 구비하는 변형예 2에 따른 강유전체 메모리를 완성시킨다.
변형예 2에 따른 강유전체 메모리에 의하면, 하부 전극(77)과 보호막(76) 사이에, 하부 전극(77)에 대한 도전성 밀착막(201)을 마련하도록 했기 때문에, 전술한 본 발명의 실시 형태에 따른 강유전체 메모리의 효과에 더하여, 하부 전극(77)의 결정성을 더 향상시킬 수 있다. 이에 따라, 이 하부 전극(77) 상에 형성한 강유전체막(78)의 결정성을 더 향상시킬 수 있다.
(시험 결과)
본 발명의 실시 형태에 따른 강유전체 메모리의 효과를 확인하기 위해, 강유 전체막의 결정성 평가를 행했다. 이 때, 이하에 나타내는 비교예에 따른 강유전체 메모리와 비교하여, 강유전체막의 결정성 평가를 행했다.
본 발명의 실시 형태에 따른 강유전체 메모리로서는, 도 9B에 도시하는 강유전체 메모리를 적용하고, 산화 방지막(75) 상에 형성하는 보호막(76)으로서, 두께 25 nm 정도의 IrOx막을 형성한 것을 사용했다. 한편, 비교예에 따른 강유전체 메모리로서는, 해당 보호막(76)을 마련하지 않고서, 산화 방지막(75) 상에 직접 하부 전극(77)을 형성한 것을 사용했다. 그리고 각 시험 샘플의 강유전체막(PZT막)(78)의 결정성을 측정했다.
도 17A는, 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(111)에 있어서의 배향의 적분 강도를 나타내는 특성도이다. 또한, 도 17B는, 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(222)에 있어서의 배향의 비율을 나타내는 특성도이다. 이 결정면(222)은 결정면(111)과 동일한 배향을 갖는 면이며, 이 결정면(222)에 있어서의 배향의 비율은 ((222)의 적분 강도/[(100)+(101)+(222)])로 나타난다.
도 17A에 도시한 바와 같이, 본 발명의 실시 형태에 따른 강유전체 메모리는, 비교예에 따른 강유전체 메모리와 비교하여, 결정면(111)으로 강하게 배향한 강유전체막(PZT막)을 얻을 수 있었다. 이것은, 본 발명의 실시 형태에 따른 강유전체 메모리 쪽이, 비교예에 따른 강유전체 메모리보다 강유전체막(PZT막)의 배향이 균일함을 나타내고 있다. 또한, 도 17B에 도시하는 결과로부터, 본 발명의 실시 형 태에 따른 강유전체 메모리에서는, 강유전체막은 대부분 (111)면으로 배향하고 있음을 알 수 있다.
도 18A는, 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(111)에 있어서의 로킹 커브의 특성도이다. 또한, 도 18B는, 본 발명의 실시 형태에 따른 강유전체 메모리 및 비교예에 따른 강유전체 메모리의 강유전체막(PZT막)의 결정면(111)에 있어서의 로킹 커브의 반값 폭의 특성도이다.
도 18A 및 도 18B의 결과로부터, 본 발명의 실시 형태에 따른 강유전체 메모리는, 비교예에 따른 강유전체 메모리와 비교하여, 강유전체막(PZT막)의 결정면(111)에 있어서의 배향 강도가 강해지고, 또한 로킹 커브의 반값 폭이 작아져, 강유전체막(PZT막)의 결정성이 상당히 향상됨을 실증할 수 있었다.
본 발명에 의하면, 커패시터막의 배향을 균일하게 할 수 있어, 커패시터의 전기적 특성의 향상을 도모하는 것이 가능해진다.

Claims (20)

  1. 반도체 기판의 상측에 형성되고, 하부 전극과 상부 전극 사이에 커패시터막이 협지되어 이루어지는 커패시터와,
    상기 하부 전극과 상면에서 전기적으로 접속되어 이루어지는 도전성 플러그와,
    상기 도전성 플러그와 상기 하부 전극 사이에 형성된, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 자기 배향한 보호막을 포함하며,
    상기 보호막은, 아몰퍼스 상태의 막을 플라즈마 처리한 후, 열처리하여 결정화된 막인 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 보호막은, PtOx, IrOx, RuOx, PdOx, TiN, TiAlN, TiAlON, TaN 및 TaAlN 중 적어도 어느 1종을 포함하는 막이고,
    각 x는 각각 1<x≤2를 만족하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 하부 전극과 상기 보호막 사이에, 상기 하부 전극에 대한 도전성 밀착막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 도전성 플러그의 상측에, 상기 도전성 플러그의 산화를 방지하는 산화 방지막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 기판의 상측에 도전성 플러그를 형성하는 공정과,
    상기 도전성 플러그의 상측에, 하부 전극과 상부 전극 사이에 커패시터막이 협지되어 이루어지는 커패시터를 형성하는 공정
    을 포함하고,
    상기 커패시터를 형성하는 공정은, 상기 도전성 플러그와 상기 하부 전극 사이에, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 자기 배향성을 갖는 보호막을 형성하는 공정을 포함하며,
    상기 보호막은, 아몰퍼스 상태의 막을 플라즈마 처리한 후, 열처리하여 결정화된 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 제10항에 있어서, 상기 보호막을 형성하는 공정은,
    상기 도전성 플러그의 상측에, 아몰퍼스 상태이며, 도전성 산화물, 도전성 질화물 및 도전성 산질화물 중 적어도 어느 1종으로 이루어지는 아몰퍼스막을 형성하는 공정과,
    상기 아몰퍼스막의 상측에 상기 하부 전극이 되는 하부 전극막이 형성된 후, 불활성 가스를 이용한 상기 열처리를 행하고, 상기 아몰퍼스막의 적어도 일부를 결정화하여 자기 배향시키는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 삭제
  14. 제12항에 있어서, 상기 보호막을 형성하는 공정은, 상기 아몰퍼스막을 형성한 후, 상기 아몰퍼스막의 상면에 대해, 질소를 함유하는 가스의 분위기 중에서 상기 플라즈마 처리하는 공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 삭제
  16. 제10항에 있어서, 상기 보호막은, PtOx, IrOx, RuOx, PdOx, TiN, TiAlN, TiAlON, TaN 및 TaAlN 중 적어도 어느 1종을 포함하는 막이고,
    각 x는 각각 1<x≤2를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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