KR102371350B1 - 커패시터를 포함하는 반도체 소자 - Google Patents

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Abstract

커패시터의 제조 방법을 제공한다. 및 이를 포함하는 반도체 소자를 제공한다. 커패시터는 하부 전극, 유전막 및 상부 전극을 포함한다. 커패시터는, 유전막과 상부 전극 사이에서, 산소 이동을 억제하고 알루미늄 산화물을 포함하는 제1 물질막과, 상부 전극으로 산소를 공여하고 티타늄 산질화물을 포함하는 제2 물질막을 형성하여더 포함하여, 유전막 내의 산소 손실을 방지할 수 있다.

Description

커패시터를 포함하는 반도체 소자{SEMICONDUCTOR DEVICE COMPRISING CAPACITOR}
본 발명은 반도체 소자에 관련된 것으로, 더욱 상세하게는 커패시터를 포함하는 반도체 소자에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 향상된 신뢰성을 가지며 보다 고집적화된 커패시터의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
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본 발명의 개념에 따른 일 실시예는 커패시터의 제조 방법을 제공한다. 상기 커패시터의 제조 방법은는: 하부 전극 상에 금속 산화물을 포함하는 유전막을 형성하는 단계; 상기 유전막 상에 AlxOy을 포함하는 제1 물질막을 형성하는 단계; 상기 제1 물질막 상에 TixOyNz을 포함하는 제2 물질막을 형성하는 단계; 및 상기 제2 물질막 상에 상부 전극을 형성하는 단계를 포함한다.하부 전극; 상기 하부 전극 상에 배치되며, 금속 산화물을 포함하는 유전막; 상기 유전막 상에 배치되는 상부 전극; 상기 유전막 및 상기 상부 전극 사이에 배치되며, 상기 유전막에서 상기 상부 전극으로 산소가 이동하는 것을 억제하는 제1 물질막; 및 상기 제1 물질막 및 상기 상부 전극 사이에 배치되며, 상기 상부 전극 및 상기 제1 물질막 사이에서 계면을 안정화하는 제2 물질막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 물질막은 알루미늄 산화물(AlxOy)을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 물질막은 티타늄 산질화물(TixOyNz)을 포함할 수 있다.
본 발명의 또 다른일 실시예에 따르면, 상기 제1 물질막은 5Å 내지 10Å의 두께로 형성될 수 있다.를 가질 수 있다.
본 발명의 또 다른일 실시예에 따르면, 상기 제2 물질막은 5Å 내지 10Å의 두께를로 형성될 수 있다. 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 물질막 또는 상기 상부 전극을 형성하는 동안, 상기 제1 및 제2 물질막들 사이에 티타늄 질화물(TixNy) 및 티타늄 알루미늄 산화물(TixAlyOz) 중 적어도 하나를 포함하는 제3 물질막이 더 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 전극을 형성하는 동안, 상기 제2 물질막 및 상기 상부 전극 사이에 티타늄 질화물(TixNy)을 포함하는 제3 물질막이 더 형성될 수 있다.
본 발명의 또 다른일 실시예에 따르면, 상기 유전막은 지르코늄 산화물(ZrxOy), 알루미늄 산화물(AlxOy), 하프늄 산화물(HfxOy), 지르코늄 하프늄 산화물(ZrxHfyOz), 하프늄 알루미늄 산화물(HfxAlyOz), 지르코늄 알루미늄 산화물(ZrxAlyOz), 실리케이트(ZrxSiyOz), 하프늄실리케이트(HfxSiyOz) 및 지르코늄 하프늄 실리케이트(ZrxHfySizOq)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 상기 하부 전극은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄 질화물(TiN), 티타늄실리콘 질화물(TiSiN), 티타늄알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), PtO, RuO2, 또는 IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른일 실시예에 따르면, 상기 하부 전극은 티타늄(Ti) 및 티타늄 질화물(TiN) 중 하나를 포함할 수 있다.
본 발명의 또 다른일 실시예에 따르면, 상기 상부 전극은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄 질화물(TiN), 티타늄실리콘 질화물(TiSiN), 티타늄알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), PtO, RuO2, 또는 IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른일 실시예에 따르면, 상기 상부 전극은 티타늄(Ti) 및 티타늄 질화물(TiN) 중 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 커패시터는: 상기 제1 및 제2 물질막들 사이에 배치되는 제3 물질막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제3 물질막은 티타늄 질화물(TixNy) 및 티타늄 알루미늄 산화물(TixAlyOz) 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 커패시터는: 상기 제2 물질막 및 상기 상부 전극 사이에 배치되는 제3 물질막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제3 물질막은 티타늄 질화물(TixNy)을 포함할 수 있다.
본 발명의 또 다른일 실시예에 따르면, 상기 하부 전극을 형성하는 단계는: 기판 상에 제1 홀들을 포함하는 제1 희생 패턴을 형성하는 단계; 상기 제1 희생 패턴 상에 컨포멀하게 하부 전극막을 형성하는 단계; 상기 하부 전극막이 형성된 제1 홀들 내부에 제2 희생 패턴을 형성하는 단계; 상기 제1 희생 패턴의 상부면이 노출되도록 상기 하부 전극막의 상부를 식각하여 상기 하부 전극을 형성하는 단계; 및 상기 제1 및 제2 희생 패턴들 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전막은 상기 하부 전극의 내측벽 및 외측벽을 따라 컨포멀하게 형성될 수 있다.
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본 발명의 개념에 따른 실시예들에 의하면, 공정을 진행하는 동안 유전막 내 산소가 상부 전극으로 이동하는 경향이 있는데, 제1 물질막에 의해 상기 유전막으로부터 산소가 이동하는 것을 억제할 수 있으며, 상기 제2 물질막에 의해 상기 상부 전극 및 상기 제2 물질막 사이 계면을 안정적으로 유지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 2 및 도 3은 본 발명의 다른 실시예들에 따른 커패시터들을 설명하기 위한 단면도들이다.
도 4는 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 5a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 소자를 형성하기 위한 방법을 설명하기 위한 평면도들이다.
도 5b 내지 도 11b는 도 5a 내지 도 11a을 I-I'으로 절단한 단면도들이다.
도 12는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 13은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
삭제
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 커패시터는 하부 전극(100), 유전막(110), 제1 물질막(120), 제2 물질막(130) 및 상부 전극(140)을 포함할 수 있다.
상기 하부 전극(100)은 불순물이 도핑된 실리콘, 금속, 금속 질화물 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 하부 전극(100)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 몰리브덴(Mo)과 같은 고융점 금속(refractory metal)이나, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)과 같은 귀금속(noble metal)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 하부 전극(100)은 티타늄 질화물(TiN), 티타늄실리콘 질화물(TiSiN), 티타늄알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 알루미늄 질화물(TaAlN) 및 텅스텐 질화물(WN)과 같은 금속 질화물을 포함할 수 있다. 이와는 다르게, 상기 하부 전극(100)은, PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화물이나, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화물을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극(100)은 티타늄(Ti) 또는 티타늄 질화물(TiN) 중 하나를 포함할 수 있다.
상기 상부 전극(140)은 불순물이 도핑된 실리콘, 금속, 금속 질화물 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 상부 전극(140)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 몰리브덴(Mo)과 같은 고융점 금속(refractory metal)이나, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)과 같은 귀금속(noble metal)으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 하부 전극(100)은 티타늄 질화물(TiN), 티타늄실리콘 질화물(TiSiN), 티타늄알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 알루미늄 질화물(TaAlN) 및 텅스텐 질화물(WN)과 같은 금속 질화물을 포함할 수 있다. 이와는 다르게, 상기 상부 전극(140)은, PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화물이나, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화물을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 상부 전극(140)은 티타늄(Ti) 또는 티타늄 질화물(TiN) 중 하나를 포함할 수 있다.
상기 유전막(110)은 실리콘 산화물보다 유전율이 큰 고유전율 물질을 포함할 수 있다. 일 예로, 상기 유전막(110)은 지르코늄 산화물(ZrxOy), 알루미늄 산화물(AlxOy), 하프늄 산화물(HfxOy), 지르코늄 하프늄 산화물(ZrxHfyOz), 하프늄 알루미늄 산화물(HfxAlyOz) 및 지르코늄 알루미늄 산화물(ZrxAlyOz) 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 유전막(110)은 지르코늄 실리케이트(ZrxSiyOz), 하프늄실리케이트(HfxSiyOz) 및 지르코늄 하프늄 실리케이트(ZrxHfySizOq) 중 적어도 하나를 포함할 수 있다. 본 발명에서 상기 유전막(110)의 물질을 상기의 열거된 물질들로 한정하는 것은 아니다. 상기 유전막(110)은 단층 또는 다층 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 물질막(120)은 상기 유전막(110)에 인접하게 배치되며, 상기 유전막(110)에서 상기 상부 전극(140)으로 산소의 이동을 억제할 수 있다. 일 측면에 따르면, 상기 제1 물질막(120)은 알루미늄 산화물(AlxOy)을 포함할 수 있다. 한편, 상기 제1 물질막(120)은 약 5Å 내지 약 10 Å 의 두께를 가질 수 있다.
상기 제1 물질막(120)의 알루미늄 산화물(AlxOy)은 산소 친화도(oxygen affinity)가 높으며, 밴드 갭(band gap)이 약 8.8eV로써, 티타늄 산화물(약 3eV) 또는 지르코늄 산화물(약 5 내지 7eV)의 밴드 갭보다 크다. 따라서, 상기 유전막(110)에서 상기 상부 전극(140)으로 산소가 이동하는 것을 억제할 수 있다. 만약 유전막(110)에서 상부 전극(140)으로 산소가 이동하면, 유전막(110) 내 산소원자 결함(oxygen vacancy)에 의해 목적하지 않은 쌍극자(dipole)가 형성되고, 상기 상부 전극(140)의 일함수(work function)가 감소할 수 있다.
더불어, 상기 제1 물질막(120)의 밴드 갭(8.8eV)이 크기 때문에, 터널링(tunneling)에 의한 누설 전류(current leakage)을 억제할 수 있다.
전술한 바와 같이 상기 제1 물질막(120)에 의해 상기 유전막(110)에서 상기 상부 전극(140)으로의 산소 이동을 억제할 수 있어, 상기 커패시터의 전기적 신뢰성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 물질막(130)은 상기 제1 물질막(120) 및 상기 상부 전극(140) 사이에 배치되고, 상기 제1 물질막(120) 및 상기 상부 전극(140) 사이의 계면을 안정화할 수 있다. 일 측면에 따르면, 상기 제2 물질막(130)은 티타늄 산질화물(TixOyNz)를 포함할 수 있다. 한편, 상기 제2 물질막(130)은 약 5Å 내지 약 10Å의 두께를 가질 수 있다.
상기 티타늄 산질화물(TixOyNz)은 상기 상부 전극(140)에 산소를 공여하고, 일부는 티타늄 질화물(TiN)로 환원됨으로써, 상기 상부 전극(140) 및 상기 제2 물질막(130) 사이 계면을 안정하게 유지할 수 있다.
삭제
도 2 및 도 3은 본 발명의 실시예들에 따른 커패시터들을 설명하기 위한 단면도들이다.
도 2 및 도 3을 참조하면, 커패시터는 하부 전극(100), 유전막(110), 제1 물질막(120), 제2 물질막(130) 및 상부 전극(140)을 포함할 수 있다.
도 2에 도시된 다른 실시예에 따르면, 상기 커패시터는 상기 제2 물질막(130) 및 상기 상부 전극(140) 사이에 제3 물질막(150)이 제공될 수 있다. 상기 제3 물질막(150)은 상기 제2 물질막(130) 및 상기 상부 전극(140)의 혼합막일 수 있다. 예컨대, 상기 제3 물질막(150)은 티타늄 질화물(TixNy) 및 티타늄 알루미늄 산화물(TixAlyOz) 중 적어도 하나를 포함할 수 있다.
도 3에 도시된 일 실시예에 따르면, 상기 커패시터는 상기 제1 및 제2 물질막(130) 사이에 제3 물질막(150)이 제공될 수 있다. 상기 제3 물질막(150)은 상기 제1 및 제2 물질막들(120, 130)의 혼합막일 수 있다. 예컨대, 상기 제3 물질막(150)은 티타늄 질화물(TixNy) 및 티타늄 알루미늄 산화물(TixAlyOz) 중 적어도 하나를 포함할 수 있다.
도시되지 않았으나, 상기 제3 물질막(150)은 상기 제2 물질막(130) 및 상기 상부 전극(140) 사이에, 상기 제1 및 제2 물질막(130) 사이에 모두 배치될 수 있다.
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도 4는 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 4를 참조하면, 커패시터는 하부 전극(100), 유전막(110), 제1 물질막(120), 제2 물질막(130) 및 상부 전극(140)을 포함할 수 있다.
상기 하부 전극(100)은 하부가 폐쇄되고 속이 빈 실린더(cylinder) 구조를 가질 수 있다.
상기 유전막(110)은 상기 하부 전극(100)의 내측벽 및 외측벽 상에 컨포멀하게, 상기 하부 전극(100) 내부 및 상기 하부 전극들(100) 사이를 완전하게 매립하지 않도록 제공될 수 있다.
상기 제1 물질막(120)은 상기 유전막(110) 상에 컨포멀하게, 상기 하부 전극(100) 내부 및 상기 하부 전극들(100) 사이를 완전하게 매립하지 않도록 제공될 수 있다.
상기 제2 물질막(130)은 상기 제1 물질막(120) 상에 컨포멀하게, 상기 하부 전극(100) 내부 및 상기 하부 전극들(100) 사이를 완전하게 매립하지 않도록 제공될 수 있다.
상기 상부 전극(140)은 상기 제2 물질막(130) 상에, 상기 하부 전극(100) 내부 및 상기 하부 전극들(100) 사이를 완전하게 매립하도록 제공될 수 있다.
변형예에 따르면, 상기 커패시터는 상기 제1 및 제2 물질막들(120, 130) 사이에서 또는 상기 제2 물질막(130) 및 상기 상부 전극(140) 사이에서, 컨포멀하게 제공되는 제3 물질막(150)을 더 포함할 수 있다.
도 4에 도시된 커패시터는 그 구조가 도 1 내지 도 3에 도시된 커패시터와 상이하며, 각 구성요소의 기능 및 물질은 실질적으로 동일하여 상응하는 구성요소들에 대한 설명은 생략하기로 한다.
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도 5a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 소자를 형성하기 위한 방법을 설명하기 위한 평면도들이고, 도 5b 내지 도 11b는 도 5a 내지 도 11a을 I-I'으로 절단한 단면도들이다. 본 실시예에서 상기 반도체 소자는 DRAM(dynamic random access memory)을 예시적으로 설명하나, 본 발명의 반도체 소자가 이로 한정되지는 않는다.
도 5a 및 도 5b를 참조하면, 기판(200)에 일 방향으로 연장하는 게이트 전극들(220)을 포함하는 트랜지스터들(BCAT)을 형성할 수 있다.
상기 기판(200)은 실리콘, 게르마늄, 실리콘/게르마늄과 같은 반도체 기판이거나, SOI(silicon on isolator) 기판 또는 GOI(germanium on isolator) 기판일 수 있다. 상기 기판(200)을 식각하여 트렌치(TRC)를 형성하고, 상기 트렌치(TRC)를 절연물로 매립하여, 액티브 영역들(205)을 정의하는 소자 분리 패턴(210)을 형성할 수 있다. 상기 절연물은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
일 예로, 상기 소자 분리 패턴(210) 및 상기 액티브 영역들(205)을 상기 일 방향으로 가로지르는 리세스들(RCS)을 형성할 수 있다. 상기 리세스들(RCS) 각각의 내측벽에 게이트 절연막(215)을 컨포멀하게 형성하고, 상기 게이트 절연막(215)이 형성된 리세스들(RCS) 각각을 도전물로 매립하여 상기 게이트 전극들(220)을 형성할 수 있다. 상기 게이트 절연막(215)은 실리콘 산화물을 포함할 수 있으며, 상기 도전물은 불순물이 도핑된 실리콘을 포함할 수 있다. 상기 게이트 전극들(220) 각각은 캡핑막에 의해 덮여질 수 있다.
상기 게이트 전극들(220) 각각 양측에 노출된 액티브 영역들(205)로 불순물을 주입하여 제1 및 제2 불순물 영역들(225a, 225b)을 형성할 수 있다. 이렇게 완성된 트랜지스터는 채널이 상기 기판(200)의 내부에 형성됨으로써 BCAT(buried channel array transistor)라 한다.
다른 예로, 상기 소자 분리 패턴(210) 및 상기 액티브 영역들(205)이 형성된 기판(200) 상에 게이트 절연막(215) 및 도전막(도시되지 않음)을 순차적으로 형성하고, 상기 도전막을 패터닝하여 상기 일 방향으로 연장하는 게이트 전극들(220)을 형성할 수 있다. 상기 게이트 전극들(220) 각각 양측에 노출된 액티브 영역들(205)로 불순물을 주입하여 제1 및 제2 불순물 영역들(225a, 225b)을 형성할 수 있다.
또 다른 예로, 상기 기판(200)을 식각하여 핀 형상의 액티브 영역들(205)을 형성하고, 상기 액티브 영역들(205)의 하부를 덮는 소자 분리 패턴(210)을 형성할 수 있다. 상기 액티브 영역들(205) 상에 게이트 절연막(215) 및 도전막을 형성한 후, 상기 액티브 영역들(205) 각각의 연장 방향과 수직인 방향으로 상기 도전막을 패터닝하여 게이트 전극들(220)을 형성할 수 있다. 상기 게이트 전극들(220)에 의해 노출된 액티브 영역들(205)을 식각한 후, 에피택시얼 공정으로 제1 및 제2 불순물 영역들(225a, 225b)을 성장시켜, 트랜지스터를 형성할 수 있다. 다른 변형예에서는 상기 제1 및 제2 불순물 영역들(225a, 225b)을 형성한 후, 상기 게이트 전극들(220)을 식각한 후, 금속을 포함하는 게이트 전극으로 대체(replacement)할 수 있다.
도 5a 및 도 5b에서는 BCAT 구조의 트랜지스터를 예시적으로 도시하고 있으나, 본 발명의 트랜지스터를 이것으로 한정하지 않는다.
도 6a 및 도 6b를 참조하면, 상기 기판(200) 상에 상기 게이트 전극들(220)을 가로지르는 타 방향으로 연장하는 비트 라인들(240)을 형성할 수 있다.
구체적으로 설명하면, 상기 기판(200) 상에 상기 트랜지스터들(BCAT)을 덮는 제1 층간 절연막(230)을 형성한 후, 상기 제1 층간 절연막(230)을 식각하여 상기 제1 불순물 영역들(225a)을 노출시키는 제1 콘택 홀들(232)을 형성할 수 있다. 상기 제1 층간 절연막(230)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 제1 콘택 홀들(232)을 도전물로 매립하여 제1 콘택 플러그들(235)을 형성할 수 있다. 상기 도전물은 금속 실리사이드를 포함할 수 있다. 상기 제1 콘택 플러그들(235)이 형성된 상기 제1 층간 절연막(230) 상에 도전막(도시되지 않음)을 형성한 후, 상기 도전막을 패터닝하여 상기 비트 라인들(240)을 형성할 수 있다. 상기 도전막은 텅스텐과 같은 금속을 포함할 수 있다.
더불어, 상기 비트 라인들 각각은 캡핑막에 의해 그 상부가 덮이고, 스페이서들에 의해 그 측벽들이 덮일 수 있다.
도 7a 및 도 7b를 참조하면, 상기 기판(200) 상에 상기 트랜지스터들(BCAT)과 각각 전기적으로 연결되는 하부 전극들(255)을 형성할 수 있다.
일 실시예에 따르면, 상기 제1 층간 절연막(230) 상에 상기 비트 라인들(240)을 덮는 제2 층간 절연막(245)을 형성한 후, 상기 제1 및 제2 층간 절연막들(230, 245)을 식각하여 상기 제2 불순물 영역(225b)을 노출시키는 제2 콘택 홀들(247)을 형성할 수 있다. 상기 제2 층간 절연막(245)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제2 콘택 홀들(247)을 도전물로 매립하여, 제2 콘택 플러그들(250)을 형성할 수 있다. 상기 제2 콘택 플러그들(250)이 형성된 제2 층간 절연막(245) 상에 제1 희생막(도시되지 않음)을 형성할 수 있다. 상기 제1 희생막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 희생막을 식각하여 상기 제2 콘택 플러그들(250)을 각각 노출시키는 제3 콘택 홀들(도시되지 않음)을 형성할 수 있다. 상기 제3 콘택 홀들이 형성된 제2 층간 절연막(245) 상에 컨포멀하게 하부 전극막을 형성할 수 있다. 상기 하부 전극막은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
상기 하부 전극막이 형성된 제3 콘택 홀들을 제2 희생막(도시되지 않음)으로 매립할 수 있다. 상기 제2 희생막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 희생막의 상부면이 노출되도록 상기 제2 희생막 및 상기 하부 전극막의 상부를 평탄화하여, 하부가 폐쇄된 실린더 형상의 하부 전극들(255)이 각각 형성될 수 있다.
상기 하부 전극들(255)이 완성되면, 상기 제1 및 제2 희생막들을 완전하게 제거하여 상기 하부 전극들(255) 각각의 내측벽 및 외측벽을 노출시킬 수 있다.
한편, 도시되지는 않지만 상기 하부 전극들(255)의 종횡비가 커짐에 따라 속이 빈 하부 전극들(255)이 쓰러지는 것을 방지하기 위한 서포터들(suppoters)을 더 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 하부 전극들(255)의 내측벽들 및 외측벽들을 따라, 컨포멀하게 유전막(260)을 연속적으로 형성할 수 있다. 이때, 상기 유전막(260)은 상기 하부 전극들(255) 내부들을 완전하게 매립하지 않도록 형성될 수 있다.
상기 유전막(260)은 지르코늄 산화물(ZrxOy), 알루미늄 산화물(AlxOy), 하프늄 산화물(HfxOy)과 같은 금속 산화물을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 유전막(260) 상에, 상기 하부 전극들(255)의 내측벽들 및 외측벽들을 따라 컨포멀하게 제1 물질막(265)을 형성할 수 있다. 이때, 상기 제1 물질막(265)은 상기 하부 전극들(255) 내부들을 완전하게 매립하지 않도록 형성될 수 있다.
상기 제1 물질막(265)은 상기 유전막(260) 내 산소가 이동하는 것을 억제하는 기능을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 물질막(265)은 알루미늄 산화물(AlxOy)을 포함할 수 있으며, 약 5Å 내지 약 10Å의 두께로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제1 물질막(265) 상에, 상기 하부 전극들(255)의 내측벽들 및 외측벽들을 따라 컨포멀하게 제2 물질막(270)을 형성할 수 있다. 이때, 상기 제2 물질막(270)은 상기 하부 전극들(255) 내부들을 완전하게 매립하지 않도록 형성될 수 있다.
일 실시예에 따르면, 상기 제2 물질막(270)은 티타늄 산질화물(TixOyNz)을 포함할 수 있으며, 약 5Å 내지 약 10Å의 두께로 형성될 수 있다. 상기 제2 물질막(270)은 후속 공정에서 일부가 상부 전극(275)(도 11 참조)과 실질적으로 동일한 물질인 티타늄 질화물로 환원되어, 상기 제2 물질막(270)과 상기 상부 전극(275) 사이에서 안정적인 계면을 유지할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제2 물질막(270) 상에, 상기 하부 전극들(255)의 내부들 및 상기 하부 전극들(255) 사이를 완전하게 덮는 상부 전극(275)을 형성할 수 있다. 상기 상부 전극(275)은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
도 8a 내지 도 11a 및 도 8b 내지 도 11b에 따라 공정이 진행되는 동안, 상기 유전막(260) 내 산소가 상부 전극(275)으로 이동하는 경향이 있는데, 상기 제1 물질막(265)에 의해 상기 유전막(260)으로부터 산소가 이동하는 것을 억제할 수 있으며, 상기 제2 물질막(270)에 의해 상기 상부 전극(275) 및 상기 제2 물질막(270) 사이 계면을 안정적으로 유지할 수 있다.
도 12는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130a) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
도 13을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 반도체 소자를 포함하는 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 전극
110: 유전막
120: 제1 물질막
130: 제2 물질막
140: 상부 전극
150: 제3 물질막

Claims (20)

  1. 하부 전극 상에 배치되며 금속 산화물을 포함하는 유전막;
    상기 유전막 상에 배치되며 AlxOy을 포함하는 제1 물질막;
    상기 제1 물질막 상에 배치되며 TixOyNz을 포함하는 제2 물질막; 및
    상기 제2 물질막 상에 배치되는 상부 전극을 포함하는 커패시터를 포함하며,
    상기 제1 물질막은 상기 유전막과 상기 제2 물질막 사이에 개재되고,
    상기 유전막은 상기 하부전극과 상기 제1 물질막 사이에 개재되고,
    상기 상부전극은 상기 제2물질막과 상기 제1 물질막에 의해 상기 유전막과 이격되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 물질막은 5Å내지 10Å의 두께를 가지는 커패시터를 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 물질막은 5Å내지 10Å의 두께를 가지는 커패시터를 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 물질막들 사이에 개재되며, 티타늄 질화물(TixNy) 및 티타늄 알루미늄 산화물(TixAlyOz) 중 적어도 하나를 포함하는 제3 물질막을 더 포함하는 커패시터를 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 물질막 및 상기 상부 전극 사이에 개재되며, 티타늄 질화물(TixNy)을 포함하는 제3 물질막을 더 포함하는 커패시터를 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 유전막은 지르코늄 산화물(ZrxOy), 알루미늄 산화물(AlxOy), 하프늄 산화물(HfxOy), 지르코늄 하프늄 산화물(ZrxHfyOz), 하프늄 알루미늄 산화물(HfxAlyOz), 지르코늄 알루미늄 산화물(ZrxAlyOz), 실리케이트(ZrxSiyOz), 하프늄실리케이트(HfxSiyOz) 및 지르코늄 하프늄 실리케이트(ZrxHfySizOq)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 커패시터를 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 하부 전극은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄 질화물(TiN), 티타늄실리콘 질화물(TiSiN), 티타늄알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), PtO, RuO2, 또는 IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 커패시터를 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 커패시터 아래에 배치되는 기판;
    상기 기판 내에 매몰되며 제1 방향으로 연장되는 워드라인;
    상기 워드라인의 일 측에서 상기 기판 내에 배치되는 제1 불순물 영역; 및
    상기 제1 불순물 영역과 상기 하부전극을 연결시키는 제1콘택 플러그를 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 상부 전극은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 몰리브덴(Mo), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄 질화물(TiN), 티타늄실리콘 질화물(TiSiN), 티타늄알루미늄 질화물(TiAlN), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 탄탈 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), PtO, RuO2, 또는 IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 커패시터를 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 하부 전극은 하부가 폐쇄된 실린더 형상을 가지고,
    상기 유전막, 상기 제1 물질막 및 상기 제2 물질막은 각각 순차적으로 컨포멀하게 상기 하부 전극의 외측벽과 내측벽 그리고 상부면을 덮고,
    상기 상부전극은 상기 하부전극의 외측벽과 상부면을 덮으며 상기 하부전극 속으로 삽입되는 반도체 소자.
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