JP2000133783A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

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英里 井口
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Abstract

(57)【要約】 【課題】 レジストマスクを用いたドライエッチングで
Ｉｒ系の導電膜、特にＩｒＯ2 膜をパターニングする
際、蒸気圧の低い反応生成物をパターンの側面に残さ
ず、しかも高い寸法精度で微細なパターンを形成できる
ようにする。 【解決手段】 レジストマスク５６を用いたドライエッ
チングでＩｒＯ2 膜５５をパターニングする際、塩素ガ
スを主成分とし、酸素を添加ガスとして含むエッチング
ガスを使用することにより、ＩｒＯ2 膜５５の対レジス
ト選択比を低下させ、レジストマスク５６の側壁を後退
させることによって、パターンの側壁に付着する側壁付
着膜５７を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、Ｉｒ（イリジウム）または
その酸化物（ＩｒＯ2 ）を主要な構成要素とする導電性
薄膜をエッチングして、容量素子（キャパシタ）の電極
を形成するプロセスに適用して有効な技術に関する。
【０００２】
【従来の技術】半導体メモリの中で最も微細化・高集積
化が進んだ最先端のＧbit （ギガビット）ＤＲＡＭ(Dyn
amic Random Access Memory)や、ＤＲＡＭあるいはフラ
ッシュメモリといった既存の半導体メモリからの置き換
えを図るべく実用化が進められているＦｅ(Ferroelectr
ic) ＲＡＭ（強誘電体メモリ）は、メモリセルの一部を
構成する容量素子（キャパシタ）の容量絶縁膜に、ＰＺ
Ｔ（ＰｂＺｒX Ｔｉ1-XＯ3)、ＰＬＴ（ＰｂＬａX Ｔｉ
1-X Ｏ3)、ＰＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 、ＢＳＴ（ＢａX Ｓｒ1-X ＴｉＯ3)、ＳＢＴ
（ＳｒＢｉ2 Ｔａ2 Ｏ9)といった高誘電体または強誘電
体を使用する。また、これらの高〜強誘電体は、反応性
に富んだ酸素を多く含んでいるためにプロセス中の熱な
どによって特性が劣化し易く、これが製造歩留まりの低
下やリテンション特性（データ保持特性）の低下を引き
起こすことから、上記高〜強誘電体を使用する容量素子
の電極には、これらの材料に対して親和性の高いＰｔ
（プラチナ）、Ｒｕ（ルテニウム）あるいはＩｒといっ
た白金族金属やそれらの酸化物を主体とする導電材が使
用される（日本応用物理学会発行（１９９５年１２月１
０日）「応用物理」第６４巻第１２号ｐ１１８８〜ｐ１
１９７、日本応用物理学会発行（１９９６年１１月１０
日）「応用物理」第６５巻第１１号ｐ１１０６〜ｐ１１
１３、日本応用物理学会発行（１９９７年１１月１０
日）「応用物理」第６６巻第１１号ｐ１２１０〜ｐ１２
１３、株式会社プレスジャーナル発行（１９９８年６月
２０日）「月刊セミコンダクタワールド」第１７巻第７
号ｐ７８〜ｐ１０５）。
【０００３】上記した高〜強誘電体や導電材を使って容
量素子を形成するには、半導体基板（ウエハ）上に形成
した絶縁膜の上部に白金族金属（またはその酸化物）の
第１薄膜、高〜強誘電体薄膜次いで白金族金属（または
その酸化物）の第２薄膜を順次堆積し、フォトレジスト
膜をマスクにしたドライエッチングでこれら３層の薄膜
を所定の形状にパターニングする。その際のエッチング
方法としては、一般にＲＩＥ(Reactive Ion Etching)な
どの異方性エッチング法が使用され、エッチングガスに
は塩素（Ｃｌ2 ）などのハロゲンガスや、これにＡｒ
（アルゴン）などの不活性ガスを添加したガスが使用さ
れる（１９９１年、秋期応用物理学会予稿集、９ｐ−Ｚ
Ｆ−１７ｐ５１６）。
【０００４】ところで、上記した白金族金属やその酸化
物の薄膜をドライエッチングによってパターニングする
場合の問題として、蒸気圧の低い反応生成物がパターン
の側壁に多量に付着するなどの理由から、所望する形状
のパターンが精度良く得られ難いことが知られており、
この問題を改善する方法が種々提案されている。
【０００５】例えば特開平８−１７８０６号公報（松元
ら）は、フォトレジスト膜をマスクにしてＰｔ膜やＢＳ
Ｔ膜をドライエッチングする場合、次の２点が問題にな
ると指摘している。
【０００６】（１）レジストのエッチング速度はＰｔや
ＢＳＴに比べて非常に速いため、ＰｔやＢＳＴのエッチ
ング中にレジストがすべてエッチングされてしまう。こ
れを防ぐには、厚膜のレジストを使用する必要がある
が、厚膜レジストを用いると解像度が低下し、微細パタ
ーンの形成が非常に困難となる。
【０００７】（２）下地絶縁膜である酸化シリコン膜の
エッチング速度はＰｔやＢＳＴに比べて非常に速いた
め、ＰｔやＢＳＴのエッチング中に下地絶縁膜がエッチ
ングされてしまい、下地絶縁膜の下層の回路素子までも
がエッチングされてしまう。
【０００８】上記公報は、（１）の対策として、エッチ
ングガスにクロロホルム（またはクロロホルム／塩素混
合ガスまたはクロロホルム／ＨＢｒ混合ガス）を用い、
かつエッチング中の圧力を１Ｐａ〜５Ｐａの低圧力領域
で行なうことにより、レジストとのエッチング選択比を
上げ、ＰｔおよびＢＳＴのエッチング速度を速めてスル
ープットを向上させる方法を開示している。
【０００９】また、（２）の対策として、酸化シリコン
膜上に堆積したＰｔ膜／ＢＳＴ膜／Ｐｔ膜をドライエッ
チングする際、ＨＢｒ（臭化水素）および酸素の混合ガ
スを用いることによって、下地酸化シリコン膜とのエッ
チング選択比を上げる方法を開示している。
【００１０】特開平１０−９８１６２号公報（湯之上
ら）は、Ａｒを添加した塩素ガスを用いてＰｔ膜および
ＰＺＴ膜をドライエッチングする際、蒸気圧の低い反応
生成物がパターンの側壁に多量に付着することによるパ
ターン精度の低下を回避する対策として、頭部の外周部
が丸みを帯びたフォトレジスト膜をマスクにしてエッチ
ングを行ない、その後、適切な量のオーバーエッチング
を行って、パターンの側面に残った側壁付着膜を完全に
除去する方法を開示している。頭部の外周部が丸みを帯
びた上記フォトレジスト膜は、ベンゾフェノン系ノボラ
ックレジストを露光、現像した後、必要に応じて紫外線
を照射しながら加熱硬化させることによって形成する。
【００１１】特開平１０−６０８９４号公報（金ら）
は、ハロゲンガスを用いてＰｔ膜をドライエッチングす
る際、ハロゲンガスとＰｔとが反応して生じる高沸点の
エッチング副産物がパターンの側壁に再付着し、パター
ンのプロファイルが不良になる問題を解決する対策とし
て、ハロゲンガス（Ｃｌ2 、Ｆ2 、Ｂｒ2 、Ｉ2 ）およ
び／またはハロゲン化物ガス（塩化物、フッ化物、臭化
物、ヨウ化物）からなる第１ガスと、炭素酸化物系ガス
（ＣＯ、ＣＯ2 、カルボニル（＝ＣＯ）化合物）、炭化
水素系ガス（ベンゼン、シクロペンタジエン、トルエ
ン、ブタジエン）、窒素酸化物系ガス（ＮＯ、ＮＯ2 ）
または窒素系ガス（アンモニア）からなる第２ガスと
（またはさらに酸素、窒素、ＣＦ系ガス、水蒸気または
不活性ガスからなる第３ガスと）で構成されるエッチン
グガスを用いる方法を開示している。
【００１２】
【発明が解決しようとする課題】本発明者は、大容量の
ＤＲＡＭやＦｅＲＡＭのメモリセルに適用することので
きる強誘電体材料を使った容量素子を開発している。強
誘電体材料には、ペロブスカイト構造またはそれに準ず
る構造を有するＰＺＴ、ＢＳＴ、ＰＬＴ、ＰＬＺＴまた
はＳＢＴなど、とりわけ比較的低温（６００℃程度）で
成膜できるＰＺＴの採用を検討している。また、電極材
料には、白金族金属やその酸化物であるＩｒ、I ｒ
Ｏ2 、Ｐｔ、Ｒｕ、ＲｕＯ2 などの採用を検討してお
り、特に上部電極材料には、ＰＺＴの劣化を防止する効
果があり、かつＰＺＴとの密着性が高いＩｒやＩｒＯ2
の採用を検討している。
【００１３】しかし、白金族金属やその酸化物の中でも
とりわけＩｒやＩｒＯ2 といったＩｒ系の導電膜は化学
反応性が乏しく、ドライエッチングの反応生成物の蒸気
圧が低いために、フォトレジスト膜をマスクにしてこれ
らの膜をドライエッチングすると、レジストの側壁に多
量の反応生成物が付着し易い。特に、ＩｒＯ2 膜はエッ
チング速度が速く、エッチング中にレジストの側壁に付
着する反応生成物がイオンによって除去され難いため、
レジストマスクを使ったエッチングでは所望する精度の
パターンが得られ難いという問題や、エッチング後に反
応生成物を除去するためのウェット洗浄作業が必要にな
るという問題がある。
【００１４】このような側壁付着膜の多い導電膜のエッ
チングには、レジストマスクに代えて酸化シリコン膜や
金属膜などのハードマスクを使ってエッチングを行なう
方法もある。例えば、１９９５年、第５６回応用物理学
会学術講演会・講演予稿集、No. ２の２６ａ−ＺＴ−４
は、Ｐｔ膜をドライエッチングする際、所定のパターン
にエッチングした酸化シリコン膜をマスクに用い、かつ
Ａｒに酸素を添加したエッチングガスを用いることによ
り、Ｐｔ膜がテーパ状に加工され、側壁付着膜のないエ
ッチングが可能になると報告している。また、特開平５
−８９６６２号公報は、所定のパターンにエッチングし
たＴｉ膜をマスクに用いてＰｔ膜をエッチングすること
により、側壁付着膜のない良好なＰｔパターンを形成す
る方法を開示している。
【００１５】しかし、ハードマスクを用いる方法は、導
電膜上に堆積した酸化シリコン膜や金属膜をドライエッ
チングしてハードマスクパターンを形成する工程が必要
となるので、レジストマスクを使用する場合に比べて工
程が増加するという問題がある。また、エッチング中に
ハードマスクを高温加熱しなければならない場合もあ
り、下地の高〜強誘電体膜の劣化が懸念される。さら
に、エッチング終了後にハードマスクを除去することが
困難な場合もある。
【００１６】本発明の目的は、レジストマスクを用いた
ドライエッチングでＩｒ系の導電膜、特にＩｒＯ2 膜を
パターニングする際、蒸気圧の低い反応生成物をパター
ンの側面に残留させず、しかも高い寸法精度で微細なパ
ターンを形成することを可能とする技術を提供すること
にある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】本発明の半導体集積回路装置の製造方法
は、レジストマスクを用いたドライエッチングでＩｒＯ
2 膜をパターニングする際、塩素ガスを主成分とし、酸
素を添加ガスとして含むエッチングガスを使用すること
により、ＩｒＯ2 膜の対レジスト選択比を低下させ、レ
ジストマスクの側壁を後退させることによって、パター
ンの側壁に付着する側壁付着膜を除去するものである。
【００２０】上記した発明以外の本願発明の概要を簡単
に項分けして記載すれば、以下の通りである。すなわ
ち、 １．本発明の半導体集積回路装置の製造方法は、以下の
工程を含んでいる。
【００２１】パターニングされたフォトレジスト膜が形
成された半導体ウエハの第１の主面上のＩｒまたはＩｒ
Ｏ2 を主要な構成要素とする第１の膜に対して、塩素ガ
スをエッチングガスの主成分として含み、かつ酸素を添
加ガスとして含むガス雰囲気中で、ドライエッチング処
理を施す工程。
【００２２】２．前記請求項１において、前記第１の膜
は、ＩｒＯ2 を主要な構成要素とする膜である。
【００２３】３．前記請求項２において、前記ドライエ
ッチング処理中にパターンの側壁に付着した側壁付着膜
を、前記ドライエッチング処理中またはそれに続く気相
プロセス中において除去する工程を有している。
【００２４】４．本発明の半導体集積回路装置の製造方
法は、以下の工程を含んでいる。
【００２５】（ａ）パターニングされた耐エッチングマ
スク層が形成された半導体ウエハの第１の主面上のＩｒ
またはＩｒＯ2 を主要な構成要素とする第１の膜に対し
て、塩素ガスをエッチングガスの主成分として含むガス
雰囲気中でドライエッチング処理を施す工程、（ｂ）前
記工程中にＩｒからの発光をモニタすることによって、
エッチングの終点を判定し、それに基づいて前記エッチ
ングを停止する工程。
【００２６】５．前記請求項４において、前記第１の膜
の下地膜は、ペロブスカイト構造またはそれに準ずる構
造を有する高誘電体または強誘電体を主要な成分とする
誘電体膜である。
【００２７】６．前記請求項５において、前記誘電体膜
は、ＢＳＴ、ＰＺＴ、ＰＬＴ、ＰＬＺＴまたはＳＢＴを
主要な成分としている。
【００２８】７．前記請求項６において、前記耐エッチ
ングマスク層は、フォトレジスト膜である。
【００２９】８．前記請求項７において、前記モニタす
る発光の波長は、３５１nmである。
【００３０】９．本発明の半導体集積回路装置の製造方
法は、以下の工程を含んでいる。
【００３１】（ａ）パターニングされたフォトレジスト
膜が形成された半導体ウエハの第１の主面上の白金族金
属またはその酸化物を主要な構成要素とする第１の膜に
対して、塩素ガスをエッチングガスの主成分として含
み、かつ酸素を添加ガスとして含むガス雰囲気中で、ド
ライエッチング処理を施す工程、（ｂ）前記第１の膜を
越えて、それとは材質の異なる下地の第２の膜をエッチ
ングしながら、前記第１のエッチング工程で付着した側
壁付着膜を除去することにより、前記第１の膜に対して
オーバエッチングを施す工程。
【００３２】１０．前記請求項９において、前記オーバ
エッチングの量は、５０％以上である。
【００３３】１１．前記請求項１０において、前記オー
バエッチング時のガス雰囲気は、塩素ガスをエッチング
ガスの主成分として含み、かつ酸素を添加ガスとして含
んでいる。
【００３４】１２．前記請求項１１において、前記第１
の膜は、Ｐｔ、Ｒｕ、ＲｕＯ2 、ＩｒまたはＩｒＯ2 を
主要な構成要素とする膜である。
【００３５】１３．前記請求項１２において、前記オー
バエッチング時のガス雰囲気は、前記ドライエッチング
処理を施す工程（ａ）のガス雰囲気と実質的に同一であ
る。
【００３６】１４．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００３７】パターニングされたフォトレジスト膜が形
成された半導体ウエハの第１の主面上の、エッチング時
に側壁付着を起こし易い成分を含む第１の膜に対して、
塩素ガスをエッチングガスの主成分として含み、かつ対
レジスト選択比を低下させる作用を有するガスを添加ガ
スとして含むガス雰囲気中で、ドライエッチング処理を
施す工程。
【００３８】１５．前記請求項１４において、前記第１
の膜は、白金族金属、白金族金属酸化物または複酸化
物、ペロブスカイト型化合物あるいはそれに準ずる構造
を有する高誘電体または強誘電体を主要な構成要素とす
る膜である。
【００３９】１６．前記請求項１５において、前記対レ
ジスト選択比を低下させる作用を有するガスは、酸素で
ある。
【００４０】１７．前記請求項１６において、前記ガス
雰囲気は、さらに不活性ガスを含んでいる。
【００４１】１８．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００４２】（ａ）パターニングされたフォトレジスト
膜が形成された半導体ウエハの第１の主面上のエッチン
グ時に側壁付着を起こし易い材質を含む第１の膜に対し
て、塩素ガスをエッチングガスの主成分として含み、か
つ対レジスト選択比を低下させる作用を有するガスを添
加ガスとして含むガス雰囲気中で、ドライエッチング処
理を施す工程、（ｂ）前記第１の膜を越えて、それとは
材質の異なる下地の第２の膜をエッチングしながら、前
記第１の膜のエッチング工程で付着した側壁付着膜を除
去することにより、前記第１の膜に対してオーバエッチ
ングを施す工程。
【００４３】１９．前記請求項１８において、前記オー
バエッチングの量は、５０％以上である。
【００４４】２０．前記請求項１９において、前記オー
バエッチング時のガス雰囲気は、塩素ガスをエッチング
ガスの主成分として含み、かつ酸素を添加ガスとして含
んでいる。
【００４５】２１．前記請求項２０において、前記オー
バエッチング時のガス雰囲気は、前記ドライエッチング
処理を施す工程（ａ）のガス雰囲気と実質的に同一であ
る。
【００４６】２２．本発明の半導体集積回路装置は、以
下の構成からなる。
【００４７】（ａ）第１の主面を有する半導体基体領域
と、（ｂ）前記第１の主面上に直接、または１つもしく
はそれ以上の膜を介して形成された記憶用セルのキャパ
シタの一部を構成する下部電極と、（ｃ）前記下部電極
上に形成された前記記憶用セルのキャパシタの一部を構
成する高誘電体または強誘電体からなる情報蓄積用誘電
体層と、（ｄ）前記情報蓄積用誘電体層上に形成された
前記記憶用セルのキャパシタの一部を構成するＩｒまた
はＩｒＯ2 からなる上部電極とを有し、前記上部電極の
パターン側面は下方に広がったテーパを有し、そのスロ
ープの傾斜は８０°以下である。
【００４８】２３．前記請求項２２において、前記情報
蓄積用誘電体層は、ペロブスカイト構造またはそれに準
ずる構造を有する高誘電体または強誘電体からなる。
【００４９】２４．前記請求項２３において、前記スロ
ープの傾斜は、７５°以下である。
【００５０】２５．前記請求項２４において、前記情報
蓄積用誘電体層は、ＰＺＴ、ＰＬＴまたはＰＬＺＴから
なる。
【００５１】２６．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００５２】（ａ）パターニングされたフォトレジスト
膜が形成された半導体ウエハの第１の主面上の白金族金
属またはその酸化物を主要な構成要素とする第１の膜に
対して、塩素ガスをエッチングガスの主成分として含む
ガス雰囲気中で、ドライエッチング処理を施す工程、
（ｂ）塩素ガスをエッチングガスの主成分として含み、
かつ酸素を添加ガスとして含むガス雰囲気中で、前記第
１の膜を越えて、それとは材質の異なる下地の第２の膜
をエッチングしながら、前記第１の膜のエッチング工程
で付着した側壁付着膜を除去することにより、前記第１
の膜に対してオーバエッチングを施す工程。
【００５３】２７．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００５４】（ａ）パターニングされたフォトレジスト
膜が形成された半導体ウエハの第１の主面上の白金族金
属またはその酸化物を主要な構成要素とする第１の膜に
対して、塩素ガスを含むエッチングガスに酸素を添加し
たガス雰囲気中で、ドライエッチング処理を施す工程、
（ｂ）前記第１の膜を越えて、それとは材質の異なる下
地の第２の膜をエッチングしながら、前記第１の膜のエ
ッチング工程で付着した側壁付着膜を除去することによ
り、前記第１の膜に対してオーバエッチングを施す工
程。
【００５５】２８．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００５６】パターニングされたフォトレジスト膜が形
成された半導体ウエハの第１の主面上のＩｒまたはＩｒ
Ｏ2 を主要な構成要素とする第１の膜に対して、塩素ガ
スを含むエッチングガスに酸素を添加したガス雰囲気中
で、ドライエッチング処理を施す工程。
【００５７】２９．本発明の半導体集積回路装置は、以
下の構成からなる。
【００５８】（ａ）第１の主面を有する半導体基体領域
と、（ｂ）前記第１の主面上に直接、または１つもしく
はそれ以上の膜を介して形成された記憶用セルのキャパ
シタの一部を構成するＲｕまたはＲｕＯ2 からなる下部
電極と、（ｃ）前記下部電極上に形成された前記記憶用
セルのキャパシタの一部を構成するＰＺＴまたはそれに
準ずる強誘電体からなる情報蓄積用誘電体層と、（ｄ）
前記情報蓄積用誘電体層上に形成された前記記憶用セル
のキャパシタの一部を構成するＩｒまたはＩｒＯ2 から
なる上部電極。
【００５９】３０．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００６０】（ａ）ドライエッチング処理中にパターン
の側壁に反応生成物が付着し易い成分を含む第１の膜を
半導体基板の主面上に形成する工程、（ｂ）前記第１の
膜の上部に、所定の形状にパターニングされた耐エッチ
ングマスク層を形成する工程、（ｃ）塩素ガスと、プラ
ズマ中で酸素ラジカルを発生するガスとを含むエッチン
グガスの雰囲気中で前記第１の膜をドライエッチングす
る工程。
【００６１】３１．前記項３０において、前記プラズマ
中で酸素ラジカルを発生するガスは、酸素またはオゾン
である。
【００６２】３２．前記項３０において、前記第１の膜
は、Ｉｒまたはその酸化物を含んでいる。
【００６３】３３．前記項３２において、前記ドライエ
ッチング工程中にＩｒからの発光をモニタすることによ
ってエッチングの終点を判定し、それに基づいて前記エ
ッチングを停止する工程をさらに含んでいる。
【００６４】３４．前記項３０において、前記耐エッチ
ングマスク層は、所定の形状にパターニングされたフォ
トレジスト膜である。
【００６５】３５．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００６６】（ａ）ドライエッチング処理中にパターン
の側壁に反応生成物が付着し易い成分を含む第１の膜を
半導体基板の主面上に形成する工程、（ｂ）前記第１の
膜の上部に、所定の形状にパターニングされた耐エッチ
ングマスク層を形成する工程、（ｃ）塩素ガスを含むエ
ッチングガスの雰囲気中で前記第１の膜をドライエッチ
ングする工程、（ｄ）塩素ガスと、プラズマ中で酸素ラ
ジカルを発生するガスとを含むエッチングガスの雰囲気
中で、前記第１の膜の下地膜をオーバーエッチングする
工程。
【００６７】３６．前記項３５において、前記第１の膜
は、Ｉｒまたはその酸化物を含んでおり、前記下地膜
は、ペロブスカイト構造またはそれに準ずる構造を有す
る高誘電体または強誘電体からなる。
【００６８】３７．前記項３６において、前記高誘電体
または強誘電体は、Ｐｂを含む複酸化物からなる。
【００６９】３８．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００７０】（ａ）ドライエッチング処理中にパターン
の側壁に反応生成物が付着し易い成分を含む第１の膜を
半導体基板の主面上に形成する工程、（ｂ）前記第１の
膜の上部に、所定の形状にパターニングされたフォトレ
ジスト膜を形成する工程、（ｃ）塩素ガスと、前記第１
の膜の対レジスト選択比を低下させるガスとを含むエッ
チングガスの雰囲気中で前記第１の膜をドライエッチン
グする工程。
【００７１】３９．本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００７２】（ａ）半導体基板の主面上に第１の導電膜
を形成する工程、（ｂ）前記第１の導電膜の上部に高誘
電体または強誘電体からなる絶縁膜を形成する工程、
（ｃ）前記絶縁膜の上部に、ドライエッチング処理中に
パターンの側壁に反応生成物が付着し易い成分を含む第
２の導電膜を形成する工程、（ｄ）前記第２の導電膜の
上部に、所定の形状にパターニングされたフォトレジス
ト膜を形成する工程、（ｅ）塩素ガスと、プラズマ中で
酸素ラジカルを発生するガスとを含むエッチングガスの
雰囲気中、前記フォトレジスト膜をマスクに用いて前記
第２の導電膜をドライエッチングする工程、（ｆ）前記
前記第２の導電膜の下部の前記絶縁膜と前記第１の導電
膜とをパターニングすることにより、前記第１の導電膜
からなる下部電極と、前記絶縁膜からなる容量絶縁膜
と、前記第２の導電膜からなる上部電極とで構成される
容量素子を形成する工程。
【００７３】４０．前記項３９において、前記第２の導
電膜は、Ｉｒまたはその酸化物を含んでおり、前記絶縁
膜は、ペロブスカイト構造またはそれに準ずる構造を有
する高誘電体または強誘電体からなる。
【００７４】４１．前記項４０において、前記高誘電体
または強誘電体は、ＰＺＴ、ＰＬＴまたはＰＬＺＴから
なる。
【００７５】４２．前記項３９において、前記第１の導
電膜は、Ｉｒまたはその酸化物、Ｒｕまたはその酸化物
もしくはＰｔを含んでいる。
【００７６】４３．前記項３９において、前記第２の導
電膜をドライエッチングした後、前記エッチングガスの
雰囲気中、前記フォトレジスト膜をマスクに用いて前記
絶縁膜をオーバーエッチングする工程をさらに含んでい
る。
【００７７】４４．前記項３９において、前記容量素子
は、ＤＲＡＭのメモリセルの一部を構成している。
【００７８】４５．前記項３９において、前記容量素子
は、ＦｅＲＡＭのメモリセルの一部を構成している。
【００７９】４６．前記項４５または項４６において、
前記容量素子は、メモリセルの他の一部を構成するＭＩ
ＳＦＥＴの上部に形成されている。
【００８０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、以下の実施の形態では、特に必要なとき以外は同一
または同様な部分の説明を原則として繰り返さない。
【００８１】また、以下の実施の形態では、便宜上その
必要があるときは、複数のセクションまたは実施の形態
に分割して説明するが、特に明示した場合を除き、それ
らは互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。
【００８２】さらに、以下の実施の形態において、要素
の数等（個数、数値、量、範囲などを含む）に言及する
場合、特に明示したときおよび原理的に明らかに特定の
数に限定されるときを除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でもよい。さら
に、以下の実施の形態において、その構成要素（要素ス
テップ等を含む）は、特に明示した場合および原理的に
明らかに必須であると考えられる場合を除き、必ずしも
必須のものではないことはいうまでもない。
【００８３】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。
【００８４】また、本願において半導体集積回路装置と
いうときは、特に単結晶シリコン基板上に作られるもの
だけでなく、特にそうでない旨が明示された場合を除
き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin
Film Transistor)液晶製造用基板などといった他の基板
上に作られるものを含むものとする。
【００８５】（実施の形態１）本実施の形態であるＩｒ
Ｏ2 膜のドライエッチング方法を図１〜図７を用いて説
明する。
【００８６】まず、図１に示すように、単結晶シリコン
からなる半導体基板（ウエハ）１の主面上にＣＶＤ（化
学的気相成長）法で酸化シリコン膜５１を堆積した後、
その上部に膜厚２０nmのＴｉ膜５２、膜厚１７５nmのＰ
ｔ膜５３、膜厚２５０nmのＰＺＴ膜５４および膜厚１７
５nmのＩｒＯ2 膜５５を順次スパッタリング法で堆積し
た。Ｔｉ膜５２は、ＰＺＴ膜５４中のＰｂの拡散を防止
し、併せてＰｔ膜５３／酸化シリコン膜５１の界面の密
着力を高めるためのバリアメタルとして使用した。ま
た、ＰＺＴ膜５４は、所望の特性を得るために、成膜後
に６００℃、３０分のアニール処理を行った。
【００８７】次に、図２に示すように、ＩｒＯ2 膜５５
の上部にスピン塗布したフォトレジスト膜を露光および
現像することにより、所定の形状にパターニングされた
レジストマスク（耐エッチングマスク層）５６を形成し
た。続いて、レジストマスク５６の表面に紫外線を照射
しながら約２００℃の加熱処理を施した。この処理を行
うと、フォトレジスト膜を構成する高分子の架橋反応が
促進されて重合度が増すので、レジストマスク５６を十
分に硬化させることができる。
【００８８】図３は、ＩｒＯ2 膜５５のドライエッチン
グに使用するマグネトロンＲＩＥエッチャーの主要部を
示す概略図である。
【００８９】このマグネトロンＲＩＥエッチャー１００
の処理部であるＡｌ（アルミニウム）製のチャンバ１０
１の内部には、平板状の下部電極１０２と上部電極１０
３とが対向して配置されている。ＲＦ電源１０４に接続
された下部電極１０２は、試料である半導体基板（ウエ
ハ）１を載置するステージとなっている。接地電位に接
続された上部電極１０３の一部には、チャンバ１０１の
内部にエッチングガスを供給するガス導入管１０５が設
けられている。
【００９０】下部電極１０２の周囲には、エッチングの
反応生成物がチャンバ１０１の内壁に付着するのを防ぐ
ウォール板１０６が設けられている。また、下部電極１
０２の下部にはバッフル板１０７が設けられている。ウ
ォール板１０６は、その内壁に付着した反応生成物を定
期的に取り除くために、チャンバ１０１から容易に取り
外せる構造になっている。チャンバ１０１の一端部に
は、チャンバ１０１の内部を任意の圧力に真空引きする
ための真空ポンプ１０８が設けられている。チャンバ１
０１の外側には、回転磁石１０９が設けられており、こ
の回転磁石１０９が形成する磁場とＲＦ電源１０４によ
って印加されるＲＦバイアスとにより、上部電極１０３
と下部電極１０２との間に高密度なプラズマ１１４が形
成されるようになっている。
【００９１】下部電極１０２の周囲に設けられたウォー
ル板１０６の壁面には、薄い円板状の細管集合板１１０
がクランプ１１１などの固定手段によって取り付けられ
ている。この細管集合板１１０は、微細な石英ガラス管
の束を薄くスライスしたもので、その表面に当たった光
が主としてそれぞれの微細ガラス管の内部を透過して裏
面側に達する構造になっている。この細管集合板１１０
と対向するチャンバ１０１の壁面には、透明な石英ガラ
ス窓１１２がクランプ１１１などの固定手段によって取
り付けられている。石英ガラス窓１１２とチャンバ１０
１の壁面との隙間にはＯリング１１３が嵌合され、チャ
ンバ１０１の内部の気密が維持されるようになってい
る。
【００９２】石英ガラス窓１１２の外側には、プラズマ
エッチング時に下部電極１０２と上部電極１０３との間
に形成されるプラズマ１１４の発光をモニタしてエッチ
ングの終点などを判定するプラズマモニタ部が設けられ
ている。このプラズマモニタ部は、細管集合板１１０と
石英ガラス窓１１２とを透過したプラズマの発光の強度
を検出する発光検出モニタ１１５、プラズマの発光のう
ち、所望する波長の光を選別するモノクロメータ１１
６、プラズマの発光強度を記録するペンレコーダ１１７
などにより構成されている。
【００９３】本実施の形態では、塩素（Ｃｌ2)ガスを主
成分とし、酸素（Ｏ2)を添加ガスとして含むエッチング
ガスを使用して上記ＩｒＯ2 膜５５をエッチングした。
塩素ガスの流量は４０sccm、酸素の流量は１０sccmとし
た。チャンバ１０１の内部圧力は５mTorr 、ＲＦバイア
スは１２００Ｗ（１３. ５６ＭHz）、ステージ（下部電
極１０２）の温度は３０℃にそれぞれ設定した。また、
比較のために、酸素を添加しない塩素ガス（流量＝５０
sccm）のみからなるエッチングガスを使用してＩｒＯ2
膜５５をエッチングした。
【００９４】ＩｒＯ2 膜５５のエッチングが始まると、
酸素を添加しないエッチングガス（塩素ガス単独）を使
用した場合は、図４（ａ）に示すように、ＩｒＯ2 膜５
５の表面で発生した蒸気圧の低い反応生成物の一部がレ
ジストマスク５６とその下部のＩｒＯ2 膜５５の側面に
付着し、側壁付着膜５７が形成された。これに対し、酸
素を添加したエッチングガス（塩素＋酸素）を使用した
場合は、図４（ｂ）に示すように、ＩｒＯ2 膜５５のエ
ッチング中、レジストマスク５６とその下部のＩｒＯ2
膜５５の側面に付着する側壁付着膜５７の量は、僅かで
あった。
【００９５】その後、下地のＰＺＴ膜５４が露出するま
でエッチングを続け（ジャストエッチング）、さらにＰ
ＺＴ膜５４のオーバーエッチング量が５０％を越えた時
点でエッチングを終了した。ここで「ジャストエッチン
グ」とは、エッチングの対象となる膜（ＩｒＯ2 膜５
５）の下地膜（ＰＺＴ膜５４）がウエハの一部で露出し
始めてからウエハの全面で露出するまでに行なうエッチ
ングをいい、「オーバーエッチング」とは、エッチング
が終了した時点（ジャストエッチングの終点）からさら
に付加的なエッチングを行ない、ウエハ表面の段差部な
どに残ったエッチング対象膜の残渣を完全に除去するエ
ッチングをいう。また、オーバーエッチング量とは、オ
ーバーエッチング時間を、エッチング対象膜のエッチン
グ時間に対して百分率で示した値をいう。
【００９６】その結果、酸素を添加しないエッチングガ
スを使用した場合は、図５（ａ）に示すように、レジス
トマスク５６とその下部のＩｒＯ2 膜５５の側面に多量
の側壁付着膜５７が残留した。これに対し、酸素を添加
したエッチングガスを使用した場合は、図５（ｂ）に示
すように、レジストマスク５６とその下部のＩｒＯ2膜
５５の側面に側壁付着膜５７がほとんど付着していない
パターンが得られた。このとき、ＩｒＯ2 膜５５のパタ
ーン側面は下方に広がったテーパ状となり、そのスロー
プの傾斜角度（θ）は７０°前後であった。
【００９７】また、別の実験によれば、ＩｒＯ2 膜５５
のパターン側面の傾斜角度（θ）が８０°以下になると
側壁付着膜５７の付着量が減少し、特に７５°以下のと
きに側壁付着膜５７がほとんど付着しないパターンが得
られた。また、酸素と共にＡｒガスなどの不活性ガスを
添加したエッチングガス（塩素＋酸素＋不活性ガス）を
使用した場合でも、上記エッチングガス（塩素＋酸素）
を使用した場合とほぼ同様の結果が得られた。さらに、
ＩｒＯ2 膜５５のエッチング（ジャストエッチング）に
は酸素を添加しないエッチングガス（塩素ガス単独、ま
たは塩素ガスにＡｒなどの不活性ガスを添加したガス）
を使用し、その後、酸素を添加したエッチングガスを使
用して下地のＰＺＴ膜５４をオーバーエッチングした場
合でも、側面に側壁付着膜５７が付着しないパターンが
得られた。
【００９８】図６は、エッチングガスの総流量を５０sc
cmとした場合における、エッチング特性の酸素流量依存
性を示すグラフである。図示のように、エッチングガス
に添加する酸素の流量が増加するに従い、レジストマス
クのエッチング速度が増加し、ＩｒＯ2 膜の対レジスト
選択比が低下する。このことから、塩素ガスを主成分と
し、酸素を添加ガスとして含むエッチングガスを使用し
た場合は、プラズマ中で発生した酸素ラジカルによって
レジストマスクのエッチングが促進され、その側壁が削
られて後退するために、側壁付着膜のないパターンが得
られることが判明した。従って、添加ガスは酸素に限定
されるものではなく、例えばオゾンのように、プラズマ
中で酸素ラジカルを発生するガスあるいはＩｒＯ2 膜の
対レジスト選択比を低下させるガスであれば、酸素を添
加した場合とほぼ同様の効果が得られる。
【００９９】図７は、ＩｒＯ2 膜のエッチング中におけ
る発光スペクトルのデータを示すグラフである。図示の
ように、塩素ガス単独、または塩素ガスにＡｒなどの不
活性ガスを添加したガスをエッチングガスとして使用し
た場合は、ＩｒＯ2 膜のエッチングが終わって下地のＰ
ＺＴ膜が露出した際に、ＰＺＴに含まれるＴｉからの発
光（波長４０６nm）が増加するので、この発光をモニタ
することによってエッチングの終点を判定し、それに基
づいてエッチングを停止（またはオーバーエッチングを
開始）すればよい。これに対し、塩素ガスに酸素を添加
したガスを使用した場合は、プラズマの組成が変わるた
めにＴｉからの発光（波長４０６nm）が検出できない。
従って、この場合は、ＩｒＯ2 に含まれるＩｒからの発
光（波長３５１nm）をモニタし、ＩｒＯ2 膜のエッチン
グが終わって下地のＰＺＴ膜が露出した時点、すなわち
Ｉｒからの発光が減少した時点をエッチングの終点と判
定し、それに基づいてエッチングを停止（またはオーバ
ーエッチングを開始）すればよい。
【０１００】また別の実験として、塩素ガスに酸素を添
加したエッチングガスを使用し、ＰＺＴ膜の上部に堆積
した膜厚１７５nmのＰｔ（プラチナ）膜と、同じくＰＺ
Ｔ膜の上部に堆積した膜厚１７５nmのＩｒＯ2 膜とをエ
ッチングした。Ｐｔ膜は１５％のオーバーエッチングを
実施した時点でエッチングを停止し、ＩｒＯ2 膜は７２
％のオーバーエッチングを実施した時点でエッチングを
停止した。その結果、下地ＰＺＴ膜の削れ量は両者でほ
とんど差が無いことが判明した。
【０１０１】このことから、塩素ガスに酸素を添加した
エッチングガスを使用してＩｒＯ2膜をエッチングする
場合は、パターン側壁に付着する反応生成物を除去する
ためのオーバーエッチング時間が増加するが、下地ＰＺ
Ｔ膜のエッチング速度も低下するために、単位時間当た
りの削れ量が少なくなることが判った。
【０１０２】（実施の形態２）次に、半導体メモリの一
種であるＤＲＡＭの製造方法に適用した実施の形態を図
８〜図１９を用いて説明する。
【０１０３】このＤＲＡＭを製造するには、まず図８に
示すように、例えばｐ型で比抵抗が１０Ωcm程度の単結
晶シリコンからなる半導体基板（ウエハ）１の主面に素
子分離溝２およびｐ型ウエル３を形成する。素子分離溝
２は、半導体基板１をドライエッチングして溝を形成し
た後、この溝の内部を含む半導体基板１上にＣＶＤ法で
酸化シリコン膜４を堆積し、続いて酸化シリコン膜４を
化学的機械研磨(Chemical Mechanical Polishing; ＣＭ
Ｐ) 法で研磨して溝の内部のみに残すことによって形成
する。また、ｐ型ウエル３は、半導体基板１にｎ型不純
物、例えばＰ（リン）をイオン打ち込みし、続いて半導
体基板１をアニールして不純物を熱拡散させることによ
って形成する。
【０１０４】その後、ｐ型ウエル３の表面をＨＦ（フッ
酸）系の洗浄液を使って洗浄した後、半導体基板１をウ
ェット酸化してｐ型ウエル３の表面に清浄なゲート酸化
膜５を形成する。
【０１０５】次に、図９に示すように、ゲート酸化膜５
の上部にゲート電極６（ワード線）を形成し、続いてゲ
ート電極６の両側のｐ型ウエル３にｎ型半導体領域７
（ソース、ドレイン）を形成することにより、メモリセ
ル選択用ＭＩＳＦＥＴＱｓを形成する。
【０１０６】ゲート電極６は、例えばＰ（リン）などの
ｎ型不純物をドープした多結晶シリコン膜を半導体基板
１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タン
グステンナイトライド）膜とＷ（タングステン）膜とを
スパッタリング法で堆積し、さらにその上部に窒化シリ
コン膜８をＣＶＤ法で堆積した後、フォトレジスト膜を
マスクにしてこれらの膜をパターニングすることにより
形成する。また、ｎ型半導体領域７（ソース、ドレイ
ン）は、ｐ型ウエル３にｎ型不純物、例えばＰ（リン）
をイオン打ち込みして形成する。
【０１０７】次に、図１０に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜
１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で
研磨してその表面を平坦化した後、その上部にＣＶＤ法
で酸化シリコン膜１１を堆積する。酸化シリコン膜１１
は、上記ＣＭＰ法による研磨によって細かい傷が付いた
酸化シリコン膜１０の表面を保護するために形成する。
【０１０８】次に、図１１に示すように、フォトレジス
ト膜をマスクにしてｎ型半導体領域７（ソース、ドレイ
ン）の上部の酸化シリコン膜１１、１０および窒化シリ
コン膜９をドライエッチングしてコンタクトホール１
３、１４を形成した後、コンタクトホール１３、１４の
内部に多結晶シリコン膜からなるプラグ１５を形成す
る。プラグ１５は、例えばコンタクトホール１３、１４
の内部を含む酸化シリコン膜１１上に、Ｐ（リン）など
のｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法
で堆積した後、酸化シリコン膜１１の上部の多結晶シリ
コン膜をＣＭＰ法（またはエッチバック法）で除去して
コンタクトホール１３、１４の内部のみに残すことによ
って形成する。
【０１０９】次に、図１２に示すように、酸化シリコン
膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積
し、続いて酸化シリコン膜１６をドライエッチングして
コンタクトホール１３の上部にスルーホール１７を形成
した後、スルーホール１７の内部にプラグ１８を形成
し、さらにプラグ１８の上部にビット線ＢＬを形成す
る。プラグ１８は、例えばスルーホール１７の内部を含
む酸化シリコン膜１６上に、ＣＶＤ法またはスパッタリ
ング法でＴｉ膜、ＴｉＮ膜およびＷ膜を堆積した後、酸
化シリコン膜１６の上部のこれらの膜をＣＭＰ法で除去
することにより形成する。また、ビット線ＢＬは、例え
ば酸化シリコン膜１６上にスパッタリング法でＷ膜を堆
積した後、フォトレジスト膜をマスクにしたドライエッ
チングでＷ膜をパターニングすることによって形成す
る。
【０１１０】次に、図１３に示すように、酸化シリコン
膜１６の上部にＣＶＤ法で酸化シリコン膜１９を堆積
し、続いて酸化シリコン膜１９をドライエッチングして
コンタクトホール１４の上部にスルーホール２０を形成
した後、スルーホール２０の内部にプラグ２１を形成す
る。プラグ２１は、例えばスルーホール２０の内部を含
む酸化シリコン膜１９上に、Ｐ（リン）などのｎ型不純
物をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、酸化シリコン膜１９の上部の多結晶シリコン膜をＣ
ＭＰ法（またはエッチバック法）で除去してスルーホー
ル２０の内部のみに残すことによって形成する。
【０１１１】次に、図１４に示すように、酸化シリコン
膜１９の上部にスパッタリング法でＩｒＯ2 膜２２Ａを
堆積した後、ＩｒＯ2 膜２２Ａの上部にＣＶＤ法で酸化
シリコン膜２３を堆積する。後述する工程で形成される
情報蓄積用容量素子Ｃの下部電極２２の表面積を大きく
して蓄積電荷量を増やすためには、ＩｒＯ2 膜２２Ａを
厚い膜厚（例えば１μｍ程度）で堆積する必要がある。
【０１１２】なお、酸化シリコン膜１９とＩｒＯ2 膜２
２Ａとの間には、後の工程でＩｒＯ2 膜２２Ａの上部に
堆積するＰＺＴ膜２５Ａをアニールする時にスルーホー
ル２０内のプラグ２１が酸化されて抵抗が大きくなる不
具合を防止するための耐酸化バリア層（例えば窒化シリ
コン膜）を形成してもよいが、ＩｒＯ2 膜２２Ａは酸素
バリア性が良好なため、これを下部電極材料として使用
する場合には、別途耐酸化バリア層を形成しなくともよ
い。一方、Ｐｔなどを下部電極材料として使用する場合
には、このような耐酸化バリア層を形成することが望ま
しい。
【０１１３】次に、図１５に示すように、酸化シリコン
膜２３の上部に形成したフォトレジスト膜をパターニン
グしてレジストマスク２４を形成し、このレジストマス
ク２４を使って酸化シリコン膜２３をドライエッチング
する。
【０１１４】次に、レジストマスク２４をアッシングで
除去した後、図１６に示すように、酸化シリコン膜２３
をマスクにしてＩｒＯ2 膜２２Ａをドライエッチングす
ることにより、略円柱状のパターンを有する情報蓄積用
容量素子Ｃの下部電極２２を形成する。この下部電極２
２の直径に対する高さの比（アスペクト比）は、例えば
３．５程度である。
【０１１５】このとき、塩素ガスを主成分とし、酸素を
添加ガスとして含むエッチングガスを使用した前記実施
の形態１のエッチング方法を適用することにより、レジ
ストマスク２４とその下部のＩｒＯ2 膜２２Ａ（下部電
極２２）の側面に側壁付着膜がほとんど付着しないパタ
ーンが得られるので、下部電極２２のパターン精度が向
上する。またこれにより、側壁付着膜を除去するための
オーバーエッチングや洗浄が不要となるために、下地の
酸化シリコン膜２３の削れ量を低減することができる。
【０１１６】次に、図１７に示すように、下部電極２２
の上部にスパッタリング法でＰＺＴ膜２５ＡおよびＩｒ
Ｏ2 膜２６Ａを堆積する。ＰＺＴ膜２５Ａは、所望の特
性を得るために、成膜後に例えば６００℃、３０分程度
のアニール処理を行う。
【０１１７】次に、図１８に示すように、ＩｒＯ2 膜２
６Ａの上部にパターニングされたレジストマスク２７を
形成し、このレジストマスク２７を使ってＩｒＯ2 膜２
６Ａをドライエッチングすることにより、情報蓄積用容
量素子Ｃの上部電極２６を形成する。このとき、塩素ガ
スを主成分とし、酸素を添加ガスとして含むエッチング
ガスを使用した前記実施の形態１のエッチング方法を適
用することにより、フォトレジスト膜２７とその下部の
ＩｒＯ2 膜２６Ａ（上部電極２６）の側面に側壁付着膜
が付着しないパターンを得ることができるので、上部電
極２６のパターン精度が向上する。
【０１１８】その後、上記レジストマスク２７（または
別途新たに形成したレジストマスク）を使ってＰＺＴ膜
２５Ａをドライエッチングすることにより、情報蓄積用
容量素子Ｃの容量絶縁膜２６を形成する。ここまでの工
程により、ＩｒＯ2 膜２２Ａからなる下部電極２２と、
ＰＺＴ膜２５からなる容量絶縁膜２５と、ＩｒＯ2 膜２
６Ａからなる上部電極２６とで構成された情報蓄積用容
量素子Ｃが形成され、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されるＤＲＡＭのメモリセルが完成する。なお、実
際のＤＲＡＭのプロセスでは、この後、情報蓄積用容量
素子Ｃの上部にさらに２層程度の配線を形成するが、そ
の説明は省略する。
【０１１９】（実施の形態３）次に、半導体メモリの一
種であるＦｅＲＡＭ（強誘電体メモリ）の製造方法に適
用した実施の形態を図２０〜図２６を用いて説明する。
なお、このＦｅＲＡＭは、前記ＤＲＡＭと同様、１個の
メモリセル選択用ＭＩＳＦＥＴと１個の情報蓄積用容量
素子Ｃとでメモリセルが構成される。
【０１２０】このＤＲＡＭを製造するには、まず図２０
に示すように、例えばｐ型で比抵抗が１０Ωcm程度の単
結晶シリコンからなる半導体基板（ウエハ）１の主面に
素子分離用のフィールド酸化膜３０およびｐ型ウエル３
を形成する。フィールド酸化膜３０は周知のＬＯＣＯＳ
法によって形成し、ｐ型ウエル３は、半導体基板１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みした後、
半導体基板１をアニールして不純物を熱拡散させること
によって形成する。
【０１２１】その後、ｐ型ウエル３の表面をＨＦ（フッ
酸）系の洗浄液を使って洗浄した後、半導体基板１をウ
ェット酸化してｐ型ウエル３の表面に清浄なゲート酸化
膜５を形成し、続いてゲート酸化膜５の上部にゲート電
極６を形成した後、ｐ型ウエル３にｎ型不純物、例えば
Ｐ（リン）をイオン打ち込みしてｎ型半導体領域７（ソ
ース、ドレイン）を形成する。
【０１２２】次に、図２１に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜１０を堆積し、続いて酸
化シリコン膜３１をＣＭＰ法で研磨してその表面を平坦
化した後、フォトレジスト膜をマスクにしてｎ型半導体
領域７（ソース、ドレイン）の上部の酸化シリコン膜３
１をドライエッチングしてコンタクトホール３２、３３
を形成し、さらにコンタクトホール３２、３３の内部に
プラグ３４を形成する。プラグ３４は、例えばコンタク
トホール３２、３３の内部を含む酸化シリコン膜３１上
にＣＶＤ法でＷ（タングステン）膜を堆積した後、酸化
シリコン膜３１の上部のＷ膜をＣＭＰ法（またはエッチ
バック法）で除去してコンタクトホール３２、３３の内
部のみに残すことによって形成する。
【０１２３】次に、図２２に示すように、酸化シリコン
膜３１の上部にＣＶＤ法で窒化シリコン膜３５を堆積し
た後、その上部にスパッタリング法で膜厚２０nm程度の
ＴｉＮ膜３６、膜厚１７５nm程度のＰｔ膜３７Ａ、膜厚
２５０nm程度のＰＺＴ膜３８Ａおよび膜厚１７５nm程度
のＩｒＯ2 膜３９Ａを順次堆積する。ＰＺＴ膜３８Ａ
は、所望の特性を得るために、成膜後に例えば６００
℃、３０分程度のアニール処理を行う。
【０１２４】ここで、窒化シリコン膜３５は、ＰＺＴ膜
３８Ａのアニール時にＷ膜で構成されたコンタクトホー
ル３２、３３内のプラグ３４が酸化されて抵抗が大きく
なる不具合を防止する耐酸化バリア層として使用され
る。また、ＴｉＮ膜３６は、ＰＺＴ膜３８Ａ中のＰｂの
拡散を防止し、併せてＰｔ膜３７Ａ／窒化シリコン膜３
５の界面の密着力を高めるためのバリアメタルとして使
用される。
【０１２５】本実施の形態では、下部電極用の導電膜と
してＰｔ膜３７Ａを使用するが、これに限定されるもの
ではなく、例えばＩｒ、ＩｒＯ2 、Ｒｕ（ルテニウ
ム）、ＲｕＯ2 などといった白金族金属またはその酸化
物もしくは複酸化物を主要な構成要素とする単層膜、あ
るいはこれらから選択された２種以上の導電膜で構成さ
れる積層膜でもよい。また、これら下部電極用導電膜の
材質によっては、ＴｉＮ膜３６のバリアメタルを省略す
ることもできる。さらに、耐酸化バリア層として上記窒
化シリコン膜３５以外の膜、例えばＩｒ膜などを使用し
てもよい。
【０１２６】また本実施の形態では、容量絶縁膜用の強
誘電体膜としてＰＺＴ膜３８Ａを使用するが、これに限
定されるものではなく、例えばＢＳＴ、ＰＬＴ、ＰＬＺ
Ｔ、ＳＢＴなどといったペロブスカイト構造またはそれ
に準ずる構造を有する高〜強誘電体を主要な成分とする
誘電体膜であってもよい。また、これら高〜強誘電体膜
の成膜もスパッタリング法に限定されるものではなく、
例えばゾル−ゲル法で成膜してもよい。
【０１２７】その他、上部電極用の導電膜として、Ｉｒ
Ｏ2 膜と同じくＰＺＴの劣化防止効果が高いＩｒ膜を使
用したり、ＩｒＯ2 膜とＩｒ膜との積層膜を使用したり
してもよい。
【０１２８】次に、図２３に示すように、ＩｒＯ2 膜３
９Ａの上部に形成したフォトレジスト膜をパターニング
してレジストマスク４０を形成し、このレジストマスク
４０を使ってＩｒＯ2 膜３９Ａをドライエッチングする
ことにより、情報蓄積用容量素子Ｃの上部電極３９を形
成する。このとき、塩素ガスを主成分とし、酸素を添加
ガスとして含むエッチングガスを使用した前記実施の形
態１のエッチング方法を適用することにより、レジスト
マスク４０とその下部のＩｒＯ2 膜３９Ａ（上部電極３
９）の側面に側壁付着膜がほとんど付着しないパターン
が得られるので、上部電極３９のパターン精度が向上す
る。またこれにより、側壁付着膜を除去するためのオー
バーエッチングや洗浄も不要となる。
【０１２９】次に、レジストマスク４０をアッシングで
除去した後、図２４に示すように、上部電極３９の上部
に形成したフォトレジスト膜をパターニングしてレジス
トマスク４１を形成し、このレジストマスク４１を使っ
てＰＺＴ膜３８Ａ、Ｐｔ膜３７ＡおよびＴｉＮ膜３６を
ドライエッチングする。ここまでの工程により、Ｐｔ膜
３７Ａからなる下部電極３７と、ＰＺＴ膜３８Ａからな
る容量絶縁膜３８と、ＩｒＯ2 膜３９Ａからなる上部電
極３９とで構成された情報蓄積用容量素子Ｃが形成さ
れ、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に
接続された情報蓄積用容量素子Ｃとで構成されるＦｅＲ
ＡＭのメモリセルが完成する。
【０１３０】このとき、塩素ガスを主成分とし、酸素を
添加ガスとして含むエッチングガスを使用した前記実施
の形態１のエッチング方法を適用することにより、レジ
ストマスク４１とその下部のＰＺＴ膜３８Ａ（容量絶縁
膜３８）およびＰｔ膜３７Ａ（下部電極３７）の側面に
側壁付着膜がほとんど付着しないパターンが得られるの
で、容量絶縁膜３８および下部電極３７のパターン精度
が向上する。またこれにより、側壁付着膜を除去するた
めのオーバーエッチングや洗浄も不要となる。ＰＺＴ膜
３８ＡとＰｔ膜３７Ａとは、異なるレジストマスクを使
って個別にエッチングしてもよく、あるいはＩｒＯ2 膜
３９Ａ（上部電極３９）のエッチングに用いた前記レジ
ストマスク４０を使ってＩｒＯ2 膜３９ＡとＰＺＴ膜３
８ＡとＰｔ膜３７Ａとを連続してエッチングしてもよ
い。
【０１３１】なお、ＰＺＴ膜３８ＡやＰｔ膜３７Ａのエ
ッチングは、ＩｒＯ2 膜３９Ａのエッチングに比べると
パターンの側面に付着する側壁付着膜の量が少ない。そ
のため、酸素を添加したエッチングガスを使ってこれら
の膜をエッチングすると、対レジスト選択比が過剰に低
下してレジストマスクの削れ量が増え、パターンの精度
が低下することもある。このような場合は、最初に酸素
を添加しないエッチングガス（塩素ガス単独、または塩
素ガスにＡｒなどの不活性ガスを添加したガス）を使用
してＰＺＴ膜３８ＡおよびＰｔ膜３７Ａをエッチング
し、その後、下地膜をオーバーエッチングする際に酸素
を添加したエッチングガスを使用してパターン側壁の付
着膜を除去すればよい。
【０１３２】次に、レジストマスク４１をアッシングで
除去した後、図２５に示すように、情報蓄積用容量素子
Ｃの上部にＣＶＤ法で堆積した酸化シリコン膜４２とそ
の下部の窒化シリコン膜３５とをエッチングしてコンタ
クトホール３２の上部にスルーホール４３を形成し、情
報蓄積用容量素子Ｃの上部にスルーホール４４を形成す
る。続いて酸化シリコン膜４２の上部に配線４５を形成
し、この配線４５とコンタクトホール３２の内部のプラ
グ３４とを介して情報蓄積用容量素子Ｃとメモリセル選
択用ＭＩＳＦＥＴＱｓとを電気的に接続する。配線４５
は、例えばスルーホール４３、４４の内部を含む酸化シ
リコン膜４２上にスパッタリング法でＴｉＮ膜を堆積
し、フォトレジスト膜をマスクにしたドライエッチング
でこのＴｉＮ膜をパターニングすることによって形成す
る。
【０１３３】次に、図２６に示すように、配線４５の上
部にＣＶＤ法で堆積した酸化シリコン膜４６をエッチン
グしてコンタクトホール３３の上部にスルーホール４７
を形成する。続いて酸化シリコン膜４６の上部にビット
線４８を形成し、コンタクトホール３３の内部のプラグ
３４を介してビット線４８とメモリセル選択用ＭＩＳＦ
ＥＴＱｓとを電気的に接続する。ビット線４８は、例え
ばスルーホール４７の内部を含む酸化シリコン膜４６上
にスパッタリング法でＡｌ（アルミニウム）膜を堆積
し、フォトレジスト膜をマスクにしたドライエッチング
でこのＡｌ膜をパターニングすることによって形成す
る。ここまでの工程により、本実施の形態のＦｅＲＡＭ
が略完成する。
【０１３４】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【０１３５】本発明のエッチング方法は、マグネトロン
ＲＩＥ方式のエッチャーを用いたエッチングに限定され
るものではなく、ＥＣＲ、ヘリコン、ＩＣＰなど各種方
式のプラズマエッチャーを用いたエッチングに適用する
ことができる。
【０１３６】また、レジストマスクを使ったエッチング
に比べて工程は増えるが、酸化シリコン膜や金属膜など
のハードマスク（無機マスク）を使ったエッチングに適
用することも可能である。
【０１３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３８】本発明の製造方法によれば、半導体基板上
に堆積したＩｒ系の導電膜をドライエッチングする際
に、蒸気圧の低い反応生成物がパターンの側面に付着す
るのを確実に防止することができるので、Ｉｒ系の導電
膜を電極材料に使用する半導体集積回路装置（例えばＤ
ＲＡＭやＦｅＲＡＭ）の製造歩留まりおよび信頼性を向
上させることができる。また、Ｉｒ系の導電膜からなる
微細なパターンを高い寸法精度で加工することができる
ので、Ｉｒ系の導電膜を電極材料に使用する半導体集積
回路装置（例えばＤＲＡＭやＦｅＲＡＭ）の微細化、高
集積化を推進することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＩｒＯ2 膜のドラ
イエッチング方法を示す半導体基板の要部断面図であ
る。
【図２】本発明の実施の形態１であるＩｒＯ2 膜のドラ
イエッチング方法を示す半導体基板の要部断面図であ
る。
【図３】本発明の実施の形態１で使用するマグネトロン
ＲＩＥエッチャーの主要部を示す概略図である。
【図４】（ａ）は、本発明の実施の形態１であるＩｒＯ
2 膜のドライエッチング方法を示す半導体基板の要部断
面図、（ｂ）は、比較例であるドライエッチング方法を
示す半導体基板の要部断面図である。
【図５】（ａ）は、本発明の実施の形態１であるＩｒＯ
2 膜のドライエッチング方法を示す半導体基板の要部断
面図、（ｂ）は、比較例であるドライエッチング方法を
示す半導体基板の要部断面図である。
【図６】エッチング特性の酸素流量依存性を示すグラフ
である。
【図７】ＩｒＯ2 膜のエッチング中における発光スペク
トルのデータを示すグラフである。
【図８】本発明の実施の形態２であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態２であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態３であるＦｅＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態３であるＦｅＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３であるＦｅＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態３であるＦｅＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態３であるＦｅＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態３であるＦｅＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態３であるＦｅＲＡＭの製
造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板（ウエハ） ２ 素子分離溝 ３ ｐ型ウエル ４ 酸化シリコン膜 ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ型半導体領域（ソース、ドレイン） ８ 窒化シリコン膜 ９ 窒化シリコン膜 １０ 酸化シリコン膜 １１ 酸化シリコン膜 １３、１４ コンタクトホール １５ プラグ １６ 酸化シリコン膜 １７ スルーホール １８ プラグ １９ 酸化シリコン膜 ２０ スルーホール ２１ プラグ ２２ 下部電極 ２２Ａ ＩｒＯ2 膜 ２３ 酸化シリコン膜 ２４ レジストマスク ２５ 容量絶縁膜 ２５Ａ ＰＺＴ膜 ２６ 上部電極 ２６Ａ ＩｒＯ2 膜 ２７ レジストマスク ３０ フィールド酸化膜 ３１ 酸化シリコン膜 ３２、３３ コンタクトホール ３４ プラグ ３５ 窒化シリコン膜 ３６ ＴｉＮ膜 ３７ 下部電極 ３７Ａ Ｐｔ膜 ３８ 容量絶縁膜 ３８Ａ ＰＺＴ膜 ３９ 上部電極 ３９Ａ ＩｒＯ2 膜 ４０ レジストマスク ４１ レジストマスク ４２ 酸化シリコン膜 ４３、４４ スルーホール ４５ 配線 ４６ 酸化シリコン膜 ４７ スルーホール ４８ ビット線 ５１ 酸化シリコン膜 ５２ Ｔｉ膜 ５３ Ｐｔ膜 ５４ ＰＺＴ膜 ５５ ＩｒＯ2 膜 ５６ レジストマスク ５７ 側壁付着膜 １００ マグネトロンＲＩＥエッチャー １０１ チャンバ １０２ 下部電極 １０３ 上部電極 １０４ ＲＦ電源 １０５ ガス導入管 １０６ ウォール板 １０７ バッフル板 １０８ 真空ポンプ １０９ 回転磁石 １１０ 細管集合板 １１１ クランプ １１２ 石英ガラス窓 １１３ Ｏリング １１４ プラズマ １１５ 発光検出モニタ １１６ モノクロメータ １１７ ペンレコーダ ＢＬ ビット線 Ｃ 情報蓄積用容量素子（キャパシタ） Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AA17 AD12 AD33 AD62 AD70 AE08 AE20 AG10 5F004 BA08 BA14 BA20 BB13 CA04 CB02 CB15 DA04 DA23 DA26 DA27 DB00 DB08 DB13 EA05 EA06 EA13 EB02 5F038 AC05 AC09 AC15 AC18 DF05 EZ06 EZ15 EZ17 5F083 AD02 AD42 AD48 AD51 FR02 GA27 HA02 JA13 JA14 JA15 JA17 JA32 JA36 JA38 JA39 JA40 JA43 JA56 MA06 MA18 MA20 NA01 PR03 PR07 PR21 PR22 PR33 PR40

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法；パターニングされたフォト
    レジスト膜が形成された半導体ウエハの第１の主面上の
    ＩｒまたはＩｒＯ2 を主要な構成要素とする第１の膜に
    対して、塩素ガスをエッチングガスの主成分として含
    み、かつ酸素を添加ガスとして含むガス雰囲気中で、ド
    ライエッチング処理を施す工程。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１の膜は、ＩｒＯ2 を主要な構
    成要素とする膜であることを特徴とする半導体集積回路
    装置の製造方法。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の製
    造方法であって、前記ドライエッチング処理中にパター
    ンの側壁に付着した側壁付着膜を、前記ドライエッチン
    グ処理中またはそれに続く気相プロセス中において除去
    する工程を有していることを特徴とする半導体集積回路
    装置の製造方法。
  4. 【請求項４】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）パターニングされた耐エッチングマスク層が形成
    された半導体ウエハの第１の主面上のＩｒまたはＩｒＯ
    2 を主要な構成要素とする第１の膜に対して、塩素ガス
    をエッチングガスの主成分として含むガス雰囲気中でド
    ライエッチング処理を施す工程、（ｂ）前記工程中にＩ
    ｒからの発光をモニタすることによって、エッチングの
    終点を判定し、それに基づいて前記エッチングを停止す
    る工程。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法であって、前記第１の膜の下地膜は、ペロブスカ
    イト構造またはそれに準ずる構造を有する高誘電体また
    は強誘電体を主要な成分とする誘電体膜であることを特
    徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記誘電体膜は、ＢＳＴ、ＰＺＴ、Ｐ
    ＬＴ、ＰＬＺＴまたはＳＢＴを主要な成分とすることを
    特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記耐エッチングマスク層は、フォト
    レジスト膜であることを特徴とする半導体集積回路装置
    の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記モニタする発光の波長は、３５１
    nmであることを特徴とする半導体集積回路装置の製造方
    法。
  9. 【請求項９】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法； （ａ）パターニングされたフォトレジスト膜が形成され
    た半導体ウエハの第１の主面上の白金族金属またはその
    酸化物を主要な構成要素とする第１の膜に対して、塩素
    ガスをエッチングガスの主成分として含み、かつ酸素を
    添加ガスとして含むガス雰囲気中で、ドライエッチング
    処理を施す工程、（ｂ）前記第１の膜を越えて、それと
    は材質の異なる下地の第２の膜をエッチングしながら、
    前記第１のエッチング工程で付着した側壁付着膜を除去
    することにより、前記第１の膜に対してオーバエッチン
    グを施す工程。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法であって、前記オーバエッチングの量は、５０
    ％以上であることを特徴とする半導体集積回路装置の製
    造方法。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    の製造方法であって、前記オーバエッチング時のガス雰
    囲気は、塩素ガスをエッチングガスの主成分として含
    み、かつ酸素を添加ガスとして含むことを特徴とする半
    導体集積回路装置の製造方法。
  12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    の製造方法であって、前記第１の膜は、Ｐｔ、Ｒｕ、Ｒ
    ｕＯ2 、ＩｒまたはＩｒＯ2 を主要な構成要素とする膜
    であることを特徴とする半導体集積回路装置の製造方
    法。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法であって、前記オーバエッチング時のガス雰
    囲気は、前記ドライエッチング処理を施す工程（ａ）の
    ガス雰囲気と実質的に同一であることを特徴とする半導
    体集積回路装置の製造方法。
  14. 【請求項１４】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法；パターニングされたフォ
    トレジスト膜が形成された半導体ウエハの第１の主面上
    の、エッチング時に側壁付着を起こし易い成分を含む第
    １の膜に対して、塩素ガスをエッチングガスの主成分と
    して含み、かつ対レジスト選択比を低下させる作用を有
    するガスを添加ガスとして含むガス雰囲気中で、ドライ
    エッチング処理を施す工程。
  15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    の製造方法であって、前記第１の膜は、白金族金属、白
    金族金属酸化物または複酸化物、ペロブスカイト型化合
    物あるいはそれに準ずる構造を有する高誘電体または強
    誘電体を主要な構成要素とする膜であることを特徴とす
    る半導体集積回路装置の製造方法。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記対レジスト選択比を低下させ
    る作用を有するガスは、酸素であることを特徴とする半
    導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１６記載の半導体集積回路装置
    の製造方法であって、前記ガス雰囲気は、さらに不活性
    ガスを含むことを特徴とする半導体集積回路装置の製造
    方法。
  18. 【請求項１８】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）パターニングされたフォトレジスト膜が形成され
    た半導体ウエハの第１の主面上のエッチング時に側壁付
    着を起こし易い成分を含む第１の膜に対して、塩素ガス
    をエッチングガスの主成分として含み、かつ対レジスト
    選択比を低下させる作用を有するガスを添加ガスとして
    含むガス雰囲気中で、ドライエッチング処理を施す工
    程、（ｂ）前記第１の膜を越えて、それとは材質の異な
    る下地の第２の膜をエッチングしながら、前記第１の膜
    のエッチング工程で付着した側壁付着膜を除去すること
    により、前記第１の膜に対してオーバエッチングを施す
    工程。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    の製造方法であって、前記オーバエッチングの量は、５
    ０％以上であることを特徴とする半導体集積回路装置の
    製造方法。
  20. 【請求項２０】 請求項１９記載の半導体集積回路装置
    の製造方法であって、前記オーバエッチング時のガス雰
    囲気は、塩素ガスをエッチングガスの主成分として含
    み、かつ酸素を添加ガスとして含むことを特徴とする半
    導体集積回路装置の製造方法。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法であって、前記オーバエッチング時のガス雰
    囲気は、前記ドライエッチング処理を施す工程（ａ）の
    ガス雰囲気と実質的に同一であることを特徴とする半導
    体集積回路装置の製造方法。
  22. 【請求項２２】 （ａ）第１の主面を有する半導体基体
    領域と、（ｂ）前記第１の主面上に直接、または１つも
    しくはそれ以上の膜を介して形成された記憶用セルのキ
    ャパシタの一部を構成する下部電極と、（ｃ）前記下部
    電極上に形成された前記記憶用セルのキャパシタの一部
    を構成する高誘電体または強誘電体からなる情報蓄積用
    誘電体層と、（ｄ）前記情報蓄積用誘電体層上に形成さ
    れた前記記憶用セルのキャパシタの一部を構成するＩｒ
    またはＩｒＯ2 からなる上部電極とを有し、前記上部電
    極のパターン側面は下方に広がったテーパを有し、その
    スロープの傾斜は８０°以下であることを特徴とする半
    導体集積回路装置。
  23. 【請求項２３】 請求項２２記載の半導体集積回路装置
    であって、前記情報蓄積用誘電体層は、ペロブスカイト
    構造またはそれに準ずる構造を有する高誘電体または強
    誘電体からなることを特徴とする半導体集積回路装置。
  24. 【請求項２４】 請求項２３記載の半導体集積回路装置
    であって、前記スロープの傾斜は、７５°以下であるこ
    とを特徴とする半導体集積回路装置。
  25. 【請求項２５】 請求項２４記載の半導体集積回路装置
    であって、前記情報蓄積用誘電体層は、ＰＺＴ、ＰＬＴ
    またはＰＬＺＴからなることを特徴とする半導体集積回
    路装置。
  26. 【請求項２６】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）パターニングされたフォトレジスト膜が形成され
    た半導体ウエハの第１の主面上の白金族金属またはその
    酸化物を主要な構成要素とする第１の膜に対して、塩素
    ガスをエッチングガスの主成分として含むガス雰囲気中
    で、ドライエッチング処理を施す工程、（ｂ）塩素ガス
    をエッチングガスの主成分として含み、かつ酸素を添加
    ガスとして含むガス雰囲気中で、前記第１の膜を越え
    て、それとは材質の異なる下地の第２の膜をエッチング
    しながら、前記第１の膜のエッチング工程で付着した側
    壁付着膜を除去することにより、前記第１の膜に対して
    オーバエッチングを施す工程。
  27. 【請求項２７】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）パターニングされたフォトレジスト膜が形成され
    た半導体ウエハの第１の主面上の白金族金属またはその
    酸化物を主要な構成要素とする第１の膜に対して、塩素
    ガスを含むエッチングガスに酸素を添加したガス雰囲気
    中で、ドライエッチング処理を施す工程、（ｂ）前記第
    １の膜を越えて、それとは材質の異なる下地の第２の膜
    をエッチングしながら、前記第１の膜のエッチング工程
    で付着した側壁付着膜を除去することにより、前記第１
    の膜に対してオーバエッチングを施す工程。
  28. 【請求項２８】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法；パターニングされたフォ
    トレジスト膜が形成された半導体ウエハの第１の主面上
    のＩｒまたはＩｒＯ2 を主要な構成要素とする第１の膜
    に対して、塩素ガスを含むエッチングガスに酸素を添加
    したガス雰囲気中で、ドライエッチング処理を施す工
    程。
  29. 【請求項２９】 （ａ）第１の主面を有する半導体基体
    領域と、（ｂ）前記第１の主面上に直接、または１つも
    しくはそれ以上の膜を介して形成された記憶用セルのキ
    ャパシタの一部を構成するＲｕまたはＲｕＯ2 からなる
    下部電極と、（ｃ）前記下部電極上に形成された前記記
    憶用セルのキャパシタの一部を構成するＰＺＴまたはそ
    れに準ずる強誘電体からなる情報蓄積用誘電体層と、
    （ｄ）前記情報蓄積用誘電体層上に形成された前記記憶
    用セルのキャパシタの一部を構成するＩｒまたはＩｒＯ
    2 からなる上部電極とを有することを特徴とする半導体
    集積回路装置。
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