JP2000223671A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 フォトレジスト膜のアッシングの際にルテニ
ウム膜が浸食あるいは消失を受けることを防止する。 【解決手段】 ＤＲＡＭのメモリセルの下部電極５１と
なるルテニウム膜５５上に白金膜７９を形成し、さらに
シリコン酸化膜７１を形成する。その後、シリコン酸化
膜７１上にフォトレジスト膜７０をパターニングする。
フォトレジスト膜７０をマスクとしてシリコン酸化膜７
１をエッチングし、シリコン酸化膜からなるハードマス
ク７２を形成する。ルテニウム膜５５上に白金膜７９が
存在する状態でフォトレジスト膜７０をアッシングによ
り除去する。その後、ハードマスク７２をマスクとして
白金膜７９およびルテニウム膜５５をエッチングし、下
部電極５１を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強（高）誘電体キ
ャパシタを有する半導体集積回路装置およびその製造方
法に関し、特に、キャパシタの下部電極を構成する導電
材料を高アスペクト比であるいは高異方性で形成するプ
ロセスに適用して有効な技術に関するものである。

【０００２】

【従来の技術】特開平１０−９８１６２号公報（湯之上
ら）には、Ｐｔなどの薄膜をレジストマスクを用いたド
ライエッチングでパターニングする際、蒸気圧の低い反
応生成物をパターンの側面に残留させず、しかも高い寸
法精度で微細なパターンを形成することを目的として、
少なくとも下側半分の側面がほぼ垂直で、頭部の外周部
に順テーパまたは丸みを有する所定のパターンのフォト
レジストをマスクにして、薄膜パターンの側面にその下
端に達する順テーパが形成されるように、ドライエッチ
ングによりパターニングする技術が記載されている。

【０００３】また、特開平８−１５３７０７号公報（渡
嘉敷）には、白金や導電性酸化物の微細パターンの形成
過程で、その表面に生じた炭素やハロゲン元素等の汚染
を除去し、かつ、電極表面状態を電極材料形成時と同等
あるいは極めて近い状態にすることを目的として、ルテ
ニウムまたはルテニウム酸化物等を含む電極を選択的に
ドライエッチングした後に、引き続き酸素、オゾン、水
蒸気または窒素酸化物ガスを用いて電極表面を処理する
技術が記載されている。

【０００４】また、特開平９−２６６２００号公報（中
川ら）は、強誘電体や白金の微細加工の容易な実現を目
的として、以下の製造技術を開示している。すなわち、
半導体基板およびデバイス絶縁膜上に下層白金膜、強誘
電体膜および上層白金膜の積層膜を形成し、さらに前記
積層膜厚の１０分の１以下の膜厚のチタン膜を形成す
る。チタン膜をフォトレジスト膜を用いてパターニング
した後、このパターニングされたチタン膜を用いて前記
積層膜厚を酸素濃度４０％の酸素および塩素の混合ガス
でエッチングする。その後チタン膜を塩素ガスでエッチ
ングし除去する。

【０００５】

【発明が解決しようとする課題】１Ｇbit 以降の大容量
ＤＲＡＭ(Dynamic Random Access Memory)は、メモリセ
ルの微細化に伴う蓄積電荷量の減少を補う対策として、
情報蓄積容量素子（キャパシタ）の容量絶縁膜を比誘電
率が２０程度であって非ペロブスカイト型構造を有する
Ｔａ₂ Ｏ₅ 、比誘電率が１００以上でＡＢＯ₃ 型複酸化
物すなわちペロブスカイト型複酸化物であるＢＳＴ
（（Ｂａ，Ｓｒ）ＴｉＯ₃ ）等の高誘電体材料、さらに
は、ＰＺＴ（ＰｂＺｒ_X Ｔｉ_1-X Ｏ₃ ) 、ＰＬＴ（Ｐｂ
Ｌａ_X Ｔｉ_1-XＯ₃ ) 、ＰＬＺＴ、ＰｂＴｉＯ₃ 、Ｓｒ
ＴｉＯ₃ 、ＢａＴｉＯ₃ といったペロブスカイト構造等
の結晶構造を含む強誘電体で構成することが検討されて
いる。他方、不揮発性メモリの分野においても、前記し
た強誘電体材料の分極反転を記憶保持に利用した強誘電
体メモリの開発が進められている。

【０００６】キャパシタの容量絶縁膜を前記のような強
誘電体材料で構成する場合、あるいは、不揮発性メモリ
の分極反転用膜に前記のような強誘電体材料を用いる場
合には、前記文献に記載されているように、強誘電体材
料膜を挟む電極用の導電膜をこれらの材料に対して親和
性の高い、例えば白金族元素（ルテニウム（Ｒｕ）、ロ
ジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏ
ｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ））を主構成材
料とする金属、あるいはそれらの酸化物で構成する必要
がある。

【０００７】ところが、それら白金族金属またはその酸
化物は、一般に異方性良くエッチングすることが困難で
あり、また、エッチング残りによる短絡不良の発生が懸
念される。たとえばＰｔを使用してキャパシタを形成す
る場合の問題点として、基板上に堆積したＰｔ薄膜をド
ライエッチングで加工する際に、蒸気圧の低い反応生成
物がパターンの側面に多量に付着し、これがキャパシタ
同士の短絡を引き起こす原因になる。このようなパター
ンの側面に付着する反応生成物の存在がパターンの異方
性を悪くする原因ともなる。

【０００８】すなわち、本発明者らの検討によれば、１
ＧビットＤＲＡＭのキャパシタに高誘電体のＢＳＴを容
量絶縁膜に用いた場合、下部電極のサイズとして0.１３
μｍの最小幅、0.４５μｍの高さが必要とされる。ま
た、下部電極間のスペースには0.１３μｍの間隔が要求
される。このような微細なパターンを実用に耐えるだけ
の信頼性とともに製造するには８０度以上、好ましくは
８５度以上のテーパ角が必要である。ここで、テーパ角
は、下部電極の側壁と下地材料表面とのなす角度をい
う。

【０００９】図３４は、テーパ角と微細パターン形状と
の関係を模式的に示した断面図である。図３４（ａ）に
示すようにテーパ角が９０度であることが理想である。
パターン底面の幅を0.１３μｍ、パターン高さを0.４５
μｍと仮定すれば、テーパ角が８０度の場合（図３４
（ｆ））では、パターン高さが実現できず、テーパ角が
８２度（図３４（ｅ））となって初めてパターン高さが
確保できる。しかしこれではパターン上面の面積が確保
できず、テーパ角が８５度の場合（図３４（ｄ））でパ
ターン上面の面積がある程度確保でき、テーパ角が８７
度の場合（図３４（ｃ））でパターン上面の面積が十分
に確保できる。テーパ角が８９度の場合（図３４
（ｂ））には、ほぼ理想状態となる。

【００１０】一方、本発明者らは、窒化チタン膜等をマ
スクとしてルテニウム等の白金族金属あるいはそれらの
酸化物を塩素を含む酸素プラズマにおいてエッチングす
る技術について検討し、エッチングガスの大流量化およ
びオーバーエッチングを図ることにより、テーパ角が８
９度のほぼ理想的なエッチング断面形状を実現する未だ
公知にされていない技術を開発した。

【００１１】ところが、エッチング直後においてはほぼ
理想的なエッチング断面形状であっても、マスクである
窒化チタン膜等を除去する処理の後に、そのマスク除去
処理によりエッチング形状が鈍るつまりテーパ角の鈍化
あるいはパターンの細りが発生するという問題がある。
また、マスク除去処理により下部電極である白金族金属
あるいはその酸化物の表面が粗面化し、容量絶縁膜の接
着性が低下するという問題がある。さらに、マスクであ
る窒化チタン膜の除去の際のエッチング処理により、柱
状下部電極の底部に隣接する下地絶縁膜の削れが生じ
る。このような削れの発生は、容量絶縁膜の段差被覆性
の困難性を高め、高信頼性の容量絶縁膜を形成する観点
からは好ましくない。

【００１２】本発明の目的は、ＢＳＴ等の強誘電体膜に
適したルテニウムあるいは酸化ルテニウム等の微細なエ
ッチング加工を実現することにある。

【００１３】また、本発明の目的は、窒化チタン膜等の
ハードマスクの除去工程に伴うパターンの細り、パター
ン上面の荒れの発生、下地絶縁膜の削れを防止し、高信
頼な容量絶縁膜の形成工程を提供することにある。

【００１４】さらに本発明の目的は、蓄積容量形成工程
を簡略化することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に項に分けて説
明すれば、次のとおりである。

【００１７】１．以下の構成を有する半導体集積回路装
置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成する第１の材料を主要な構成要素と
する複数の柱状下部電極； （ｃ）前記複数の柱状下部電極の各々の上端部に設けら
れた第２の材料を主要な構成要素とする被膜； （ｄ）前記複数の柱状下部電極の各々の側面および上面
に設けられたメモリセルの情報蓄積容量素子の容量絶縁
膜を構成する高誘電体または強誘電体からなる誘電体
膜； （ｅ）前記誘電体膜上に設けられたメモリセルの情報蓄
積容量素子を構成する単一または複数の上部電極；を有
し、前記第２の材料は、酸素を含むプラズマ雰囲気、酸
素ラジカルを含む雰囲気、またはオゾンを含む雰囲気に
おける前記第１の材料のエッチング速度に比較して小さ
なエッチング速度を有するものである。

【００１８】２．項１記載の半導体集積回路装置であっ
て、前記第１の材料は、ルテニウム、イリジウムまたは
それらの酸化物から選択された何れかの材料であり、前
記第２の材料は、白金、二酸化ルテニウム、酸化タンタ
ル、酸化チタン、ＢＳＴ、シリコン酸化物、イリジウム
または二酸化イリジウムから選択された何れかの材料で
ある。

【００１９】３．項２記載の半導体集積回路装置であっ
て、前記第１の材料はルテニウムであり、前記第２の材
料は白金である。

【００２０】４．項３記載の半導体集積回路装置であっ
て、前記複数の柱状下部電極の各々はその幅が狭い方向
の断面形状が２以上のアスペクト比を有する。

【００２１】５．以下の構成を有する半導体集積回路装
置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成する複数の柱状下部電極； （ｃ）前記複数の柱状下部電極の各々の側面および上面
に設けられたメモリセルの情報蓄積容量素子の容量絶縁
膜を構成する高誘電体または強誘電体からなる誘電体
膜； （ｄ）前記誘電体膜上に設けられたメモリセルの情報蓄
積容量素子を構成する単一または複数の上部電極；を有
し、前記上部電極の少なくともその表面部を構成する材
料が、酸素を含むプラズマ雰囲気、酸素ラジカルを含む
雰囲気、またはオゾンを含む雰囲気におけるルテニウム
のエッチング速度に比較して小さなエッチング速度を有
する。

【００２２】６．項５記載の半導体集積回路装置であっ
て、前記上部電極は、白金、イリジウムまたは二酸化イ
リジウムから選択された何れかの材料からなる。

【００２３】７．項５記載の半導体集積回路装置であっ
て、前記上部電極は、ルテニウムからなる下層部と、窒
化チタン、シリコン酸化物、酸化タンタル、二酸化ルテ
ニウム、白金、酸化チタン、イリジウムまたは二酸化イ
リジウムから選択された何れかの材料からなる上層部と
を含む。

【００２４】８．項７記載の半導体集積回路装置であっ
て、前記上部電極は、ルテニウムからなる下層部と、窒
化チタン、シリコン酸化物、酸化タンタルから選択され
た何れかの材料からなる上層部とを含む。

【００２５】９．以下の構成を有する半導体集積回路装
置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成する第１の材料を主要な構成要素と
する複数の柱状下部電極； （ｃ）前記複数の柱状下部電極の各々の上端部に設けら
れた第２の材料を主要な構成要素とする被膜； （ｄ）前記複数の柱状下部電極の各々の側面および上面
に設けられたメモリセルの情報蓄積容量素子の容量絶縁
膜を構成する高誘電体または強誘電体からなる誘電体
膜； （ｅ）前記誘電体膜上に設けられたメモリセルの情報蓄
積容量素子を構成し、少なくともその表面が第３の材料
で構成された単一または複数の上部電極；を有し、前記
第２および第３の材料は、酸素を含むプラズマ雰囲気、
酸素ラジカルを含む雰囲気、またはオゾンを含む雰囲気
における前記第１の材料のエッチング速度に比較して小
さなエッチング速度を有する。

【００２６】１０．項９記載の半導体集積回路装置であ
って、前記第１の材料は、ルテニウム、イリジウムまた
はそれらの酸化物から選択された何れかの材料であり、
前記第２の材料は、白金、二酸化ルテニウム、酸化タン
タル、酸化チタン、ＢＳＴ、シリコン酸化物、イリジウ
ムまたは二酸化イリジウムから選択された何れかの材料
であり、前記第３の材料は、窒化チタン、シリコン酸化
物、酸化タンタル、二酸化ルテニウム、白金、酸化チタ
ン、イリジウムまたは二酸化イリジウムから選択された
何れかの材料である。

【００２７】１１．項１０記載の半導体集積回路装置で
あって、前記第１の材料はルテニウムであり、前記第２
の材料は白金であり、前記第３の材料は窒化チタン、シ
リコン酸化物、酸化タンタルから選択された何れかの材
料である。

【００２８】１２．項１１記載の半導体集積回路装置で
あって、前記複数の柱状下部電極の各々はその幅が狭い
方向の断面形状が２以上のアスペクト比を有する。

【００２９】１３．以下の工程を含む半導体集積回路装
置の製造方法： （ａ）集積回路ウェハの主面上にメモリセルの情報蓄積
容量素子の下部電極を構成すべき導電性の第１の被膜を
形成する工程； （ｂ）前記第１の被膜上に、前記第１の被膜よりもフォ
トレジスト膜の除去工程におけるアッシング雰囲気での
エッチング速度が小さい第２の被膜を形成する工程； （ｃ）前記第２の被膜上に無機質の第３の被膜を形成す
る工程； （ｄ）前記第３の被膜上にフォトレジスト膜パターンを
形成する工程； （ｅ）前記フォトレジスト膜パターンがある状態で前記
第３の被膜に対してドライエッチングを施し、前記第２
の被膜上に前記第３の被膜の無機膜パターンを形成する
工程； （ｆ）前記フォトレジスト膜パターンをアッシングによ
り除去する工程； （ｇ）前記無機膜パターンがある状態で、前記第１およ
び第２の被膜に対して、ドライエッチングを施すことに
よって、前記第１および第２の被膜をパターニングする
工程； （ｈ）パターニングされた前記第１および第２の被膜表
面に前記メモリセルの情報蓄積容量素子の容量絶縁膜を
構成すべき誘電体膜を形成する工程。

【００３０】１４．項１３記載の半導体集積回路装置の
製造方法であって、前記第１の被膜はルテニウムからな
り、前記第２の被膜は白金、二酸化ルテニウム、酸化タ
ンタル、酸化チタン、ＢＳＴ、シリコン酸化物、イリジ
ウムまたは二酸化イリジウムから選択された何れかの材
料からなる。

【００３１】１５．項１４記載の半導体集積回路装置の
製造方法であって、さらに、 （ｉ）前記容量絶縁膜上に、単層または積層で構成さ
れ、少なくともその表面を構成する材料が、前記第１の
被膜よりもフォトレジスト膜の除去工程におけるアッシ
ング雰囲気でのエッチング速度が小さい材料で構成され
た導電性の第４の被膜を形成する工程； （ｊ）前記第４の被膜上にフォトレジスト膜パターンを
形成する工程； （ｋ）前記フォトレジスト膜パターンがある状態で前記
第４の被膜に対してドライエッチングを施し、前記第４
の被膜をパターニングする工程； （ｌ）前記フォトレジスト膜パターンをアッシングによ
り除去する工程；を含む。

【００３２】１６．項１５記載の半導体集積回路装置の
製造方法であって、前記第４の被膜は、ルテニウムから
なる下層と、窒化チタン、シリコン酸化膜または酸化タ
ンタルからなる上層との２層で形成される。

【００３３】１７．項１４記載の半導体集積回路装置の
製造方法であって、さらに、 （ｉ）前記容量絶縁膜上に、単層または積層で構成さ
れ、少なくともその表面を構成する材料が、前記第１の
被膜よりもフォトレジスト膜の除去工程におけるアッシ
ング雰囲気でのエッチング速度が小さい材料で構成され
た導電性の第４の被膜を形成する工程； （ｊ）前記第４の被膜上に無機膜の第５の被膜を形成す
る工程； （ｋ）前記第５の被膜上にフォトレジスト膜パターンを
形成する工程； （ｌ）前記フォトレジスト膜パターンがある状態で前記
第５の被膜に対してドライエッチングを施し、前記第５
の被膜の無機膜パターンを形成する工程； （ｍ）前記フォトレジスト膜パターンをアッシングによ
り除去する工程； （ｎ）前記無機膜パターンがある状態で、前記第４の被
膜に対して、ドライエッチングを施すことによって、前
記第４の被膜をパターニングする工程；を含む。

【００３４】１８．項１７記載の半導体集積回路装置の
製造方法であって、前記第４の被膜は、ルテニウムから
なる下層と、窒化チタンからなる上層との２層で形成さ
れ、前記第５の被膜は、シリコン酸化膜で構成される。

【００３５】１９．以下の工程を含む半導体集積回路装
置の製造方法： （ａ）集積回路ウェハの主面上にメモリセルの情報蓄積
容量素子の下部電極を構成すべき導電性の第１の被膜を
形成する工程； （ｂ）前記第１の被膜上に無機質の第３の被膜を形成す
る工程； （ｃ）前記第３の被膜上にフォトレジスト膜パターンを
形成する工程； （ｄ）前記フォトレジスト膜パターンがある状態で前記
第３の被膜に対してドライエッチングを施す工程； （ｅ）前記フォトレジスト膜パターンをアッシングによ
り除去する工程； （ｆ）前記第３の被膜がある状態で、前記第１の被膜に
対して、ドライエッチングを施すことによって、前記第
１の被膜をパターニングする工程； （ｇ）パターニングされた前記第１の被膜表面に前記メ
モリセルの情報蓄積容量素子の容量絶縁膜を構成すべき
誘電体膜を形成する工程；を有し、前記（ｄ）工程にお
けるドライエッチングは、前記第３の被膜の底面に達す
るまで行われることなく、前記第３の被膜に凹凸を形成
するものであり、前記ドライエッチングの後には前記第
３の被膜の凹部においても前記第３の被膜が残存してい
る。

【００３６】２０．以下の工程を含む半導体集積回路装
置の製造方法： （ａ）集積回路ウェハの主面上にメモリセルの情報蓄積
容量素子の下部電極を構成すべき導電性の第１の被膜を
形成する工程； （ｂ）前記第１の被膜上に無機質の第３の被膜を形成す
る工程； （ｃ）前記第３の被膜上にフォトレジスト膜パターンを
形成する工程； （ｄ）前記フォトレジスト膜パターンがある状態で前記
第３の被膜に対してドライエッチングを施し、前記第１
の被膜上に前記第３の被膜の無機膜パターンを形成する
工程； （ｅ）前記フォトレジスト膜パターンを除去する工程； （ｆ）前記無機膜パターンがある状態で、前記第１の被
膜に対して、ドライエッチングを施すことによって、前
記第１の被膜をパターニングする工程； （ｇ）パターニングされた前記第１の被膜表面に前記メ
モリセルの情報蓄積容量素子の容量絶縁膜を構成すべき
誘電体膜を形成する工程；を有し、前記（ｅ）工程にお
ける前記フォトレジスト膜パターンの除去は、ピーリン
グ法またはウェットエッチング法により行われる。

【００３７】また、本願の他の発明の概要を項に分けて
記載し、以下に示す。すなわち、 １．以下の工程を含む半導体集積回路装置の製造方法： （ａ）集積回路ウェハの主面上にメモリセルの情報蓄積
容量素子の下部電極を構成すべき第１の導電膜を形成す
る工程； （ｂ）前記第１の導電膜上に高誘電体または強誘電体膜
からなる第１の誘電体膜パターンを形成する工程； （ｃ）前記第１の誘電体膜パターンがある状態で、前記
第１の導電膜に対して、ドライエッチングを施すことに
よって、前記第１の導電膜をパターニングする工程； （ｄ）パターニングされた前記第１の導電膜および前記
第１の誘電体膜パターン表面に前記メモリセルの情報蓄
積容量素子の容量絶縁膜を構成すべき高誘電体または強
誘電体膜からなる第２の誘電体膜を形成する工程； （ｅ）前記第２の誘電体膜上に前記メモリセルの情報蓄
積容量素子の上部電極を構成すべき第２の導電膜を形成
する工程。

【００３８】２．前記項１において、前記（ｃ）工程で
はフォトレジストパターンは使用しないことを特徴とす
る半導体集積回路装置の製造方法。

【００３９】３．前記項２において、前記第１の誘電体
膜と前記第２の誘電体膜は、実質的に同一の分子構造を
有する物質からなることを特徴とする半導体集積回路装
置の製造方法。

【００４０】４．前記項３において、前記第１の導電膜
は白金族元素またはその酸化物からなることを特徴とす
る半導体集積回路装置の製造方法。

【００４１】５．以下の工程を含む半導体集積回路装置
の製造方法： （ａ）集積回路ウェハの主面上にメモリセルの情報蓄積
容量素子の下部電極を構成すべき白金族またはその酸化
物からなる第１の導電膜を形成する工程； （ｂ）前記第１の導電膜上に第１の無機膜パターンを形
成する工程； （ｃ）前記第１の無機膜パターンがある状態で、前記第
１の導電膜に対して、ドライエッチングを施すことによ
って、前記第１の導電膜をパターニングする工程； （ｄ）パターニングされた前記第１の導電膜および前記
第１の無機膜パターン表面に前記メモリセルの情報蓄積
容量素子の容量絶縁膜を構成すべき第２の誘電体膜を形
成する工程； （ｅ）前記第２の誘電体膜上に前記メモリセルの情報蓄
積容量素子の上部電極を構成すべき第２の導電膜を形成
する工程。

【００４２】６．前記項５において、前記（ｃ）工程で
はフォトレジストパターンは使用しないことを特徴とす
る半導体集積回路装置の製造方法。

【００４３】７．前記項６において、前記第１の無機膜
パターンはシリコン酸化膜からなることを特徴とする半
導体集積回路装置の製造方法。

【００４４】８．前記項６において、前記第１の無機膜
パターンは金属と窒素を含む化合物からなることを特徴
とする半導体集積回路装置の製造方法。

【００４５】９．以下の工程を含む半導体集積回路装置
の製造方法： （ａ）集積回路ウェハの主面上にメモリセルの情報蓄積
容量素子の下部電極を構成すべきルテニウム、イリジウ
ムまたはそれらの酸化物からなる第１の導電膜を形成す
る工程； （ｂ）前記第１の導電膜上に第１の白金膜パターンを形
成する工程； （ｃ）前記第１の白金膜パターンがある状態で、前記第
１の導電膜に対して、ドライエッチングを施すことによ
って、前記第１の導電膜をパターニングする工程； （ｄ）パターニングされた前記第１の導電膜および前記
第１の白金膜パターン表面に前記メモリセルの情報蓄積
容量素子の容量絶縁膜を構成すべき高誘電体または強誘
電体膜からなる第１の誘電体膜を形成する工程； （ｅ）前記第１の誘電体膜上に前記メモリセルの情報蓄
積容量素子の上部電極を構成すべき第２の導電膜を形成
する工程。

【００４６】１０．前記項９において、前記（ｃ）工程
ではフォトレジストパターンは使用しないことを特徴と
する半導体集積回路装置の製造方法。

【００４７】１１．前記項１０において、前記第１の導
電膜は、ルテニウムまたはその酸化物からなることを特
徴とする半導体集積回路装置の製造方法。

【００４８】１２．前記項１０において、前記第１の導
電膜は、イリジウムまたはその酸化物からなることを特
徴とする半導体集積回路装置の製造方法。

【００４９】１３．以下の構成を有する半導体集積回路
装置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成する複数の柱状下部電極； （ｃ）前記柱状下部電極の各々の側面および上面に設け
られたメモリセルの情報蓄積容量素子の容量絶縁膜を構
成する高誘電体または強誘電体膜からなる第１の誘電体
膜； （ｄ）前記柱状下部電極の各々の側面および上面に設け
られた前記第１の誘電体膜上に設けられたメモリセルの
情報蓄積容量素子を構成する単一または複数の上部電
極；を有し、前記複数の柱状下部電極の各々は、その上
面の面積がその底面の面積の２５％以下となるように、
その側面がテーパを有している。

【００５０】１４．前記項１３において、前記複数の柱
状下部電極の少なくとも一部は、その幅が狭い方向の断
面がほぼ三角形の形状を有することを特徴とする半導体
集積回路装置。

【００５１】１５．前記項１４において、前記複数の柱
状下部電極の各々はその幅が狭い方向の断面形状が２以
上のアスペクト比を有することを特徴とする半導体集積
回路装置。

【００５２】１６．前記項１４において、前記複数の柱
状下部電極の各々はその幅が狭い方向の断面形状が３以
上のアスペクト比を有することを特徴とする半導体集積
回路装置。

【００５３】１７．以下の構成を有する半導体集積回路
装置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成する複数の柱状下部電極； （ｃ）前記柱状下部電極の各々の側面および上面に設け
られたメモリセルの情報蓄積容量素子の容量絶縁膜を構
成する高誘電体または強誘電体膜からなる第１の誘電体
膜； （ｄ）前記柱状下部電極の各々の側面および上面に設け
られた前記第１の誘電体膜上に設けられたメモリセルの
情報蓄積容量素子を構成する単一または複数の上部電
極；を有し、前記複数の柱状下部電極の各々の上面に対
応する部分の対応するメモリセルの情報蓄積容量素子に
対する容量の寄与は３％以下である。

【００５４】１８．前記項１７において、前記複数の柱
状下部電極の少なくとも一部はその幅が狭い方向の断面
がほぼ三角形の形状を有することを特徴とする半導体集
積回路装置。

【００５５】１９．前記項１８において、前記複数の柱
状下部電極の各々はその幅が狭い方向の断面形状が２以
上のアスペクト比を有することを特徴とする半導体集積
回路装置。

【００５６】２０．前記項１８において、前記複数の柱
状下部電極の各々はその幅が狭い方向の断面形状が３以
上のアスペクト比を有することを特徴とする半導体集積
回路装置。

【００５７】２１．以下の構成を有する半導体集積回路
装置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成する複数の柱状下部電極； （ｃ）前記柱状下部電極の各々の側面および上面に設け
られたメモリセルの情報蓄積容量素子の容量絶縁膜を構
成する高誘電体または強誘電体膜からなる第１の誘電体
膜； （ｄ）前記柱状下部電極の各々の側面および上面に設け
られた前記第１の誘電体膜上に設けられたメモリセルの
情報蓄積容量素子を構成する単一または複数の上部電
極；を有し、前記複数の柱状下部電極の各々はその最大
の容積を占める下部電極主要部とその上面を覆うように
配置された材質の異なる下部電極上端部を含み、この下
部電極上端部の頭部両端部には前記下部電極主要部の頭
部両端部の断面形状と比較して大きな面取り形状を有し
ている。

【００５８】２２．前記項２１において、前記複数の柱
状下部電極の各々の下部電極上端部は台形状の断面を有
することを特徴とする半導体集積回路装置。

【００５９】２３．前記項２１において、前記複数の柱
状下部電極の各々の下部電極上端部は三角形状の断面を
有することを特徴とする半導体集積回路装置。

【００６０】２４．前記項２１において、前記複数の柱
状下部電極の各々の下部電極上端部は頭部側面が厚さ方
向に半分以上切り取られた長方形状の断面を有すること
を特徴とする半導体集積回路装置。

【００６１】２５．前記項２１において、前記複数の柱
状下部電極の各々の下部電極上端部は頭部側面が厚さ方
向に半分以上に渡って丸みを帯びさせた断面形状を有す
ることを特徴とする半導体集積回路装置。

【００６２】２６．以下の構成を有する半導体集積回路
装置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成するルテニウムまたはその酸化物を
主要な構成要素とする複数の柱状下部電極； （ｃ）前記複数の柱状下部電極の各々の上端部に設けら
れた白金からなる導電膜； （ｄ）前記柱状下部電極の各々の側面および上面に設け
られたメモリセルの情報蓄積容量素子の容量絶縁膜を構
成する高誘電体または強誘電体膜からなる第１の誘電体
膜； （ｅ）前記柱状下部電極の各々の側面および上面に設け
られた前記第１の誘電体膜上に設けられたメモリセルの
情報蓄積容量素子を構成する単一または複数の上部電
極。

【００６３】２７．前記項２６において、前記複数の柱
状下部電極の各々の厚さはその上に形成された前記導電
膜よりも厚いことを特徴とする半導体集積回路装置。

【００６４】２８．前記項２７において、前記複数の柱
状下部電極の各々の厚さはその上に形成された前記導電
膜よりも２倍以上厚いことを特徴とする半導体集積回路
装置。

【００６５】２９．以下の構成を有する半導体集積回路
装置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれダイナミックＲＡ
Ｍのメモリセルの情報蓄積容量素子を構成するイリジウ
ムまたはその酸化物を主要な構成要素とする複数の柱状
下部電極； （ｃ）前記複数の柱状下部電極の各々の上端部に設けら
れた白金からなる導電膜； （ｄ）前記柱状下部電極の各々の側面および上面に設け
られたメモリセルの情報蓄積容量素子の容量絶縁膜を構
成する高誘電体または強誘電体膜からなる第１の誘電体
膜； （ｅ）前記柱状下部電極の各々の側面および上面に設け
られた前記第１の誘電体膜上に設けられたメモリセルの
情報蓄積容量素子を構成する単一または複数の上部電
極。

【００６６】３０．前記項２９において、前記複数の柱
状下部電極の各々の厚さはその上に形成された前記導電
膜よりも厚いことを特徴とする半導体集積回路装置。

【００６７】３１．前記項３０において、前記複数の柱
状下部電極の各々の厚さはその上に形成された前記導電
膜よりも２倍以上厚いことを特徴とする半導体集積回路
装置。

【００６８】３２．以下の構成を有する半導体集積回路
装置： （ａ）第１の主面を有する集積回路基体； （ｂ）前記第１の主面上に設けられた第１の膜パター
ン； （ｃ）前記第１の膜パターン上に設けられた白金族元素
またはその酸化物からなる第２の膜パターン； （ｄ）前記第２の膜パターンをドライエッチングにより
パターニングする際に、その側面に付着した側壁付着
膜； （ｅ）前記側壁付着膜および前記第２の膜パターンを覆
うように、前記第１の膜パターン上に直接または間接に
形成された絶縁膜。

【００６９】３３．以下の工程を含む半導体集積回路装
置の製造方法： （ａ）集積回路ウェハの主面上に第１の膜を形成する工
程； （ｂ）前記第１の膜上に無機部材からなる第２の膜を形
成する工程； （ｃ）前記第２の膜上にフォトレジスト膜を形成する工
程； （ｄ）前記フォトレジスト膜をパターニングする工程； （ｅ）パターニングされた前記フォトレジスト膜がある
状態で、前記第２の膜に対してドライエッチング処理を
施すことによって、前記第２の膜をパターニングすると
ともに、そのパターニングの側面に側壁付着膜を形成す
る工程； （ｆ）パターニングされ、側壁付着膜を有する前記第２
の膜のある状態で、前記第１の膜に対して、ドライエッ
チング処理を施すことによって、前記第１の膜をパター
ニングする工程。

【００７０】さらに、本願のその他の発明の概要を項に
分けて記載し、以下に示す。すなわち、 １．（ａ）集積回路ウェハの主面上にメモリセルの情報
蓄積容量素子の下部電極を構成すべき白金族またはその
酸化物からなる第１の導電膜を形成する工程； （ｂ）前記第１の導電膜上に第１の無機膜パターンを形
成する工程； （ｃ）前記第１の無機膜パターンがある状態で、前記第
１の導電膜に対して、ドライエッチングを施すことによ
って、前記第１の導電膜をパターニングする工程； （ｄ）パターニングされた前記第１の導電膜および前記
第１の無機膜パターン表面に前記メモリセルの情報蓄積
容量素子の容量絶縁膜を構成すべき第２の誘電体膜を形
成する工程； （ｅ）前記第２の誘電体膜上に前記メモリセルの情報蓄
積容量素子の上部電極を構成すべき第２の導電膜を形成
する工程；を有し、前記第１の無機膜パターンはシリコ
ン窒化膜、白金膜、ルテニウム膜、ＢＳＴ膜、ＰＺＴ
膜、またはこれらとシリコン酸化膜との積層膜、の何れ
かからなることを特徴とする半導体集積回路装置の製造
方法。

【００７１】２．（ａ）第１の主面を有する集積回路基
体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成する複数の柱状下部電極； （ｃ）前記柱状下部電極の各々の側面および上面に設け
られたメモリセルの情報蓄積容量素子の容量絶縁膜を構
成する高誘電体または強誘電体膜からなる第１の誘電体
膜； （ｄ）前記柱状下部電極の各々の側面および上面に設け
られた前記第１の誘電体膜上に設けられたメモリセルの
情報蓄積容量素子を構成する単一または複数の上部電
極；を有し、前記複数の柱状下部電極の各々は、その上
面と前記第１の誘電体膜との間に第２の誘電体膜が形成
され、前記第１の誘電体膜が接する前記柱状下部電極の
第１の面積Ｓ１と、前記第２の誘電体膜が接する前記柱
状下部電極の第２の面積Ｓ２とは、Ｓ１／（Ｓ１＋Ｓ
２）＞８５％、の関係を有する半導体集積回路装置。

【００７２】３．前記項２において、前記第１の誘電体
膜の誘電率は前記第２の誘電体膜の誘電率以上であるこ
とを特徴とする半導体集積回路装置。

【００７３】４．（ａ）集積回路ウェハの主面上にメモ
リセルの情報蓄積容量素子の下部電極を構成すべき白金
族またはその酸化物からなる第１の導電膜を形成する工
程； （ｂ）前記第１の導電膜上に第１の導電膜よりも膜厚の
薄い第２の導電膜を形成する工程； （ｃ）前記第２の導電膜上に第１の無機膜パターンを形
成する工程； （ｄ）前記第１の無機膜パターンがある状態で、前記第
１および第２の導電膜に対して、ドライエッチングを施
すことによって、前記第１および第２の導電膜をパター
ニングする工程； （ｅ）パターニングされた前記第１および第２の導電膜
表面に前記メモリセルの情報蓄積容量素子の容量絶縁膜
を構成すべき第２の誘電体膜を形成する工程； （ｆ）前記第２の誘電体膜上に前記メモリセルの情報蓄
積容量素子の上部電極を構成すべき第２の導電膜を形成
する工程；を有し、前記（ｄ）工程の完了時またはオー
バーエッチングの期間中に前記第１の無機膜パターンが
エッチングされ、消失することを特徴とする半導体集積
回路装置の製造方法。

【００７４】５．前記項４において、前記第１の導電膜
の膜厚は、前記第２の導電膜の膜厚の１０倍以上である
ことを特徴とする半導体集積回路装置の製造方法。

【００７５】６．前記項５において、前記第１の導電膜
はルテニウム、イリジウムまたはそれらの酸化物からな
り、前記第２の導電膜は白金からなることを特徴とする
半導体集積回路装置の製造方法。

【００７６】７．前記項６において、前記第１の無機膜
パターンは、シリコン酸化膜からなることを特徴とする
半導体集積回路装置の製造方法。

【００７７】８．（ａ）第１の主面を有する集積回路基
体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
下の間隔を置いて配置され、それぞれメモリセルの情報
蓄積容量素子を構成するルテニウム、イリジウムまたは
それらの酸化物を主要な構成要素とする複数の柱状下部
電極； （ｃ）前記複数の柱状下部電極の各々の上端部に設けら
れた白金からなる導電膜； （ｄ）前記柱状下部電極の各々の側面および上面に設け
られたメモリセルの情報蓄積容量素子の容量絶縁膜を構
成する高誘電体または強誘電体膜からなる第１の誘電体
膜； （ｅ）前記柱状下部電極の各々の側面および上面に設け
られた前記第１の誘電体膜上に設けられたメモリセルの
情報蓄積容量素子を構成する単一または複数の上部電
極；を有し、前記複数の柱状下部電極の各々の厚さはそ
の上に形成された前記導電膜よりも１０倍以上厚いこと
を特徴とする半導体集積回路装置。

【００７８】９．（ａ）集積回路ウェハの主面上にメモ
リセルの情報蓄積容量素子の下部電極を構成すべき白金
族またはその酸化物からなる第１の導電膜を形成する工
程； （ｂ）前記第１の導電膜上に第１の導電膜よりも膜厚の
薄い第２の導電膜を形成する工程； （ｃ）前記第２の導電膜上に誘電体膜を形成する工程； （ｄ）前記誘電体膜上に前記メモリセルの情報蓄積容量
素子の上部電極を構成すべき白金族またはその酸化物か
らなる第３の導電膜を形成する工程； （ｅ）前記第３の導電膜上に第３の導電膜よりも膜厚の
薄い第４の導電膜を形成する工程； （ｆ）前記第４の導電膜をパターニングし、前記第４の
導電膜のパターンが存在する状態で前記第３の導電膜の
導電膜をパターニングする工程； （ｇ）前記第２の導電膜をパターニングし、前記第２の
導電膜のパターンが存在する状態で前記第１の導電膜の
導電膜をパターニングする工程；を有することを特徴と
する半導体集積回路装置の製造方法。

【００７９】１０．前記項９において、前記第１および
第３の導電膜はルテニウム、イリジウムまたはそれらの
酸化物であり、前記第２および第４の導電膜は白金であ
ることを特徴とする半導体集積回路装置の製造方法。

【００８０】１１．前記項１０において、前記第２およ
び第４の導電膜は残存することを特徴とする半導体集積
回路装置の製造方法。

【００８１】

【発明の実施の形態】以下の実施の形態では特に必要な
とき以外は同一または同様な部分の説明を原則として繰
り返さない。

【００８２】さらに、以下の実施の形態では便宜上その
必要があるときは、複数のセクションまたは実施の形態
に分割して説明するが、特に明示した場合を除き、それ
らはお互いに無関係なものではなく、一方は他方の一部
または全部の変形例、詳細、補足説明等の関係にある。

【００８３】また、本願で半導体集積回路装置というと
きは、シリコンウェハ上に作られるものだけでなく、特
にそうでない旨明示された場合を除き、ＴＦＴ液晶等の
他の基板上に作られるもの等も含むものとする。また、
本願でウェハの主面または主面上という場合は、状況に
より基板の主面それ自体または基板上に単層または多層
の薄膜が形成された上面をいう。

【００８４】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その数に限定されるもので
はなく、特定の数以上でも以下でもよい。

【００８５】更に、以下の実施の形態において、その構
成要素（要素ステップ等を含む）は、特に明示した場合
および原理的に明らかに必須であると考えられる場合を
除き、必ずしも必須のものではないことはいうまでもな
い。

【００８６】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは前記数値、範
囲等についても同様である。

【００８７】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。

【００８８】（実施の形態１）図１は、実施の形態１の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。

【００８９】図２は、実施の形態２のＤＲＡＭの等価回
路図である。図示のように、このＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）は、マトリクス状に配置された複数のワ
ード線ＷＬ（ＷＬ0 、ＷＬ1 、ＷＬn …）と複数のビッ
ト線ＢＬおよびそれらの交点に配置された複数のメモリ
セル（ＭＣ）により構成されている。１ビットの情報を
記憶する１個のメモリセルは、１個の情報蓄積容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されている。メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。

【００９０】次に、本実施の形態のＤＲＡＭの製造方法
を図面を用いて工程順に説明する。図３〜図１２および
図１５は、実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【００９１】まず、図３に示すように、素子分離領域お
よび不純物が導入されたウェル領域を形成する。

【００９２】ｐ型で比抵抗が１０Ωcm程度の単結晶シリ
コンからなる集積回路基体１（集積回路ウェハ）を用意
し、たとえば８５０℃程度でウェット酸化して形成した
膜厚１０nm程度の薄いシリコン酸化膜（図示せず）およ
びたとえばＣＶＤ（ChemicalVapor Deposition ）法で
形成した膜厚１４０nm程度のシリコン窒化膜（図示せ
ず）を集積回路基体１上に堆積する。なお、本願で集積
回路ウェハと言うときは、半導体集積回路装置製造用の
ウェハまたは半導体ウェハであって、ＳＯＳ、ＳＯＩ、
単結晶シリコン基板、ＴＦＴ等の絶縁基板を含む。ま
た、言うまでもないが、未加工のウェハだけでなく、ウ
ェハ工程途中の絶縁膜や導電膜が形成されたものも含ま
れる。また、本願で集積回路基体というときは、言うま
でもないことであるが、未加工のウェハやダイシング工
程が完了した半導体単結晶片だけでなく、ウェハ工程途
中のものも含まれる。一般に半導体チップはペレットを
指し、場合により半導体集積回路装置用ウェハまたは半
導体ウェハであって、ＳＯＳ、ＳＯＩ、単結晶シリコン
基板、ＴＦＴ等の絶縁基板を含む。

【００９３】次に、フォトレジスト膜（図示せず）をマ
スクにして、溝５が形成される領域の前記シリコン窒化
膜およびシリコン酸化膜をパターニングし、このシリコ
ン窒化膜をマスクとして集積回路基体１をドライエッチ
ングすることにより、素子分離領域の集積回路基体１に
深さ３００〜４００nm程度の溝５を形成する。

【００９４】次に、前記フォトレジスト膜を除去した
後、前記のエッチングによって溝５の内壁に生じたダメ
ージ層を除去するために、たとえば８５０〜９００℃程
度のウェット酸化による薄い（膜厚１０nm程度の）シリ
コン酸化膜６を溝５の内壁に形成し、たとえばオゾン
（Ｏ₃ ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積されたシリコン
酸化膜（図示せず）を３００〜４００nm程度の膜厚で堆
積する。このシリコン酸化膜は、１０００℃程度でドラ
イ酸化によりシンタリング（焼き締め）を行なってもよ
い。

【００９５】次に、このシリコン酸化膜をＣＭＰ法によ
り研磨して溝５以外の領域のシリコン酸化膜を除去し、
溝５の内部にシリコン酸化膜７を残して素子分離領域を
形成する。なお、このＣＭＰ法による研磨の前に、溝５
の領域にシリコン窒化膜を形成して、溝５領域のシリコ
ン酸化膜が過剰に深く研磨されるディッシングを防止す
ることができる。

【００９６】次に、集積回路基体１の表面に残存してい
るシリコン酸化膜およびシリコン窒化膜をたとえば熱リ
ン酸を用いたウェットエッチングで除去した後、メモリ
セルを形成する領域（メモリアレイ）の集積回路基体１
にｎ型不純物、たとえばＰ（リン）をイオン打ち込みし
てｎ型半導体領域１０を形成し、メモリアレイと周辺回
路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）
にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込み
してｐ型ウエル１１を形成し、周辺回路の他の一部（ｐ
チャネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純
物、たとえばＰ（リン）をイオン打ち込みしてｎ型ウエ
ル１２を形成する。また、このイオン打ち込みに続い
て、ＭＩＳＦＥＴのしきい値電圧を調整するための不純
物、たとえばＢＦ₂ （フッ化ホウ素）をｐ型ウエル１１
およびｎ型ウエル１２にイオン打ち込みする。ｎ型半導
体領域１０は、入出力回路などから集積回路基体１を通
じてメモリアレイのｐ型ウエル１１にノイズが侵入する
のを防止するために形成される。

【００９７】次に、集積回路基体１の表面をたとえばＨ
Ｆ（フッ酸）系の洗浄液を使って洗浄した後、集積回路
基体１を８５０℃程度でウェット酸化してｐ型ウエル１
１およびｎ型ウエル１２の各表面に膜厚７nm程度の清浄
なゲート酸化膜１３を形成する。特に限定はされない
が、前記ゲート酸化膜１３を形成した後、集積回路基体
１をＮＯ（酸化窒素）雰囲気中またはＮ₂ Ｏ（亜酸化窒
素）雰囲気中で熱処理することによって、ゲート酸化膜
１３と集積回路基体１との界面に窒素を偏析させてもよ
い（酸窒化処理）。

【００９８】次に、図４に示すように、ゲート酸化膜１
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥ
Ｔの一部を構成し、活性領域以外の領域ではワード線Ｗ
Ｌとして使用される。このゲート電極１４Ａ（ワード線
ＷＬ）の幅、すなわちゲート長は、メモリセル選択用Ｍ
ＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧
を一定値以上に確保できる許容範囲内の寸法で構成さ
れ、隣接するゲート電極１４Ａ（ワード線ＷＬ）同士の
間隔は、フォトリソグラフィの解像限界で決まる寸法で
構成できる。ゲート電極１４Ｂおよびゲート電極１４Ｃ
は、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャ
ネル型ＭＩＳＦＥＴの各一部を構成する。

【００９９】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、たとえばＰ（リン）など
のｎ型不純物がドープされた膜厚７０nm程度の多結晶シ
リコン膜を集積回路基体１上にＣＶＤ法で堆積し、次い
でその上部に膜厚５０nm程度のＷＮ（タングステンナイ
トライド）膜と膜厚１００nm程度のＷ膜とをスパッタリ
ング法で堆積し、さらにその上部に膜厚１５０nm程度の
シリコン窒化膜１５をＣＶＤ法で堆積した後、フォトレ
ジスト膜１６をマスクにしてこれらの膜をパターニング
することにより形成する。ＷＮ膜は、高温熱処理時にＷ
膜と多結晶シリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止するバリア層とし
て機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタン
ナイトライド）膜などを使用することもできる。

【０１００】次に、フォトレジスト膜１６を除去した
後、図５に示すように、ｎ型ウエル１２にｐ型不純物、
たとえばＢ（ホウ素）をイオン打ち込みしてゲート電極
１４Ｃの両側のｎ型ウエル１２にｐ^- 型半導体領域１７
を形成する。また、ｐ型ウエル１１にｎ型不純物、たと
えばＰ（リン）をイオン打ち込みしてゲート電極１４Ｂ
の両側のｐ型ウエル１１にｎ^- 型半導体領域１８を形成
し、ゲート電極１４Ａの両側のｐ型ウエル１１にｎ型半
導体領域１９を形成する。これにより、メモリアレイに
メモリセル選択用ＭＩＳＦＥＴＱｓが形成される。

【０１０１】次に、集積回路基体１上にＣＶＤ法で膜厚
５０〜１００nm程度のシリコン窒化膜２０を堆積した
後、メモリアレイのシリコン窒化膜２０をフォトレジス
ト膜２１で覆い、周辺回路のシリコン窒化膜２０を異方
性エッチングすることにより、ゲート電極１４Ｂ、１４
Ｃの側壁にサイドウォールスペーサ２０ａを形成する。
このエッチングは、ゲート酸化膜１３や素子分離溝５に
埋め込まれたシリコン酸化膜７の削れ量を最少とするた
めに、シリコン酸化膜に対するシリコン窒化膜２０のエ
ッチングレートが大きくなるようなエッチングガスを使
用して行う。また、ゲート電極１４Ｂ、１４Ｃ上のシリ
コン窒化膜１５の削れ量を最少とするために、オーバー
エッチング量を必要最小限にとどめるようにする。

【０１０２】次に、フォトレジスト膜２１を除去した
後、周辺回路領域のｎ型ウエル１２にｐ型不純物、たと
えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型Ｍ
ＩＳＦＥＴのｐ⁺ 型半導体領域２２（ソース、ドレイ
ン）を形成し、周辺回路領域のｐ型ウエル１１にｎ型不
純物、たとえばＡｓ（ヒ素）をイオン打ち込みしてｎチ
ャネル型ＭＩＳＦＥＴのｎ⁺ 型半導体領域２３（ソー
ス、ドレイン）を形成する。これにより、周辺回路領域
にＬＤＤ(Lightly Doped Drain) 構造を備えたｐチャネ
ル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴ
Ｑｎが形成される。

【０１０３】次に、図６に示すように、集積回路基体１
上に膜厚３００nm程度のＳＯＧ（Spin On Glass ）膜２
４をスピン塗布した後、集積回路基体１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。また、ＳＯＧ膜２４の上部に膜厚６００nm程
度のシリコン酸化膜２５を堆積した後、このシリコン酸
化膜２５をＣＭＰ法で研磨してその表面を平坦化する。
さらに、シリコン酸化膜２５の上部に膜厚１００nm程度
のシリコン酸化膜２６を堆積する。このシリコン酸化膜
２６は、ＣＭＰ法で研磨されたときに生じた前記シリコ
ン酸化膜２５の表面の微細な傷を補修するために堆積す
る。シリコン酸化膜２５、２６は、たとえばオゾン（Ｏ
₃ ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガ
スに用いたプラズマＣＶＤ法で堆積する。シリコン酸化
膜２６に代えてＰＳＧ(Phospho Silicate Glass)膜など
を堆積してもよい。

【０１０４】次に、フォトレジスト膜をマスクにしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域１９（ソース、ドレイン）の上部のシリ
コン酸化膜２６、２５およびＳＯＧ膜２４を除去する。
このエッチングは、シリコン窒化膜２０に対するシリコ
ン酸化膜２６、２５およびＳＯＧ膜２４のエッチングレ
ートが大きくなるような条件で行い、ｎ型半導体領域１
９や素子分離溝５の上部を覆っているシリコン窒化膜２
０が完全には除去されないようにする。続いて、前記フ
ォトレジスト膜をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部のシリコン窒化膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。このエッチングは、シリコン酸化膜（ゲ
ート酸化膜１３および素子分離溝５内のシリコン酸化膜
７）に対するシリコン窒化膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、シリコン窒化膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁にシリコン窒化膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
めシリコン窒化膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。

【０１０５】次に、フォトレジスト膜を除去し、フッ酸
＋フッ化アンモニウム混液などのエッチング液を使っ
て、コンタクトホール２８、２９の底部に露出した基板
表面のドライエッチング残渣やフォトレジスト残渣など
を除去した後、コンタクトホール２８、２９の内部にプ
ラグ３０を形成する。プラグ３０は、シリコン酸化膜２
６の上部にｎ型不純物（たとえばＰ（リン））をドープ
した多結晶シリコン膜をＣＶＤ法で堆積した後、この多
結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール
２８、２９の内部に残すことにより形成する。

【０１０６】次に、図７に示すように、シリコン酸化膜
２６の上部に膜厚２００nm程度のシリコン酸化膜３１を
堆積した後、集積回路基体１を８００℃程度で熱処理す
る。シリコン酸化膜３１は、たとえばオゾン（Ｏ₃ ）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。この熱処理によっ
て、プラグ３０を構成する多結晶シリコン膜中のｎ型不
純物がコンタクトホール２８、２９の底部からメモリセ
ル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗
化される。

【０１０７】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール２８の上部のシ
リコン酸化膜３１を除去してプラグ３０の表面を露出さ
せる。その後、新たなフォトレジスト膜をマスクにした
ドライエッチングで周辺回路領域のシリコン酸化膜３
１、２６、２５、ＳＯＧ膜２４およびゲート酸化膜１３
を除去することにより、ｎチャネル型ＭＩＳＦＥＴＱｎ
のｎ⁺ 型半導体領域２３（ソース、ドレイン）の上部に
コンタクトホール３４、３５を形成し、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ⁺ 型半導体領域２２（ソース、ドレ
イン）の上部にコンタクトホール３６、３７を形成す
る。

【０１０８】次に、フォトレジスト膜を除去した後、シ
リコン酸化膜３１の上部にビット線ＢＬおよび周辺回路
の第１層配線３８、３９を形成する。ビット線ＢＬおよ
び第１層配線３８、３９を形成するには、まずシリコン
酸化膜３１の上部に膜厚５０nm程度のＴｉ膜をスパッタ
リング法で堆積し、集積回路基体１を８００℃程度で熱
処理する。次いで、Ｔｉ膜の上部に膜厚５０nm程度のＴ
ｉＮ膜をスパッタリング法で堆積し、さらにその上部に
膜厚１５０nm程度のＷ膜と膜厚２００nm程度のシリコン
窒化膜４０とをＣＶＤ法で堆積した後、フォトレジスト
膜をマスクにしてこれらの膜をパターニングする。

【０１０９】シリコン酸化膜３１の上部にＴｉ膜を堆積
した後、集積回路基体１を８００℃程度で熱処理するこ
とにより、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型
ＭＩＳＦＥＴＱｎのｎ⁺ 型半導体領域２３（ソース、ド
レイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺
型半導体領域２２（ソース、ドレイン）の表面とプラグ
３０の表面とに低抵抗のＴｉＳｉ₂ （チタンシリサイ
ド）層４２が形成される。これにより、ｎ⁺ 型半導体領
域２３、ｐ⁺ 型半導体領域２２およびプラグ３０に接続
される配線（ビット線ＢＬ、第１層配線３８、３９）の
コンタクト抵抗を低減することができる。また、ビット
線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することによ
り、そのシート抵抗を２Ω／□以下にまで低減できるの
で、情報の読み出し速度および書き込み速度を向上させ
ることができると共に、ビット線ＢＬと周辺回路の第１
層配線３８、３９とを一つの工程で同時に形成すること
ができるので、ＤＲＡＭの製造工程を短縮することがで
きる。さらに、周辺回路の第１層配線（３８、３９）を
ビット線ＢＬと同層の配線で構成した場合には、第１層
配線をメモリセルの上層のＡｌ配線で構成する場合に比
べて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線
とを接続するコンタクトホール（３４〜３７）のアスペ
クト比が低減されるため、第１層配線の接続信頼性が向
上する。

【０１１０】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。

【０１１１】次に、フォトレジスト膜を除去した後、ビ
ット線ＢＬの側壁と第１層配線３８、３９の側壁とにサ
イドウォールスペーサ４３を形成する。サイドウォール
スペーサ４３は、ビット線ＢＬおよび第１層配線３８、
３９の上部にＣＶＤ法でシリコン窒化膜を堆積した後、
このシリコン窒化膜を異方性エッチングして形成する。

【０１１２】次に、図８に示すように、ビット線ＢＬお
よび第１層配線３８、３９の上部に膜厚３００nm程度の
ＳＯＧ膜４４をスピン塗布する。次いで、集積回路基体
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。ＳＯＧ膜４４は、ＢＰＳＧ
膜に比べてリフロー性が高く、微細な配線間のギャップ
フィル性に優れているので、フォトリソグラフィの解像
限界程度まで微細化されたビット線ＢＬ同士の隙間を良
好に埋め込むことができる。

【０１１３】次に、ＳＯＧ膜４４の上部に膜厚６００nm
程度のシリコン酸化膜４５を堆積した後、このシリコン
酸化膜４５をＣＭＰ法で研磨してその表面を平坦化す
る。シリコン酸化膜４５は、たとえばオゾン（Ｏ₃ ）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。

【０１１４】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積したシリコン酸化膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現でき
る。

【０１１５】次に、シリコン酸化膜４５の上部に膜厚１
００nm程度のシリコン酸化膜４６を堆積する。このシリ
コン酸化膜４６は、ＣＭＰ法で研磨されたときに生じた
前記シリコン酸化膜４５の表面の微細な傷を補修するた
めに堆積する。シリコン酸化膜４６は、たとえばオゾン
（Ｏ₃ ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【０１１６】次に、シリコン酸化膜４６の上部に膜厚５
０ｎｍ程度の窒化チタン膜４７を堆積する。窒化チタン
膜４７は、ＣＶＤ法あるいはスパッタ法により堆積でき
る。窒化チタン膜４７は、後に説明するルテニウム膜の
エッチングの際のストッパ膜として機能する。

【０１１７】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール２９の上部の窒化チ
タン膜４７を除去し、さらに、シリコン酸化膜４６、４
５、ＳＯＧ膜４４およびシリコン酸化膜３１を除去して
プラグ３０の表面に達するスルーホール４８を形成す
る。このシリコン酸化膜物系の被膜エッチングは、シリ
コン酸化膜４６、４５、３１およびＳＯＧ膜４４に対す
るシリコン窒化膜のエッチングレートが小さくなるよう
な条件で行い、スルーホール４８とビット線ＢＬの合わ
せずれが生じた場合でも、ビット線ＢＬの上部のシリコ
ン窒化膜４０やサイドウォールスペーサ４３が深く削れ
ないようにする。これにより、スルーホール４８がビッ
ト線ＢＬに対して自己整合で形成される。

【０１１８】次に、フォトレジスト膜を除去した後、フ
ッ酸＋フッ化アンモニウム混液などのエッチング液を使
って、スルーホール４８の底部に露出したプラグ３０の
表面のドライエッチング残渣やフォトレジスト残渣など
を除去する。その際、スルーホール４８の側壁に露出し
たＳＯＧ膜４４もエッチング液に曝されるが、ＳＯＧ膜
４４は、前記８００℃程度のシンタリングによってフッ
酸系のエッチング液に対するエッチングレートが低減さ
れているので、このウェットエッチング処理によってス
ルーホール４８の側壁が大きくアンダーカットされるこ
とはない。

【０１１９】次に、スルーホール４８の内部にプラグ４
９を形成する。プラグ４９は、導電性部材であれば良
く、特に材料は限定されない。たとえば多結晶シリコ
ン、金属化合物たとえば窒化チタン膜からなる。プラグ
４９は、たとえば集積回路基体１の全面へのスルーホー
ル４８を埋め込む多結晶シリコン膜の堆積の後、この多
結晶シリコン膜をエッチバックすることにより形成でき
る。

【０１２０】また、プラグ４９の上部にバリアメタル５
０を形成する。バリアメタル５０は、後に説明する情報
蓄積容量素子の下部電極とプラグ４９との間に形成され
ることとなり、情報蓄積容量素子の容量絶縁膜の熱処理
等、高温熱工程の際の下部電極とプラグ４９との反応を
抑制する作用を有する。バリアメタル５０としてたとえ
ば、チタン、アルミニウムおよびシリコンの合金を用い
ることができる。バリアメタル５０は、たとえば前記合
金を集積回路基体１の全面に堆積した後、スルーホール
４８以外の前記合金をエッチバックすることにより形成
できる。また、エッチバックに代えてＣＭＰ法による研
磨を用いることができる。

【０１２１】次に、図９に示すように、ルテニウム金属
からなる柱状の下部電極５１、ＢＳＴからなる容量絶縁
膜５３およびルテニウム金属からなる上部電極５４を有
する情報蓄積容量素子Ｃを形成する。このように下部電
極５１としてＢＳＴと親和性の高いルテニウム金属を用
いることにより、高誘電体あるいは強誘電体であるＢＳ
Ｔ膜を容量絶縁膜５３に用いることができる。また、上
部電極５４をもルテニウム金属とすることにより、高誘
電率のＢＳＴ膜を絶縁膜としたＭＩＭ（MetalInsulater
Metal ）キャパシタを親和性良く構成できる。これに
より１Ｇｂｉｔ以上のＤＲＡＭの実現を図ることができ
る。なお、本願で高誘電体とは、ＢＳＴ等のごとく比誘
電率が５０以上のものを示す。一般にＡＢＯ₃ 型ペロブ
スカイトまたはその類似構造ものもが多い。また、本願
で強誘電体とは、ＰＺＴ等のごとく比誘電率が少なくと
も１００以上のものを示す。一般にＡＢＯ₃ 型ペロブス
カイトまたはその類似構造（複合構造または層構造を含
む）ものもが多い。

【０１２２】柱状の下部電極５１の上面には、後に説明
するルテニウム膜のエッチングの際のハードマスクの一
部であるシリコン酸化膜５２が残存している。このよう
なシリコン酸化膜５２を残存させることによるプロセス
上のメリットは後述する。一方、シリコン酸化膜５２を
残存させることにより、下部電極５１と容量絶縁膜５３
との間に誘電率の小さなシリコン酸化膜５２が介在する
こととなり、下部電極５１の上面が実質上キャパシタと
して作用する場合の実効性が低下することとなる。しか
し、下部電極５１は、図１０（ａ）の平面図に示すよう
に、ビット線方向（ｘ方向）に長辺を有する長方形状の
平面パターンで形成され、図１０（ｂ）の斜視図に示す
ように、細長い柱状で形成される。本実施の形態の場合
の下部電極５１の寸法を例示すれば、下部電極５１の平
面パターンの長辺方向に0.３９μｍ、短辺方向に0.１３
μｍ、パターン間隔が0.１３μｍであり、柱状の下部電
極５１の高さが0.４５μｍである。このような数値を前
提にすると、キャパシタとして働くべき下部電極５１の
表面積は、上面部５１ａの面積（0.１３μｍ×0.３９μ
ｍ＝0.０５０７μｍ² ）＋側面部５１ｂの面積（0.１３
μｍ×0.４５μｍ×２＋0.３９μｍ×0.４５μｍ×２＝
0.４６８μｍ² ）であり、仮に下部電極５１の上面部５
１ａがキャパシタとして寄与しないとしても、下部電極
５１の側面部５１ｂの面積（0.４６８μｍ² ）が全表面
積（0.５１８７μｍ² ）の約９０％を占有するため、全
体としての容量値の低下は１０％程度に止まる。つま
り、情報蓄積容量素子Ｃの著しい蓄積性能の低下は発生
しない。このような容量値の低下は許容できる範囲内の
ものであり、後に説明するプロセス上のメリットが製造
工程の簡略化、信頼性の向上等に寄与することとなっ
て、総合的には本発明を適用することが技術的効果が大
きいと言える。

【０１２３】なお、下部電極５１の上面部５１ａがキャ
パシタとして寄与している割合は３％以下と考えられ
る。

【０１２４】なお、図１０（ａ）の平面パターンにおい
ては、長方形として描画しているが、実際の下部電極５
１の形状は、図示するような長方形状で形成されるわけ
ではなく、各稜部が丸みを帯びた形状あるいはテーパを
有する形状で形成される。すなわち、図１０（ａ）の平
面パターンはフォトリソグラフィマスクのパターンであ
り、露光光の回折現象等によりパターン形状は正確に再
現されず、実際には長円あるいは楕円に近い形状で形成
されることは言うまでもない。

【０１２５】以下、情報蓄積容量素子Ｃの形成工程を図
１１および図１２に従って説明する。図１１および図１
２は実施の形態１のＤＲＡＭの情報蓄積容量素子の製造
工程の一例を工程順に示した断面図である。なお、柱状
下部電極５１は、前記したとおり長方柱状形状を有する
が、図９に示す情報蓄積容量素子Ｃの断面図は、図１０
（ａ）におけるＡ−Ａ線断面を示している。一方、図１
１および図１２においては、図１０（ａ）におけるＢ−
Ｂ線断面について説明する。本発明が適用される微細加
工の領域では、図１０（ａ）に示すＢ−Ｂ線断面の方向
に下部電極５１がパターン幅0.１３μｍ、パターン間隔
0.１３μｍ、パターン高さが0.４５μｍで形成されるこ
ととなる。このような高アスペクト比の下部電極の形成
は、下部電極５１が異方性エッチングの困難なルテニウ
ム等白金族で形成されることを考慮すれば技術的困難性
が極めて高くなる。本発明は、このような技術的困難性
の高いエッチングを実現し、精密に形成された加工形状
を損なうことなく情報蓄積容量素子Ｃを簡便に信頼性良
く形成する点に意義があり、本発明の特徴を明瞭に説明
するためにエッチング困難な方向であるＢ−Ｂ線断面に
ついて説明する。また、図１１および図１２において
は、情報蓄積容量素子Ｃの部分のみを示す。

【０１２６】前記した図８の工程の後、図１１（ａ）に
示すように、窒化チタン膜４７上にルテニウム膜５５お
よびシリコン酸化膜５６を形成し、シリコン酸化膜５６
上にパターニングされたフォトレジスト膜５７を形成す
る。

【０１２７】ルテニウム膜５５は、たとえばスパッタ法
またはＣＶＤ法により形成でき、膜厚は0.４５μｍとす
る。ルテニウム膜５５は、後に下部電極５１となるもの
であり、その膜厚は下部電極５１の高さとなる。ルテニ
ウム膜５５の膜厚を調整することにより下部電極５１の
高さを調整できる。なお、ルテニウム膜５５に代えて、
二酸化ルテニウム膜を用いることができる。

【０１２８】シリコン酸化膜５６は、ルテニウム膜５５
をエッチングする際のハードマスクとして機能するもの
であり、その組成および膜厚は、後のエッチング工程で
減少することを考慮して決定する。ここでは、シリコン
酸化膜５６として、ＴＥＯＳ（テトラメトキシシラン）
ガスを原料ガスに含むプラズマＣＶＤ法により形成され
たシリコン酸化膜（以下ＰＴＥＯＳ膜という。）を用い
た場合を例示する。ＰＴＥＯＳ膜の場合、後のエッチン
グ工程により膜厚が減少することを考慮して、その膜厚
は0.３μｍとする。

【０１２９】フォトレジスト膜５７は、シリコン酸化膜
５６をパターニングする際のマスクに用いられ、通常の
フォトリソグラフィ工程により形成する。パターニング
は、図１０（ａ）の下部電極５１の平面パターンと同じ
パターンを用いる。すなわち、図１１（ａ）の断面図に
おいては、0.１３μｍのラインアンドスペースで形成さ
れる。パターンは、プラグ４９（バリアメタル５０）上
に形成し、後に下部電極５１がプラグ４９（バリアメタ
ル５０）に接続されるように形成する。フォトレジスト
膜５７の膜厚はたとえば0.３μｍとする。フォトレジス
ト膜５７は、解像度の向上を考慮してＥＢ（Electron B
eam ）レジストを用いることも可能である。

【０１３０】次に、図１１（ｂ）に示すように、フォト
レジスト膜５７をマスクとしてシリコン酸化膜５６をパ
ターニングし、ハードマスクとなるシリコン酸化膜５２
を形成する。シリコン酸化膜５６は異方性良くエッチン
グできるため、シリコン酸化膜５２は、再現性良くフォ
トレジスト膜５７のパターンを再現する。従って、シリ
コン酸化膜５２はその底部において0.１３μｍのライン
アンドスペースが確保される。シリコン酸化膜５６のエ
ッチングは、たとえば狭電極反応性イオンエッチングを
用いることができる。エッチング条件は、たとえば反応
圧力を５０ｍＴｏｒｒ、投入電力を上下電極に各々１ｋ
Ｗ、エッチングガスを四炭化八フッ素（Ｃ₄ Ｆ₈ ）、ア
ルゴンおよび酸素（Ｏ₂ ）を各々１２ｓｃｃｍ、４００
ｓｃｃｍおよび５ｓｃｃｍ、基板温度を０℃とすること
ができる。このようなエッチング条件では、ＰＴＥＯＳ
膜のエッチングレートは約３００ｎｍ／ｍｉｎでありフ
ォトレジスト膜５７に対する選択比は約３である。この
ため、シリコン酸化膜５６のエッチング完了時には約１
００ｎｍの膜厚のフォトレジスト膜５７がシリコン酸化
膜５２の上部に残存する。

【０１３１】次に、図１１（ｃ）に示すように、フォト
レジスト膜５７を除去する。フォトレジスト膜５７の除
去にはたとえば酸素プラズマを用いたアッシングにより
行える。これにより、パターニングされたシリコン酸化
膜５２が形成され、次工程におけるルテニウム膜５５の
エッチングの際のエッチングマスクに用いることができ
る。後に説明するように、ルテニウム膜５５のエッチン
グガスに酸素系ガスを用いるため、マスクとして耐酸化
性のマスクが必要であり、シリコン酸化膜５２からなる
マスクはこの要求を満足する。

【０１３２】次に、図１１（ｄ）に示すように、シリコ
ン酸化膜５２をマスクとしてルテニウム膜５５をエッチ
ングすることにより下部電極５１を形成する。このルテ
ニウム膜５５のエッチングは、以下のエッチング方法を
用いてエッチングすることができる。

【０１３３】図１３は、ルテニウム膜５５のエッチング
に使用するエッチング装置の一例を示した断面概念図で
ある。このエッチング装置は、その内容積が約３3.３リ
ットルの反応室１０１と、反応室１０１の排気口に接続
された真空配管１０２と、真空配管１０２の途中に配置
されたコントロールバルブＣＶと、真空配管１０２の他
方に接続されたターボ分子ポンプＴＭＰと、ターボ分子
ポンプＴＭＰの排気口側に設けられた荒引きバルブＲＶ
を介して接続されたメカニカルブースターポンプ（容積
型荒引き用ドライポンプ）ＭＢＰとからなるオイルフリ
ーな排気系を有する。反応室１０１は、減圧状態に維持
できるだけの機械的強度を有し、前記した排気系により
内部を高真空状態にすることができる。また、後に説明
するガス供給系からの供給される処理ガス（エッチング
ガス）を排気系により排気する際に、コントロールバル
ブＣＶによるコンダクタンスの調整により反応室１０１
内部の圧力を所望の値に調整することができる。

【０１３４】なお、反応室１０１の真空引きを大気圧か
ら低真空度領域まで行う荒引き真空系を設けても良い
が、図示は省略している。また、荒引き排気系はメカニ
カルブースターポンプＭＢＰに代えてターボ型ドライポ
ンプ、油回転ポンプ等を用いてもよい。

【０１３５】また、本エッチング装置は、マスフローコ
ントローラＭＦＣ１を介して塩素ガス（Ｃｌ₂ ）が、マ
スフローコントローラＭＦＣ２を介して酸素ガス
（Ｏ₂ ）が、反応室１０１に導入されるガス供給系を有
している。なお、各マスフローコントローラの入出力側
あるいは反応室１０１のガス導入部の直前等に適当なバ
ルブ（ストップバルブ）を挿入できるが、図示は省略し
ている。また、ガス供給系には適当なパージ系を設ける
ことができるが、これも図示は省略している。また、塩
素ガスと酸素ガスとの混合部分にマニホールドを設ける
こともできるが図示は省略している。さらに、他のガス
系、たとえばシリコン酸化膜のエッチング用のフッ素系
ガスの供給系、レジストアッシング用のガス系を設けて
もよい。

【０１３６】反応室１０１内には、試料台１０３が設置
されている。図示するように、半導体基板（半導体集積
回路装置製造用ウェハ）１は試料台１０３上にフェイス
アップで設置される。集積回路基体１は、たとえば６イ
ンチ径のシリコンウェハであり、たとえば静電チャック
により保持される。図示するように、本エッチング装置
は、反応室１０１に１枚のウェハが導入される１枚葉エ
ッチング装置である。また、図示するように、ガス供給
ノズル１１０からガスが供給される。また、試料台１０
３は、反応室１０１から電気的にアイソレーションさ
れ、バイアス用の高周波電力ＲＦ２が印加できるように
なっている。これにより集積回路基体１に高周波バイア
スを印加することが可能となる。

【０１３７】反応室１０１の上部は石英筒１０４で真空
封止され、石英筒１０４の周囲には誘導結合コイル１０
５が配置されている。誘導結合コイル１０５には、たと
えば１3.５６ＭＨｚの高周波電源ＲＦ１が接続されてい
る。高周波電源ＲＦ１の電力は、誘導結合コイル１０５
を介した誘導結合により石英筒１０４および反応室１０
１内にプラズマを発生する。このように誘導結合プラズ
マを用いて低動作圧力（高真空度領域）において高い密
度のプラズマを発生する。ただし、本装置は、誘導結合
プラズマに限られるものではなく、低圧力でのプラズマ
発生機構であればこれを適用することが可能である。た
とえば、ＥＣＲ（Electron CycrotoronResonans）プラ
ズマ、ＩＣＰ（Inductively Coupled Plasma）、マグネ
トロンＲＩＥプラズマ、ヘリコン波プラズマ等を用いて
もよい。

【０１３８】本エッチング装置の概要は前記の通りであ
るが、ルテニウム膜５５を異方性良くエッチングする際
に特徴的な装置特性を次に説明する。すなわち、ルテニ
ウム膜５５を異方性良くエッチングするには大流量のエ
ッチングガスが供給され、これが高速で排気される。ま
た、通常行われるよりの大きなオーバーエッチングが行
われる。オーバーエッチングの概念については後述す
る。

【０１３９】本エッチング装置では、酸素と塩素の各ガ
スのトータルガス流量の供給能力が２０００ｓｃｃｍと
いう大流量を可能とし、一方、このような大流量のガス
を供給しても十分に低い動作圧力（たとえば１５ｍＴｏ
ｒｒ）を得るために、ターボ分子ポンプＴＭＰとして最
大排気能力が２０００リットル／秒のものを用いてい
る。なお、ターボ分子ポンプＴＭＰの最大排気能力（圧
縮比）を確保するためにその背圧を十分に低くできるだ
けの荒引き系の排気能力（荒引きバルブＲＶおよび配管
のコンダクタンスを含めたメカニカルブースターポンプ
ＭＢＰの排気速度）が確保されていることはいうまでも
ない。

【０１４０】このように、排気速度が２０００リットル
／秒のターボ分子ポンプＴＭＰを用いて排気系を構成し
たことにより、たとえば酸素と塩素とのトータルガス流
量が約８００ｓｃｃｍのときに、実効排気速度として約
６００リットル／秒が得られる。なお、排気系の実効排
気速度とは、真空配管１０２、コントロールバルブＣＶ
のコンダクタンス、ターボ分子ポンプＴＭＰ、荒引き排
気系（メカニカルブースターポンプＭＢＰ、荒引きバル
ブＲＶおよび配管）を含めた排気系全体の排気速度をい
う。

【０１４１】次に、前記したエッチング装置を用いて、
ルテニウム膜５５をエッチング方法について説明する。

【０１４２】反応室１０１内にマスフローコントローラ
ＭＦＣ１，２を調整して塩素および酸素を各々８０ｓｃ
ｃｍおよび７２０ｓｃｃｍの流量で供給する。そして、
コントロールバルブＣＶを調整して１５ｍＴｏｒｒの圧
力に調整する。さらに、誘導結合コイル１０５および基
板に高周波電源ＲＦ１、２から各々５００Ｗおよび２０
０Ｗの高周波電力を印加してプラズマを生成させる。こ
のプラズマで生成した主に酸素イオンまたは酸素ラジカ
ルとルテニウム膜５５との反応によりエッチングを行
う。

【０１４３】また、このような条件で１００％のオーバ
ーエッチングを行う。ここで本明細書におけるオーバー
エッチングの概念を図１４を用いて説明する。図１４
は、たとえばチタンを含む下地膜（たとえば窒化チタン
膜（ＴｉＮ膜））上のルテニウム膜をエッチングした場
合のプラズマ発光強度を処理時間についてプロットした
グラフである。プラズマ発光は、たとえばチタンの発光
ピークである波長が４０６ｎｍの光をモニタできる。時
刻ｔ＝０でエッチングを開始する。Ｒｕ膜がエッチング
されている途中（時刻ｔ＝０〜Ｔ１）では、未だＴｉＮ
膜は露出していないので４０６ｎｍ光の発光強度は低い
レベルで維持される。時刻ｔ＝Ｔ１に達すると、エッチ
ングレートの相対的に速いウェハセンタの部分でＲｕＯ
₂ ／Ｒｕ膜のエッチングが終了し、下地のＴｉＮ膜が露
出しはじめる。この結果、４０６ｎｍ光の発光強度が上
昇しはじめ、時間の経過すなわち下地のＴｉＮ膜の露出
面積の増加に従い、４０６ｎｍ光の発光強度が上昇す
る。時刻ｔ＝Ｔ２に達すると、エッチングレートの相対
的に遅いウェハセンタの部分でもＲｕ膜のエッチングが
終了し、下地ＴｉＮ膜の全面が露出する。この結果、４
０６ｎｍ光の発光強度は高いレベルでほぼ一定に維持さ
れる。この時刻ｔ＝Ｔ２をジャストエッチング時刻と定
義し、ｔ＝０〜Ｔ２の時間をメインエッチング時間と定
義する。さらにエッチングを継続し、時刻ｔ＝Ｔ３でエ
ッチングを終了する。ｔ＝Ｔ２〜Ｔ３の時間をオーバー
エッチング時間と定義する。したがって、オーバーエッ
チングは、（Ｔ３−Ｔ２）／（Ｔ２−０）×１００
（％）と定義できる。なお、処理圧力が１５ｍＴｏｒｒ
の場合を例示しているが、処理圧力はプラズマが安定に
生成する圧力であれば良く、１００ｍＴｏｒｒから0.１
ｍＴｏｒｒの範囲、さらに好ましくは３０ｍＴｏｒｒか
ら１ｍＴｏｒｒの範囲で選択できる。

【０１４４】ルテニウム膜５５は、側壁付着性の部材で
あり、白金族等であるため、エッチング過程において反
応生成物がエッチング側壁に付着し、エッチングの異方
性を阻害してテーパ形状を呈する。しかし、前記のよう
な条件でエッチングを行うことによりルテニウム膜５５
をエッチングした下部電極５１の断面形状はほぼ垂直
（テーパ角が８９度）で形成できる。なお、側壁付着性
の部材とは、ドライエッチング時に生成物の蒸気圧が低
いために側壁に付着する傾向が強く、微細なエッチング
が困難とされるものをいい、主に、白金族元素それらを
含む酸化物または副酸化物（白金族等）、ペロブスカイ
ト等のＡＢＯ₃ 型遷移金属酸化物等をいう。ここで、白
金族元素またはその酸化物というときには、白金族元素
およびそれらを含む酸化物、白金元素およびそれらの構
成元素を含む酸化物ならびにそれらの構成元素の複数の
元素を含むまたは他の族と白金族元素を含む複酸化物、
それらの固溶体等を含む概念である。

【０１４５】このようにエッチング特性が改善されるの
は、第１にエッチングガスが大流量で供給されるため、
生成された反応生成物（主にＲｕＯ₄ 、ＲｕＯ_X ）が高
速で排気されるためである。白金族元素のエッチングで
は、蒸気圧の低い反応生成物（特にＲｕＯ_X ）が形成さ
れるため、側壁付着しやすく、この付着物がエッチング
形状を阻害するが、高速排気されれば側壁付着する確率
が低下し、エッチング形状が改善される。なお、オーバ
ーエッチングが２０％程度であっても、高速排気するだ
けでエッチング形状のテーパ角は８４度程度に改善され
る。

【０１４６】また、エッチング特性が改善されるのは、
第２にオーバーエッチングを１００％行うためである。
つまり、ルテニウム膜５５のエッチングはあるテーパ角
をもって終了しているため、オーバーエッチングの状況
下では、下地材料である窒化チタン膜４７が露出してい
る。この窒化チタン膜は酸素イオンあるは酸素ラジカル
によりエッチングされることがないため、エッチング底
面からの反応生成物は発生せず、側壁への反応生成物の
飛来はない。側壁部においては酸素イオンあるは酸素ラ
ジカルによるエッチングと側壁部で発生した反応生成物
の再付着との競合が生じているが、前記したエッチング
状況下のように底部からの反応生成物の飛来が無い分だ
け反応生成物の飛来が減少し、エッチングが勝ることと
なる。このため、オーバーエッチング時の側壁付着物は
極めて少なくなり、これがテーパ角上昇の原因となる。

【０１４７】このように、前記条件下、すなわち、反応
圧力１５ｍＴｏｒｒ、プラズマソースパワー５００Ｗ、
ＲＦバイアスパワー２００Ｗ、酸素および塩素流用７２
０ｓｃｃｍおよび８０ｓｃｃｍ（総流量約８００ｓｃｃ
ｍ）の条件下で、オーバーエッチング量を１００％とす
ることにより、エッチング異方性をテーパ角で表して８
９度に向上することができる。

【０１４８】このようにルテニウム膜５５をテーパ角８
９度でエッチングできることは、ルテニウム等の白金族
元素系の金属あるいはその酸化物の垂直形状のエッチン
グが原理的に困難である、すなわち、反応生成物の蒸気
圧が低く、側壁付着性の高い反応性生成物が生じるエッ
チング系であることを考慮すれば、極めて顕著な効果で
あり、１ＧビットＤＲＡＭ級の微細加工を可能ならしめ
るものである。

【０１４９】また、このようなエッチング方法を用いる
ことにより、パターン幅およびスペースが0.１３μｍと
いう微細なパターン形状において、しかもパターン高さ
が0.４５μｍ（アスペクト比約3.５、すなわちアスペク
ト比２あるいは３以上の高アスペクト領域）というエッ
チング加工においては極めて厳しい状況下で、テーパ角
が８９度という理想的な柱状パターン（内部の詰まった
ものの他、シリンダー様のものも含む）の形成が実現で
きる。なお、本願で柱状パターンというときは、円柱や
正角柱に限らず、錐状や縦横の長さが異なるもの等を含
む。

【０１５０】これは、また、エッチングの微細加工マー
ジンが大きいことを示しており、リソグラフィの限界が
伸びて、更に微細なマスクの形成が可能となった場合に
は、本技術を用いて十分に微細な加工（パターン幅およ
びスペースが0.１３μｍ以下の微細パターンの加工）が
可能であることを意味する。

【０１５１】なお、前記のエッチング条件では、ルテニ
ウム膜５５に対するシリコン酸化膜５２（ＰＴＥＯＳ
膜）のエッチング選択比は約１０である。従って、0.４
５μｍのルテニウム膜５５のエッチングにおいてハード
マスクであるシリコン酸化膜５２は４５ｎｍ程度その膜
厚が減少することとなるが、大きなオーバーエッチング
（１００％）を施しているため、シリコン酸化膜５２の
ファセットが大きくなり、エッチング後のシリコン酸化
膜５２は図１１（ｄ）に示すような錐形状となる。その
高さは図示の通り約１００ｎｍである。

【０１５２】また、このルテニウム膜５５のエッチング
ではフォトレジスト膜をマスクとしては用いず、シリコ
ン酸化膜をハードマスクに用いる。これは、フォトレジ
スト膜よりもシリコン酸化膜の方がルテニウムとのエッ
チング選択比を大きくすることができるとともに、フォ
トレジスト膜からの有機物の離脱による側壁付着の生成
を防止してエッチング形状を改善できるという効果を有
する。

【０１５３】次に、図１１（ｅ）に示すように、シリコ
ン酸化膜５２をマスクとしてルテニウム膜５５の下地で
ある窒化チタン膜４７をエッチングする。窒化チタン膜
４７のエッチングは、たとえばＥＣＲ（Electron Cycro
tron Resonance）プラズマを用いて行うことができる。
エッチング条件は、たとえば処理圧力を８ｍＴｏｒｒ、
μ波電力を３００Ｗ、周波数８００ｋＨｚのＲＦバイア
ス電力を７０Ｗ、エッチングガスを三塩化ボロン（ＢＣ
ｌ₃ ）および塩素（Ｃｌ₂ ）を各々３０ｓｃｃｍおよび
７０ｓｃｃｍ、基板温度を５０℃とすることができる。
窒化チタン膜４７のエッチング処理によりシリコン酸化
膜５２（マスク）も一部削れ、その膜厚が図示するよう
に減少する。なお、シリコン酸化膜５２の稜部は前記の
ような工程で削られるため丸みを帯びる。このような丸
みを有しているため、次工程のＢＳＴ膜５８の堆積が被
覆性よく行えるというメリットがある。

【０１５４】次に、図１１（ｆ）に示すように、シリコ
ン酸化膜５２を除去することなくＢＳＴ膜５８を堆積す
る。ＢＳＴ膜５８はＣＶＤ法により堆積でき、その膜厚
は２０ｎｍとする。ＢＳＴ膜５８はＣＶＤ法により形成
されるため、本実施の形態のような微細加工され、アス
ペクト比が高い下部電極５１上にも均一に膜形成を行う
ことができる。なお、ＢＳＴ膜５８に代えて他の高誘電
体膜、たとえば酸化タンタル膜、ＰＺＴ、ＰＬＺＴ等を
用いてもよい。

【０１５５】このようにシリコン酸化膜５２を除去する
ことなくＢＳＴ膜５８を堆積するため、シリコン酸化膜
５２の除去処理に伴う下部電極５１の形状の変化、一般
に下部電極５１パターンの細り、下部電極５１の稜部の
丸まり等の微細加工にとって好ましくない形状変化を防
止することができる。可能な限り微細に加工した後に生
じるパターンの形状変化は、微細に加工したが故にその
影響が大きく、せっかく微細に加工できてもその後に形
状が変化してしまっては微細加工を行った意義が半減し
好ましくない。そこで、本発明では加工形状を阻害する
シリコン酸化膜５２の除去処理を省略し、最も精密に加
工された下部電極５１の状態を維持するものである。

【０１５６】また、シリコン酸化膜５２を除去しないこ
とにより、シリコン酸化膜５２の除去処理工程で発生す
るであろう下部電極５１表面の荒れを防止できる。シリ
コン酸化膜５２を除去すれば、シリコン酸化膜５２のエ
ッチング処理に伴い、下部電極５１の表面に荒れが発生
する。このような荒れ（粗面化）は、ＢＳＴ膜５８の接
着性を低下し、情報蓄積容量素子Ｃの信頼性を低下させ
る要因となり、著しい場合にはＢＳＴ膜５８の剥離を生
じてＤＲＡＭの歩留まりを低下させる恐れもある。そこ
で、本発明ではこのような荒れの発生を未然に防止する
ためにシリコン酸化膜５２を残存させるものである。

【０１５７】さらに、シリコン酸化膜５２の除去工程を
省略することにより、シリコン酸化膜５２の除去工程自
体がなくなり、ＤＲＡＭの製造工程が簡略化されるばか
りでなく、エッチング処理（シリコン酸化膜５２の除去
工程）の後の洗浄工程等除去工程に付随する処理工程を
も省略してＤＲＡＭ製造工程を簡略化することができ
る。

【０１５８】下部電極５１の上部にシリコン酸化膜５２
を残存させることにより前記のような工程上あるいはＤ
ＲＡＭの性能上のメリットがある。一方、前記したとお
りシリコン酸化膜５２を残存させることによるデメリッ
トは存在するが、本実施の形態のような寸法で微細加工
される下部電極５１に適用する限り、そのデメリットは
さほど支配的で無いことは前記した通りである。

【０１５９】次に、図１１（ｇ）に示すように、ＢＳＴ
膜５８を酸素雰囲気で熱処理（アニール）を行なう。熱
処理温度は約７００℃である。この熱処理によりＢＳＴ
膜５８の酸素欠陥をなくすことができる。７００℃とい
う温度条件は、酸素雰囲気における熱処理により下部電
極５１およびその上面の残留物が膨張等体積変化をしな
いという要件から選択される。シリコン酸化膜５２は７
００℃の酸素雰囲気熱処理で体積膨張することがなく、
前記要件を満足する。

【０１６０】次に、図１１（ｈ）に示すように、ＢＳＴ
膜５８上にルテニウム膜５９を堆積し、図１２（ｉ）に
示すようにルテニウム膜５９上にフォトレジスト膜６０
を形成する。フォトレジスト膜６０はＤＲＡＭのメモリ
セル領域を覆うように形成する。次に、図１２（ｊ）に
示すようにこのフォトレジスト膜６０をマスクとしてル
テニウム膜５９およびＢＳＴ膜５８をエッチングし、容
量絶縁膜５３および上部電極５４を形成する。その後、
フォトレジスト膜６０をアッシング等により除去し、ル
テニウムからなる下部電極５１、ＢＳＴからなる容量絶
縁膜５３およびルテニウムからなる上部電極５４を有す
る情報蓄積容量素子Ｃを完成する（図１２（ｋ））。こ
れにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに
直列に接続された情報蓄積容量素子Ｃとで構成されるＤ
ＲＡＭのメモリセルが完成する。

【０１６１】ルテニウム膜５９の堆積にはたとえばスパ
ッタ法またはＣＶＤ法を用いることができる。また、ル
テニウム膜５９およびＢＳＴ膜５８のエッチングには、
前記した図１３に示すエッチング装置を用いることがで
きる。エッチング条件は、たとえば反応圧力２ｍＴｏｒ
ｒ、プラズマソースパワー３００Ｗ、ＲＦバイアスパワ
ー６００Ｗ、四フッ化炭素（ＣＦ₄ ）およびアルゴン
（Ａｒ）を各々１０ｓｃｃｍおよび４０ｓｃｃｍで、オ
ーバーエッチング量を１０％とすることができる。この
ような条件では、エッチング形状は異方性を発揮せず、
テーパ角は約６０度となるが、ここでは微細加工を要求
されるわけではないので不都合はない。

【０１６２】なお、上部電極５４上には、適当なバリア
メタルを形成してもよい。また、上部電極５４を構成す
る材料としては、二酸化ルテニウム膜に代えて、窒化チ
タン膜、ルテニウム膜、あるいはタングステン膜を用い
ることができる。

【０１６３】次に、図１５に示すように、情報蓄積容量
素子Ｃの上部にＳＯＧからなるシリコン酸化膜６１を形
成する。シリコン酸化膜６１にＳＯＧ膜を用いた場合に
はメモリセルの形成された領域を平坦化すると同時に、
周辺回路領域との段差を緩和することができる。なお、
情報蓄積容量素子Ｃの上部とシリコン酸化膜６１との間
に膜厚４０nm程度のたとえばオゾン（Ｏ₃ ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積されたシリコン酸化膜を形成しても
良い。

【０１６４】次に、フォトレジスト膜をマスクにしたド
ライエッチングで周辺回路の第１層配線３８の上部のシ
リコン酸化膜６１、４６、４５、ＳＯＧ膜４４およびシ
リコン窒化膜４０を除去することにより、スルーホール
６２を形成する。また、同様に上部電極５４の上部のシ
リコン酸化膜６１を除去することにより、スルーホール
６３を形成する。その後、スルーホール６２、６３の内
部にプラグ６４を形成し、続いてシリコン酸化膜６１の
上部に第２層配線６５を形成する。プラグ６４は、シリ
コン酸化膜６１の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６２、６３の内部に残す
ことにより形成する。第２層配線６５は、シリコン酸化
膜６１の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。

【０１６５】その後、層間絶縁膜を介して第３層配線を
形成し、その上部にシリコン酸化膜とシリコン窒化膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のＤＲ
ＡＭが略完成する。

【０１６６】なお、第３層配線およびそれに接続するプ
ラグは第２層配線の場合と同様に形成することができ、
層間絶縁膜は、たとえば膜厚３００nm程度のシリコン酸
化膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm
程度のシリコン酸化膜で構成できる。シリコン酸化膜
は、たとえばオゾン（Ｏ₃ ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積できる。

【０１６７】本実施の形態によれば、下部電極５１の材
料としてＢＳＴのような強誘電性の容量絶縁膜５３に親
和性のよいルテニウムを用い、この下部電極５１のエッ
チングの際にハードマスクであるシリコン酸化膜５２を
残存させ、シリコン酸化膜５２を残存させた状態で容量
絶縁膜５３を形成する。これにより、シリコン酸化膜５
２の除去工程を省略して工程を簡略化することができ、
また、除去工程で発生するであろう下部電極５１上面の
荒れ、あるいは、下地の荒れを防ぎ、容量絶縁膜５３を
信頼性良く形成することができる。さらに、シリコン酸
化膜５２の除去工程で生じるであろう下部電極５１のパ
ターンの鈍りあるいは細りを防止して、微細に加工形成
されたル下部電極５１の形状を保持することができる。

【０１６８】なお、本実施の形態では、下部電極５１が
ルテニウム膜の場合を説明したが、二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることもできる。

【０１６９】また、本実施の形態では、ルテニウム膜５
５のエッチングストッパとして窒化チタン膜４７を用い
たが、窒化チタン膜４７に代えてシリコン窒化膜を用い
ることができる。すなわち、シリコン窒化膜も窒化チタ
ン膜４７と同様に酸素ラジカルを主体とするエッチング
作用に対して大きなエッチング選択比を有するため、本
実施の形態のエッチングストッパに用いることができ
る。この場合、シリコン窒化膜は不導体であるため、ル
テニウム膜５５のエッチング後つまり下部電極５１の形
成後にエッチングして除去する必要がなく、前記図１１
（ｅ）の工程は必要なくなる。この場合には、図１１
（ｄ）の工程の後のＢＳＴ膜５８を形成すればよい。従
って、工程を簡略化できる。ただし、下部電極５１上に
は比較的厚いシリコン酸化膜５２が残存する。しかし、
このようなシリコン酸化膜５２が情報蓄積容量素子Ｃの
性能を阻害するものではないことは前記した通りであ
る。

【０１７０】（実施の形態２）本実施の形態２のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。従って、
情報蓄積容量素子Ｃの製造方法について説明し、その他
の説明は省略する。

【０１７１】図１６は、実施の形態２のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図１６は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０１７２】実施の形態１の図８の工程の後、図１６
（ａ）に示すように、窒化チタン膜４７上にルテニウム
膜５５および白金膜６６を形成し、白金膜６６上にパタ
ーニングされたフォトレジスト膜６７を形成する。

【０１７３】ルテニウム膜５５については、実施の形態
１と同様であるため詳細な説明は省略する。白金膜６６
は、ルテニウム膜５５をエッチングする際のハードマス
クとして機能し、また下部電極の一部として機能するも
のである。その膜厚は後のエッチング工程で減少するこ
とを考慮して0.１μｍとする。

【０１７４】フォトレジスト膜６７は、白金膜６６をパ
ターニングする際のマスクに用いられ、通常のフォトリ
ソグラフィ工程により形成する。フォトレジスト膜６７
のパターニングは、実施の形態１の場合と相違し、白金
膜６６のエッチングの際の側壁部着物による底面積の増
加を考慮してあらかじめその幅を小さく形成する。すな
わち、図示するようにパターン幅を0.１μｍとして形成
する。また、パターン間隔は１９０ｎｍとする。フォト
レジスト膜６７の膜厚は、白金膜６６のエッチングの際
の減少分を考慮して３００ｎｍとする。フォトレジスト
膜６７にＥＢ（Electron Beam ）レジストを用いること
ができることは実施の形態１と同様である。なお、フォ
トレジスト膜６７は、その上部（稜部）が丸みを帯びた
形状、あるいは面取り形状、すなわちラウンドレジスト
で形成される。このようにフォトレジスト膜６７をラウ
ンドレジストで形成することにより白金のエッチングの
際の側壁付着物を低減して異方性よく白金をエッチング
することができる。

【０１７５】次に、図１６（ｂ）に示すように、フォト
レジスト膜６７をマスクとして白金膜６６をパターニン
グし、白金からなるハードマスク６８を形成する。白金
膜６６のエッチングには、たとえばマグネトロン反応性
イオンエッチングを用いることができる。エッチング条
件は、たとえば反応圧力を５ｍＴｏｒｒ、ＲＦ電力を２
ｋＷ、エッチングガスをアルゴン１５ｓｃｃｍ、基板温
度を３０℃とすることができる。すなわちスパッタリン
グで白金膜をエッチングする。このようなエッチング条
件では、白金のエッチングレートは約１５０ｎｍ／ｍｉ
ｎでありフォトレジスト膜６７に対する選択比は約１で
ある。このため、白金膜６６のエッチング完了時には約
２００ｎｍの膜厚のフォトレジスト膜６７がハードマス
ク６８の上部に残存する。また、フォトレジスト膜６７
およびハードマスク６８の側壁には側壁付着物６９が形
成される。側壁付着物６９は、白金エッチングの際に生
成する反応生成物の蒸気圧が低いため、再付着により形
成されるものであり、容易に形成できる。本実施の形態
では、この側壁付着物６９を次工程のルテニウム膜５５
のエッチングマスクに積極的に利用するものである。側
壁付着物６９が形成されることにより、ハードマスク６
８とともにマスクとして作用する領域が広がり、その領
域の底面部でルテニウム膜５５のパターニング寸法とし
て意図する0.１３μｍになるようにする。これにより0.
１３μｍ幅の下部電極パターンが形成される。

【０１７６】次に、図１６（ｃ）に示すように、フォト
レジスト膜６７を除去する。フォトレジスト膜６７の除
去は実施の形態１と同様である。

【０１７７】次に、図１６（ｄ）に示すように、ハード
マスク６８および側壁付着物６９をマスクとしてルテニ
ウム膜５５をエッチングすることにより下部電極５１を
形成する。ルテニウム膜５５のエッチングは、実施の形
態１と同様に行う。従って、ルテニウム膜５５は、異方
性よくテーパ角８９度でほぼ垂直に形成される。なお、
ルテニウム膜５５のエッチングに際して、ハードマスク
６８の稜部および側壁付着物６９の突出部がエッチング
されて丸みを帯びる。

【０１７８】次に、図１６（ｅ）に示すように、ハード
マスク６８および側壁付着物６９をマスクとしてルテニ
ウム膜５５の下地である窒化チタン膜４７をエッチング
する。窒化チタン膜４７のエッチングは、実施の形態１
と同様である。窒化チタン膜４７のエッチング処理によ
りハードマスク６８および側壁付着物６９も一部削れ、
その膜厚が図示するように減少する。なお、ハードマス
ク６８および側壁付着物６９の稜部は前記のような工程
で削られるためさらに丸みを帯びる。このような丸みを
有しているため、次工程のＢＳＴ膜５８の堆積が被覆性
よく行えるというメリットがある。

【０１７９】次に、図１６（ｆ）に示すように、ハード
マスク６８および側壁付着物６９を除去することなくＢ
ＳＴ膜５８を堆積する。ＢＳＴ膜５８は実施の形態１と
同様に形成できる。このようにハードマスク６８および
側壁付着物６９を除去することなくＢＳＴ膜５８を堆積
するメリットは、実施の形態１で説明したメリットと同
様である。その後の工程は実施の形態１と同様であるた
め説明を省略する。なお、下部電極５１の表面に残存す
るハードマスク６８は白金で構成されるため、耐熱性に
優れ、ＢＳＴ膜５８の酸化雰囲気における熱処理によっ
ても体積増加が発生しないばかりか変質も起こらない。

【０１８０】本実施の形態によれば、実施の形態１で説
明した効果に加えて、下部電極５１上部に残存させたハ
ードマスク６８が導電体である白金からなるため、ハー
ドマスク６８も下部電極５１の一部として機能させるこ
とができ、ハードマスク６８の上部に相当する面積分だ
け下部電極面積を増加できる。これにより、情報蓄積容
量素子Ｃの蓄積容量を増加してＤＲＡＭの性能向上を図
ることができる。なお、側壁付着物６９は一般に導電体
ではなく、側壁付着物６９がＢＳＴ膜５８と接する部分
はキャパシタとして機能することは期待できないが、こ
のような場合であっても、実施の形態１で説明したよう
に、その不利益の影響は余り大きくない。

【０１８１】なお、下部電極５１を二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることができること、窒化チタン膜４７をシリコン窒化
膜に代えることができることは実施の形態１と同様であ
る。

【０１８２】（実施の形態３）本実施の形態３のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。従って、
情報蓄積容量素子Ｃの製造方法について説明し、その他
の説明は省略する。

【０１８３】図１７は、実施の形態３のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図１７は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０１８４】実施の形態１の図８の工程の後、図１７
（ａ）に示すように、窒化チタン膜４７上にルテニウム
膜５５および白金膜６６を形成し、白金膜６６上にパタ
ーニングされたフォトレジスト膜７０を形成する。

【０１８５】ルテニウム膜５５については、実施の形態
１と同様であるため詳細な説明は省略する。白金膜６６
は、ルテニウム膜５５をエッチングする際のハードマス
クとして機能し、また下部電極の一部として機能するも
のである。その膜厚は後のエッチング工程で減少するこ
とを考慮して0.１μｍとする。

【０１８６】フォトレジスト膜７０は、白金膜６６をパ
ターニングする際のマスクに用いられ、通常のフォトリ
ソグラフィ工程により形成する。フォトレジスト膜７０
のパターニングは、実施の形態１の場合と相違し、白金
膜６６のエッチングの際のテーパ部の形成による底面積
の増加を考慮してあらかじめその幅を小さく形成する。
すなわち、図示するようにパターン幅を0.０８μｍとし
て形成する。また、パターン間隔は２６０ｎｍとする。
フォトレジスト膜７０の膜厚は、白金膜６６のエッチン
グの際の減少分を考慮して３００ｎｍとする。フォトレ
ジスト膜７０にＥＢ（Electron Beam ）レジストを用い
ることができることは実施の形態１と同様である。な
お、フォトレジスト膜７０は、実施の形態２と同様にそ
の上部（稜部）が丸みを帯びた形状、あるいは面取り形
状、すなわちラウンドレジストで形成される。

【０１８７】次に、図１７（ｂ）に示すように、フォト
レジスト膜７０をマスクとして白金膜６６をパターニン
グし、白金からなるハードマスク６８を形成する。白金
膜６６のエッチングには、実施の形態２と同様にマグネ
トロン反応性イオンエッチングを用いることができる
が、エッチングの条件が相違する。すなわちエッチング
条件は、たとえば反応圧力を１ｍＴｏｒｒ、ＲＦ電力を
２ｋＷ、エッチングガスを塩素（Ｃｌ₂ ）１５ｓｃｃ
ｍ、基板温度を３０℃とする。すなわち実施の形態２で
はスパッタリングで白金膜をエッチングしたが、実施の
形態３では塩素ラジカルによる化学的な作用により白金
膜６６をエッチングする。このようなエッチング条件で
は、白金のエッチングレートは約１５０ｎｍ／ｍｉｎで
ありフォトレジスト膜７０に対する選択比は約0.５とな
る。すなわち、フォトレジスト膜７０は大量に削られ、
エッチング終了時にはパターニングされた白金膜６６
（ハードマスク６８）に僅かに残存する程度までその膜
厚が減少する。しかし、パターニングされたハードマス
ク６８の側壁には、側壁付着物が形成されない。これは
塩素ラジカルによって側壁付着物が削りとられたためで
ある。ただし、白金膜６６の異方性は悪く、テーパ角が
約７５度となる。このためハードマスク６８の底部が当
初のフォトレジスト膜７０のパターン幅より太り、エッ
チング終了時にハードマスク６８底部の幅が0.１３μｍ
となる。これにより0.１３μｍ幅の下部電極パターンが
形成される。

【０１８８】次に、図１７（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０１８９】次に、図１７（ｄ）に示すように、ハード
マスク６８をマスクとしてルテニウム膜５５をエッチン
グすることにより下部電極５１を形成する。ルテニウム
膜５５のエッチングは、実施の形態１と同様に行う。従
って、ルテニウム膜５５は、異方性よくテーパ角８９度
でほぼ垂直に形成される。なお、ルテニウム膜５５のエ
ッチングに際して、ハードマスク６８も一部エッチング
されその膜厚が７０ｎｍまで減少する。

【０１９０】次に、図１７（ｅ）に示すように、ハード
マスク６８をマスクとしてルテニウム膜５５の下地であ
る窒化チタン膜４７をエッチングする。窒化チタン膜４
７のエッチングは、実施の形態１と同様である。窒化チ
タン膜４７のエッチング処理によりハードマスク６８も
一部削れ、その膜厚が図示するように減少する。なお、
ハードマスク６８の稜部は前記のような工程で削られる
ためさらに丸みを帯びる。このような丸みを有している
ため、次工程のＢＳＴ膜５８の堆積が被覆性よく行える
というメリットがある。

【０１９１】次に、図１７（ｆ）に示すように、ハード
マスク６８を除去することなくＢＳＴ膜５８を堆積す
る。ＢＳＴ膜５８は実施の形態１と同様に形成できる。
このようにハードマスク６８を除去することなくＢＳＴ
膜５８を堆積するメリットは、実施の形態１で説明した
メリットと同様である。その後の工程は実施の形態１と
同様であるため説明を省略する。なお、下部電極５１の
表面に残存するハードマスク６８は白金で構成されるた
め、耐熱性に優れ、ＢＳＴ膜５８の酸化雰囲気における
熱処理によっても体積増加が発生しないばかりか変質も
起こらないことは実施の形態２と同様である。

【０１９２】本実施の形態によれば、実施の形態１で説
明した効果に加えて、下部電極５１上部に残存させたハ
ードマスク６８が導電体である白金からなるためハード
マスク６８も下部電極５１の一部として機能し、また、
ハードマスク６８の側面に側壁付着物が形成されないた
め、ＢＳＴ膜５８と接するハードマスク６８の全領域を
キャパシタとして機能させることができる。すなわち、
ハードマスク６８の上面だけでなく、ハードマスク６８
の側面をもキャパシタとして機能させることができ。こ
れにより、下部電極５１およびハードマスク６８表面の
全表面積がキャパシタに寄与し、情報蓄積容量素子Ｃの
蓄積容量を実施の形態２に比較してさらに増加しＤＲＡ
Ｍの性能向上を図ることができる。つまり、実施の形態
１で説明したようなハードマスク６８を残存させること
による効果が得られるにもかかわらず、ハードマスク６
８を残存させることによる不利益が存在しない。

【０１９３】なお、下部電極５１を二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることができること、窒化チタン膜４７をシリコン窒化
膜に代えることができることは実施の形態１と同様であ
る。

【０１９４】（実施の形態４）本実施の形態４のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。従って、
情報蓄積容量素子Ｃの製造方法について説明し、その他
の説明は省略する。

【０１９５】図１８は、実施の形態４のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図１８は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０１９６】実施の形態１の図８の工程の後、図１８
（ａ）に示すように、窒化チタン膜４７上にルテニウム
膜５５、白金膜６６およびシリコン酸化膜７１を形成
し、シリコン酸化膜７１上にパターニングされたフォト
レジスト膜７０を形成する。

【０１９７】ルテニウム膜５５、白金膜６６について
は、実施の形態３と同様であるため詳細な説明は省略す
る。また、シリコン酸化膜７１は、実施の形態１のシリ
コン酸化膜５６と同様である。白金膜６６はルテニウム
膜５５をエッチングする際のハードマスクとして機能
し、また下部電極の一部として機能するものである。そ
の膜厚は後のエッチング工程で減少することを考慮して
0.１μｍとする。また、シリコン酸化膜５６は白金膜６
６をエッチングする際のハードマスクとして機能するも
のであり、その膜厚は後のエッチング工程で減少するこ
とを考慮して0.３μｍとする。

【０１９８】フォトレジスト膜７０は、シリコン酸化膜
７１をパターニングする際のマスクに用いられ、通常の
フォトリソグラフィ工程により形成する。フォトレジス
ト膜７０のパターニングは、実施の形態３の場合と同様
に、白金膜６６のエッチングの際のテーパ部の形成によ
る底面積の増加を考慮してあらかじめその幅を小さく形
成する。しかし、本実施の形態では白金膜６６のエッチ
ングを実施の形態３よりも異方性よく形成するため、パ
ターン幅を若干大きくし0.１μｍとして形成する。ま
た、パターン間隔は１９０ｎｍとする。フォトレジスト
膜７０の膜厚は、シリコン酸化膜７１のエッチングの際
の減少分を考慮して３００ｎｍとする。フォトレジスト
膜７０にＥＢ（Electron Beam ）レジストを用いること
ができることは実施の形態１〜３と同様である。

【０１９９】次に、図１８（ｂ）に示すように、フォト
レジスト膜７０をマスクとしてシリコン酸化膜７１をエ
ッチングし、白金膜６６をパターニングするためのハー
ドマスク７２を形成する。シリコン酸化膜は異方性よく
形成されるため、フォトレジスト膜７０のパターンを忠
実に再現し、ハードマスク７２の底部においてもパター
ン幅１００ｎｍ、パターン間隔１９０ｎｍで形成され
る。

【０２００】次に、図１８（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０２０１】次に、図１８（ｄ）に示すように、シリコ
ン酸化膜からなるハードマスク７２をマスクとして白金
膜６６をパターニングし、白金からなるハードマスク６
８を形成する。白金膜６６のエッチングには、実施の形
態２、３と同様にマグネトロン反応性イオンエッチング
を用いることができるが、エッチングの条件が相違す
る。すなわちエッチング条件は、たとえば反応圧力を５
ｍＴｏｒｒ、ＲＦ電力を1.２ｋＷ、エッチングガスを酸
素（Ｏ₂ ）および塩素（Ｃｌ₂ ）を各々８０ｓｃｃｍお
よび２０ｓｃｃｍ、オーバーエッチングを１００％、基
板温度を１６０℃とする。すなわち実施の形態２ではス
パッタリングで白金膜をエッチングし、実施の形態３で
は塩素ラジカルによる化学的エッチングを行ったが、実
施の形態４では酸素ラジカルによる化学的な作用により
白金膜６６を基板温度１６０℃という高温状態でエッチ
ングする。このようなエッチング条件では、白金のエッ
チングレートは約１５０ｎｍ／ｍｉｎでありシリコン酸
化膜からなるハードマスク７２に対する選択比は約１と
なる。このような条件では、ハードマスク６８の側壁に
は側壁付着物が形成されず、また、白金エッチングの異
方性は実施の形態３よりも改善されてハードマスク６８
のテーパ角は約８５度となる。このため、ハードマスク
６８の底部が当初のハードマスク７２のパターン幅より
太り、エッチング終了時にハードマスク６８底部の幅が
0.１３μｍとなる。これにより0.１３μｍ幅のラインア
ンドスペースパターンが形成される。このように白金膜
６６のエッチング特性が改善されるため、エッチング工
程のマージンが増加し、また、より高集積に対応が可能
な微細加工を行うことができる。

【０２０２】次に、図１８（ｅ）に示すように、ハード
マスク６８をマスクとしてルテニウム膜５５をエッチン
グすることにより下部電極５１を形成する。なお、この
段階でハードマスク７２も一部が削られ、その膜厚が減
少する。ルテニウム膜５５のエッチングは、実施の形態
１と同様に行う。従って、ルテニウム膜５５は、異方性
よくテーパ角８９度でほぼ垂直に形成される。

【０２０３】次に、図１８（ｆ）に示すように、ハード
マスク６８をマスクとしてルテニウム膜５５の下地であ
る窒化チタン膜４７をエッチングする。この段階でハー
ドマスク７２が削られ、ほぼ消滅する。窒化チタン膜４
７のエッチングは、実施の形態１と同様である。窒化チ
タン膜４７のエッチング処理によりハードマスク６８も
一部削れ、その膜厚が図示するように減少する。

【０２０４】次に、図１８（ｇ）に示すように、ハード
マスク６８を除去することなくＢＳＴ膜５８を堆積す
る。ＢＳＴ膜５８は実施の形態１と同様に形成できる。
このようにハードマスク６８を除去することなくＢＳＴ
膜５８を堆積するメリットは、実施の形態１で説明した
メリットと同様である。その後の工程は実施の形態１と
同様であるため説明を省略する。なお、下部電極５１の
表面に残存するハードマスク６８は白金で構成されるた
め、耐熱性に優れ、ＢＳＴ膜５８の酸化雰囲気における
熱処理によっても体積増加が発生しないばかりか変質も
起こらないことは実施の形態２と同様である。

【０２０５】本実施の形態によれば、実施の形態１で説
明した効果に加えて、下部電極５１上部に残存させたハ
ードマスク６８が導電体である白金からなるためハード
マスク６８も下部電極５１の一部として機能し、また、
ハードマスク６８の側面に側壁付着物が形成されないた
め、ＢＳＴ膜５８と接するハードマスク６８の全領域を
キャパシタとして機能させることができる。すなわち、
ハードマスク６８の上面だけでなく、ハードマスク６８
の側面をもキャパシタとして機能させることができ。こ
れにより、下部電極５１およびハードマスク６８表面の
全表面積がキャパシタに寄与し、情報蓄積容量素子Ｃの
蓄積容量を実施の形態２に比較してさらに増加しＤＲＡ
Ｍの性能向上を図ることができる。さらに、本実施の形
態では最初のパターニングを行うフォトレジスト膜７０
を実施の形態３よりも幅広に形成できるため、フォトリ
ソグラフィマージンを増加できる。逆にいえば、本実施
の形態の方が微細加工性に優れている。

【０２０６】なお、下部電極５１を二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることができること、窒化チタン膜４７をシリコン窒化
膜に代えることができることは実施の形態１と同様であ
る。

【０２０７】（実施の形態５）本実施の形態５のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。従って、
情報蓄積容量素子Ｃの製造方法について説明し、その他
の説明は省略する。

【０２０８】図１９は、実施の形態５のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図１９は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０２０９】実施の形態１の図８の工程の後、図１９
（ａ）に示すように、窒化チタン膜４７上にルテニウム
膜５５およびＢＳＴ膜７３を形成し、ＢＳＴ膜７３上に
パターニングされたフォトレジスト膜７０を形成する。

【０２１０】ルテニウム膜５５については、実施の形態
１と同様であるため詳細な説明は省略する。ＢＳＴ膜７
３は、ルテニウム膜５５をエッチングする際のハードマ
スクとして機能し、また容量絶縁膜の一部として機能す
るものである。その膜厚は後のエッチング工程で減少す
ることを考慮して0.１μｍとする。

【０２１１】フォトレジスト膜７０は、ＢＳＴ膜７３を
パターニングする際のマスクに用いられ、通常のフォト
リソグラフィ工程により形成する。フォトレジスト膜７
０のパターニングは、実施の形態２の場合と同様に、Ｂ
ＳＴ膜７３のエッチングの際のテーパ部の形成による底
面積の増加を考慮してあらかじめその幅を小さく形成す
る。すなわち、図示するようにパターン幅を0.１μｍと
して形成する。また、パターン間隔は１９０ｎｍとす
る。フォトレジスト膜７０の膜厚は、ＢＳＴ膜７３のエ
ッチングの際の減少分を考慮して３００ｎｍとする。フ
ォトレジスト膜７０にＥＢ（Electron Beam ）レジスト
を用いることができることは実施の形態１と同様であ
る。なお、フォトレジスト膜７０は、実施の形態２と同
様にその上部（稜部）が丸みを帯びた形状、あるいは面
取り形状、すなわちラウンドレジストで形成される。

【０２１２】次に、図１９（ｂ）に示すように、フォト
レジスト膜７０をマスクとしてＢＳＴ膜７３をパターニ
ングし、ＢＳＴからなるハードマスク７４を形成する。
ＢＳＴ膜７３のエッチングには、実施の形態３と同様に
行う。すなわちエッチング条件は、たとえば反応圧力を
１ｍＴｏｒｒ、ＲＦ電力を２ｋＷ、エッチングガスを塩
素（Ｃｌ₂ ）１５ｓｃｃｍ、基板温度を３０℃とする。
このようなエッチング条件では、ＢＳＴ膜７３のエッチ
ングレートは約１５０ｎｍ／ｍｉｎでありフォトレジス
ト膜７０に対する選択比は約１となる。エッチング終了
時にはパターニングされたＢＳＴ膜７３（ハードマスク
７４）のテーパ角は７０度から８０度となり、ハードマ
スク７４の底部が当初のフォトレジスト膜７０のパター
ン幅より太り、エッチング終了時にハードマスク７４底
部の幅が0.１３μｍとなる。これにより0.１３μｍ幅の
ラインアンドスペースパターンが形成される。

【０２１３】次に、図１９（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０２１４】次に、図１９（ｄ）に示すように、ハード
マスク７４をマスクとしてルテニウム膜５５をエッチン
グすることにより下部電極５１を形成する。ルテニウム
膜５５のエッチングは、実施の形態１と同様に行う。従
って、ルテニウム膜５５は、異方性よくテーパ角８９度
でほぼ垂直に形成される。なお、ルテニウム膜５５のエ
ッチングに際して、ハードマスク７４も一部エッチング
される。

【０２１５】次に、図１９（ｅ）に示すように、ハード
マスク７４をマスクとして窒化チタン膜４７をエッチン
グする。窒化チタン膜４７のエッチングは、実施の形態
１と同様である。窒化チタン膜４７のエッチング処理に
よりハードマスク７４も一部削れ、その膜厚が減少す
る。

【０２１６】次に、図１９（ｆ）に示すように、ハード
マスク７４を除去することなくＢＳＴ膜５８を堆積す
る。ＢＳＴ膜５８は実施の形態１と同様に形成できる。
このようにハードマスク７４を除去することなくＢＳＴ
膜５８を堆積するメリットは、実施の形態１で説明した
メリットと同様である。

【０２１７】次に、図１９（ｇ）に示すように、ＢＳＴ
膜５８に酸素雰囲気で熱処理を施す。このときＢＳＴか
らなるハードマスク７４をＢＳＴ膜５８とが一体化す
る。その後の工程は実施の形態１と同様であるため説明
を省略する。

【０２１８】本実施の形態によれば、実施の形態１で説
明した効果に加えて、下部電極５１上部に残存させたハ
ードマスク７４がＢＳＴからなるため、ハードマスク７
４とＢＳＴ膜５８とが一体化して形成される。このた
め、下部電極５１上部のＢＳＴ膜５８の接着性が極めて
良好になる。これにより情報蓄積容量素子Ｃを信頼性よ
く形成できる。また、ＢＳＴは強誘電材料であるため、
下部電極５１上部におけるキャパシタ容量値への寄与が
実施の形態１と比較して幾分大きくなる。このため情報
蓄積容量素子Ｃの蓄積容量が大きくできる。

【０２１９】なお、下部電極５１を二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることができること、窒化チタン膜４７をシリコン窒化
膜に代えることができることは実施の形態１と同様であ
る。

【０２２０】（実施の形態６）本実施の形態６のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。ただし、
本実施の形態では、実施の形態１の窒化チタン膜４７に
代えて、酸化チタン膜７５を用いる。酸化チタン膜７５
はＣＶＤ法またはスパッタ法により形成でき、膜厚は３
０ｎｍとする。従って、情報蓄積容量素子Ｃの製造方法
について説明し、その他の説明は省略する。

【０２２１】図２０は、実施の形態６のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図２０は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０２２２】実施の形態１の図８の工程の後（ただし窒
化チタン膜４７に代えて酸化チタン膜７５を形成してい
る。）、図２０（ａ）に示すように、酸化チタン膜７５
上にルテニウム膜５５および酸化チタン膜７６を形成
し、酸化チタン膜７６上にパターニングされたフォトレ
ジスト膜７０を形成する。

【０２２３】ルテニウム膜５５については、実施の形態
１と同様である。酸化チタン膜７６は、ルテニウム膜５
５をエッチングする際のハードマスクとして機能するも
のである。酸化チタン膜７６の膜厚は３０ｎｍとする。

【０２２４】フォトレジスト膜７０は、酸化チタン膜７
６をパターニングする際のマスクに用いられ、通常のフ
ォトリソグラフィ工程により形成する。フォトレジスト
膜７０のパターニングは、実施の形態１と同様にする。

【０２２５】次に、図２０（ｂ）に示すように、フォト
レジスト膜７０をマスクとして酸化チタン膜７６をパタ
ーニングし、ハードマスク７７を形成する。酸化チタン
膜７６のエッチングは、実施の形態３と同様に行うこと
ができる。また、酸化チタン膜７６は３０ｎｍと薄いの
で、エッチング異方性は問題にならず、フォトレジスト
膜７０とほぼ同一の寸法でハードマスク７７がパターニ
ングされる。これにより0.１３μｍ幅のラインアンドス
ペースパターンが形成される。

【０２２６】次に、図２０（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０２２７】次に、図２０（ｄ）に示すように、ハード
マスク７７をマスクとしてルテニウム膜５５をエッチン
グすることにより下部電極５１を形成する。ルテニウム
膜５５のエッチングは、実施の形態１と同様に行う。

【０２２８】次に、図２０（ｅ）に示すように、ハード
マスク７７（酸化チタン膜）および酸化チタン膜７５を
エッチングする。

【０２２９】次に、図２０（ｆ）に示すように、ＢＳＴ
膜５８を堆積する。ＢＳＴ膜５８は実施の形態１と同様
に形成できる。このようにハードマスク７７として酸化
チタンを用いて前記実施の形態１〜５と同様に下部電極
５１を形成できる。なお、酸化チタン膜に代えて酸化タ
ンタルを用いることもできる。

【０２３０】（実施の形態７）本実施の形態７のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。従って、
情報蓄積容量素子Ｃの製造方法について説明し、その他
の説明は省略する。

【０２３１】図２１は、実施の形態７のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図２１は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０２３２】実施の形態１の図８の工程の後（ただし、
実施の形態１の窒化チタン膜４７に代えてシリコン窒化
膜７８を形成する。）、図２１（ａ）に示すように、シ
リコン窒化膜７８上にルテニウム膜５５、白金膜７９お
よびシリコン酸化膜７１を形成し、シリコン酸化膜７１
上にパターニングされたフォトレジスト膜７０を形成す
る。

【０２３３】ルテニウム膜５５については、実施の形態
３と同様であるため詳細な説明は省略する。白金膜７９
は、ルテニウム膜５５をエッチングする際の一種のブロ
ッキング膜であり、下部電極５１の表面を保護する機能
を有する。また、白金膜７９は下部電極５１の一部とし
て機能する。白金膜７９の膜厚は３０ｎｍである。

【０２３４】シリコン酸化膜７１は、実施の形態１のシ
リコン酸化膜５６と同様である。シリコン酸化膜５６は
白金膜７９およびルテニウム膜５５をエッチングする際
のハードマスクとして機能するものであり、その膜厚は
後のエッチング工程で減少することを考慮して0.３μｍ
とする。

【０２３５】フォトレジスト膜７０は、シリコン酸化膜
７１をパターニングする際のマスクに用いられ、通常の
フォトリソグラフィ工程により形成する。フォトレジス
ト膜７０のパターニングは、実施の形態１の場合と同様
である。

【０２３６】次に、図２１（ｂ）に示すように、フォト
レジスト膜７０をマスクとしてシリコン酸化膜７１をエ
ッチングし、シリコン酸化膜からなるハードマスク７２
を形成する。シリコン酸化膜は異方性よく形成されるた
め、フォトレジスト膜７０のパターンを忠実に再現し、
ハードマスク７２の底部においてもパターン幅１３０ｎ
ｍ、パターン間隔１３０ｎｍで形成される。

【０２３７】次に、図２１（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０２３８】次に、図２１（ｄ）に示すように、シリコ
ン酸化膜からなるハードマスク７２をマスクとして白金
膜７９およびルテニウム膜５５をエッチングする。ルテ
ニウム膜５５のエッチングは、実施の形態１と同様に行
う。従って、ルテニウム膜５５は、異方性よくテーパ角
８９度でほぼ垂直に形成される。これにより下部電極５
１を形成する。なお、下部電極５１の上面には白金膜７
９が形成されており、白金膜はこのエッチング工程でほ
とんど削れないためルテニウム膜の肩削れを防止するこ
とができる。また、ハードマスク７２は大きく削られ、
下部電極５１の上部に僅かに残存する程度にその膜厚が
減少する。

【０２３９】次に、図２１（ｅ）に示すように、ハード
マスク７２を除去する。このハードマスク７２の除去工
程では白金膜７９はほとんど削られない。なお、下地は
シリコン窒化膜７８で構成されるため、下地が過剰にエ
ッチングされることもない。

【０２４０】次に、図２１（ｆ）に示すように、白金膜
７９を除去することなくＢＳＴ膜５８を堆積する。ＢＳ
Ｔ膜５８は実施の形態１と同様に形成できる。このよう
に白金膜７９を除去することなくＢＳＴ膜５８を堆積す
るメリットは、実施の形態１で説明したメリットと同様
である。その後の工程は実施の形態１と同様であるため
説明を省略する。

【０２４１】なお、下部電極５１の表面に残存するのは
白金膜７９であるため、耐熱性に優れ、ＢＳＴ膜５８の
酸化雰囲気における熱処理によっても体積増加が発生し
ないばかりか変質も起こらない。また、白金膜７９は下
部電極５１の一部として機能し、ＢＳＴ膜５８と接する
下部電極５１の全表面をキャパシタとして機能させるこ
とができる。これにより、下部電極５１の全表面積がキ
ャパシタに寄与し、情報蓄積容量素子Ｃの蓄積容量を増
加しＤＲＡＭの性能向上を図ることができる。

【０２４２】なお、下部電極５１を二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることができることは実施の形態１と同様である。

【０２４３】（実施の形態８）本実施の形態８のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。従って、
情報蓄積容量素子Ｃの製造方法について説明し、その他
の説明は省略する。

【０２４４】図２２は、実施の形態８のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図２２は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０２４５】実施の形態１の図８の工程の後、図２２
（ａ）に示すように、窒化チタン膜４７上にルテニウム
膜５５およびシリコン窒化膜８０を形成し、シリコン窒
化膜８０上にパターニングされたフォトレジスト膜７０
を形成する。

【０２４６】ルテニウム膜５５については、実施の形態
１と同様であるため詳細な説明は省略する。シリコン窒
化膜８０は、ルテニウム膜５５をエッチングする際のハ
ードマスクとして機能し、その膜厚はルテニウム膜５５
のエッチングの際の膜厚減少分を考慮して６０ｎｍとす
る。

【０２４７】フォトレジスト膜７０は、シリコン窒化膜
８０をパターニングする際のマスクに用いられ、通常の
フォトリソグラフィ工程により形成する。フォトレジス
ト膜７０のパターニングは、実施の形態１の場合と同様
である。

【０２４８】次に、図２２（ｂ）に示すように、フォト
レジスト膜７０をマスクとしてシリコン窒化膜８０をエ
ッチングし、シリコン窒化膜からなるハードマスク８１
を形成する。シリコン窒化膜は異方性よく形成されるた
め、フォトレジスト膜７０のパターンを忠実に再現し、
ハードマスク８１の底部においてもパターン幅１３０ｎ
ｍ、パターン間隔１３０ｎｍで形成される。

【０２４９】次に、図２２（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０２５０】次に、図２２（ｄ）に示すように、シリコ
ン酸化膜からなるハードマスク８１をマスクとしてルテ
ニウム膜５５をエッチングする。ルテニウム膜５５のエ
ッチングは、実施の形態１と同様に行う。従って、ルテ
ニウム膜５５は、異方性よくテーパ角８９度でほぼ垂直
に形成される。これにより下部電極５１を形成する。な
お、このエッチング工程でハードマスク８１は幾分エッ
チングされ、その膜厚は４０ｎｍに減少する。

【０２５１】次に、図２２（ｅ）に示すように、窒化チ
タン膜４７を除去する。この窒化チタン膜の除去工程で
は、ハードマスク８１がさらに削られ、その稜部が丸み
を帯びるようになる。この結果、次工程のＢＳＴ膜５８
の被覆性を向上し、情報蓄積容量素子Ｃの信頼性を向上
できる。

【０２５２】次に、図２２（ｆ）に示すように、ハード
マスク８１を除去することなくＢＳＴ膜５８を堆積す
る。ＢＳＴ膜５８は実施の形態１と同様に形成できる。
このようにハードマスク８１を除去することなくＢＳＴ
膜５８を堆積するメリットは、実施の形態１で説明した
メリットと同様である。さらに、本実施の形態ではハー
ドマスク８１として、シリコン酸化膜よりも誘電率の高
いシリコン窒化膜を用いているため、実施の形態１の場
合と比較して下部電極５１上部のキャパシタ容量値に寄
与する割合が大きくなる。その後の工程は実施の形態１
と同様であるため説明を省略する。

【０２５３】なお、下部電極５１を二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることができることは実施の形態１と同様である。

【０２５４】（実施の形態９）本実施の形態９のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭと情報蓄積容量素子Ｃの
構成および製造方法において相違するのみで、他の構成
および製造方法は実施の形態１と同様である。従って、
情報蓄積容量素子Ｃの製造方法について説明し、その他
の説明は省略する。

【０２５５】図２３は、実施の形態９のＤＲＡＭの情報
蓄積容量素子の製造工程の一例を工程順に示した断面図
である。図２３は、図１１および図１２と同様に、図１
０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡＭ
の情報蓄積容量素子Ｃの領域のみを示している。

【０２５６】実施の形態１の図８の工程の後（ただし、
実施の形態１の窒化チタン膜４７に代えてシリコン窒化
膜７８を形成する。）、図２３（ａ）に示すように、シ
リコン窒化膜７８上にルテニウム膜５５およびシリコン
酸化膜８２を形成し、シリコン酸化膜８２上にパターニ
ングされたフォトレジスト膜７０を形成する。

【０２５７】ルテニウム膜５５については、実施の形態
１と同様であるため詳細な説明は省略する。シリコン酸
化膜８２は、ルテニウム膜５５をエッチングする際のハ
ードマスクとして機能し、その膜厚はルテニウム膜５５
のエッチングが完了した時点でちょうど消失するように
膜厚を選択する。たとえば１５０ｎｍとする。

【０２５８】フォトレジスト膜７０は、シリコン酸化膜
８２をパターニングする際のマスクに用いられ、通常の
フォトリソグラフィ工程により形成する。フォトレジス
ト膜７０のパターニングは、シリコン酸化膜８２の膜厚
も考慮したうえで、ルテニウム膜５５のエッチングが完
了した時点でちょうどシリコン酸化膜８２が消失するよ
うに選択する。シリコン酸化膜８２の膜厚が１５０ｎｍ
の場合、たとえばパターン幅を８０ｎｍ、パターン間隔
を１８０ｎｍとする。

【０２５９】次に、図２３（ｂ）に示すように、フォト
レジスト膜７０をマスクとしてシリコン酸化膜８２をエ
ッチングし、シリコン窒化膜からなるハードマスク８３
を形成する。シリコン酸化膜は異方性よく形成されるた
め、フォトレジスト膜７０のパターンを忠実に再現し、
ハードマスク８３の底部においてもパターン幅８０ｎ
ｍ、パターン間隔１８０ｎｍが維持される。

【０２６０】次に、図２３（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０２６１】次に、図２３（ｄ）に示すように、シリコ
ン酸化膜からなるハードマスク８３をマスクとしてルテ
ニウム膜５５をエッチングする。ルテニウム膜５５のエ
ッチングは、実施の形態１のエッチング条件を若干変更
し、ルテニウム膜５５のエッチング形状が若干テーパ形
状を有する条件を選択する。たとえば実施の形態１では
オーバーエッチングを１００％行っているが、これを３
０％にする。その他の条件は実施の形態１の場合と同様
とする。このような条件では。ルテニウム膜５５はテー
パ角８９度にエッチングされず、８５度程度でエッチン
グされる。また、前記の通りルテニウム膜５５のエッチ
ング終了時点でハードマスク８３が消失するようにその
膜厚およびパターン幅を選択している。この結果、エッ
チングが終了した時点で、下部電極５１の断面形状は、
図示するように、三角形状になる。このように本実施の
形態では下部電極５１の形成完了時点でハードマスク８
３が消失しており、これをエッチングして除去する必要
がない。この結果、工程を簡略し、また、下部電極５１
の加工形状を悪化させず、さらに、下地を荒れさせるこ
ともない。

【０２６２】次に、図２３（ｅ）に示すように、ＢＳＴ
膜５８を堆積する。ＢＳＴ膜５８は実施の形態１と同様
に形成できる。

【０２６３】このように本実施の形態ではハードマスク
８３を除去する必要がないため、実施の形態１で説明し
たと同様の効果が得られるさらに、本実施の形態では下
部電極５１とＢＳＴ膜５８との間に、容量値を低下させ
るような物質が形成されておらず、下部電極５１の全表
面積を有効に使用することができる。

【０２６４】なお、下部電極５１を二酸化ルテニウム、
あるいはルテニウムと二酸化ルテニウムとの積層膜とす
ることができることは実施の形態１と同様である。ま
た、シリコン窒化膜７８を窒化チタン膜に代えることが
できる。この場合、図２３（ｄ）工程の後に、窒化チタ
ン膜をエッチングする必要がある。エッチング工程の増
加を考慮すればシリコン窒化膜７８用いる方が好まし
い。

【０２６５】（実施の形態１０）本実施の形態１０のＤ
ＲＡＭは、実施の形態１のＤＲＡＭと情報蓄積容量素子
Ｃの構成および製造方法において相違し、またその他の
構成は各部材の寸法の点で相違する。すなわち、実施の
形態１では、下部電極５１が図１０（ａ）におけるＢ−
Ｂ線方向に２６０μｍピッチで形成されるが、本実施の
形態では１６０μｍピッチで形成される。つまり、本実
施の形態のＤＲＡＭは４〜１６Ｇｂｉｔの集積度を有す
るデバイスに適用されるものである。従って、情報蓄積
容量素子Ｃ以外の部分の寸法は、前記１６０μｍピッチ
の適合するように形成される。

【０２６６】図２４は、実施の形態１０のＤＲＡＭの情
報蓄積容量素子の製造工程の一例を工程順に示した断面
図である。図２４は、図１１および図１２と同様に、図
１０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡ
Ｍの情報蓄積容量素子Ｃの領域のみを示している。

【０２６７】実施の形態１の図８の工程の後（ただし各
部材は前記した寸法に適合するように形成される。ま
た、窒化チタン膜４７に代えて酸化チタン膜７５を形成
している。）、図２４（ａ）に示すように、シリコン窒
化膜７５上にイリジウム膜８４、ルテニウム膜８５およ
びシリコン酸化膜８６を形成し、シリコン酸化膜８６上
にパターニングされたフォトレジスト膜７０を形成す
る。

【０２６８】イリジウム膜８４は、たとえばＣＶＤ法ま
たはスパッタ法により形成され、下部電極５１の一部と
なるものである。その膜厚はたとえば３００ｎｍとす
る。ルテニウム膜８５は、イリジウム膜８４のエッチン
グの際のハードマスクの一部として用いられるものであ
り、１００ｎｍの膜厚で形成される。シリコン酸化膜８
６は、実施の形態１のシリコン酸化膜５６と同様であ
り、ルテニウム膜８５をエッチングする際のハードマス
クとして機能する。その膜厚は後のエッチング工程で減
少することを考慮して１００ｎｍとする。

【０２６９】フォトレジスト膜７０は、シリコン酸化膜
８６をパターニングする際のマスクに用いられ、通常の
フォトリソグラフィ工程により形成する。フォトレジス
ト膜７０のパターニングは、実施の形態１の場合と同様
に形成する。ただし、パターン寸法は実施の形態１より
も小さく、パターン幅を８０ｎｍ、パターン間隔を８０
ｎｍとする。フォトレジスト膜７０の膜厚は、シリコン
酸化膜８６のエッチングの際の減少分を考慮して３００
ｎｍとする。フォトレジスト膜７０にＥＢ（Electron B
eam ）レジストを用いることができることは実施の形態
１と同様である。

【０２７０】次に、図２４（ｂ）に示すように、フォト
レジスト膜７０をマスクとしてシリコン酸化膜８６をエ
ッチングし、ルテニウム膜８５をパターニングするため
のハードマスク８７を形成する。シリコン酸化膜は異方
性よく形成されるため、フォトレジスト膜７０のパター
ンを忠実に再現し、ハードマスク８７の底部においても
パターン幅８０ｎｍ、パターン間隔８０ｎｍで形成され
る。

【０２７１】次に、図２４（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去は実施の形態１と同様である。

【０２７２】次に、図２４（ｄ）に示すように、シリコ
ン酸化膜からなるハードマスク８７をマスクとしてルテ
ニウム膜８５をパターニングし、ルテニウムからなるハ
ードマスク８８を形成する。ルテニウム膜８５のエッチ
ングには、実施の形態１の図１１（ｄ）工程で説明した
ルテニウムの高異方性エッチングを用いる。このような
エッチング条件では、ルテニウム膜８５のエッチングレ
ートは約１１２ｎｍ／ｍｉｎでありシリコン酸化膜から
なるハードマスク８７に対する選択比は約１０と大き
い。このような条件では、ハードマスク８８のテーパ角
は８９度とほぼ垂直に形成され、ハードマスク８７のパ
ターンを忠実に再現したハードマスク８８のパターンが
形成される。なお、この段階でハードマスク８７も一部
が削られ、その膜厚が減少する。

【０２７３】次に、図２４（ｅ）に示すように、ハード
マスク８７、８８をマスクとしてイリジウム膜８４をエ
ッチングすることにより下部電極５１を形成する。な
お、この段階でハードマスク８７がさらに削られ、その
膜厚がさらに減少する。イリジウム膜８４のエッチング
は、前工程のルテニウム膜８５のエッチングと同様に行
う。従って、イリジウム膜８４は、異方性よくテーパ角
８９度でほぼ垂直に形成される。

【０２７４】次に、図２４（ｆ）に示すように、ハード
マスク８７、８８を除去することなくＰＺＴ膜８９を堆
積する。ＰＺＴ膜８９はたとえばスパッタ法またはＣＶ
Ｄ法により形成できる。このようにハードマスク８７、
８８を除去することなくＰＺＴ膜８９を堆積するメリッ
トは、実施の形態１で説明したメリットと同様である。
なお、下部電極５１の表面部分に形成されたハードマス
ク８８はルテニウムで構成されるため、耐熱性に優れ、
ＰＺＴ膜８９との親和性も高い。さらに、ハードマスク
８８の側面部分はキャパシタ容量値に寄与することがで
きる。ただし、ハードマスク８７はシリコン酸化膜で構
成されるため、その部分はキャパシタ容量値に寄与しな
い。このようにキャパシタ容量値に寄与しない部分があ
っても、容量値全体の低下率は許容できる範囲であるこ
とは実施の形態１と同様である。

【０２７５】その後の工程は実施の形態１とほぼ同様で
あるため説明を省略する。ただし、ＰＺＴ膜８９のアニ
ールは約５００℃で行い、上部電極としてはイリジウム
膜を用いる。

【０２７６】本実施の形態によれば、実施の形態１で説
明した効果に加えて、さらに高集積な情報蓄積容量素子
Ｃが形成できる。これにより４〜１６Ｇｂｉｔクラスの
ＤＲＡＭを製造できる。

【０２７７】なお、下部電極５１を酸化イリジウム、あ
るいはイリジウムと酸化イリジウムとの積層膜とするこ
とができる。また、前記図２４（ｅ）の工程の後、シリ
コン窒化膜７５をエッチングするとともにハードマスク
８７を除去することもできる。この場合、ハードマスク
８７が存在しなくなり、ハードマスク８８の上面部もキ
ャパシタの容量値に寄与することができる。これにより
蓄積容量の増加を図ることができる。

【０２７８】（実施の形態１１）図２５および図２６
は、実施の形態１１のＦｅＲＡＭの製造工程の一例をそ
の情報蓄積容量素子Ｃの部分について工程順に示した断
面図である。本実施の形態のＦｅＲＡＭは、選択ＭＩＳ
ＦＥＴおよび周辺回路の部分は実施の形態１と同様であ
る。以下、情報蓄積容量素子Ｃの部分についてのみ説明
する。

【０２７９】実施の形態１の図８の工程の後、図２５
（ａ）に示すように、膜厚２０ｎｍのチタン膜９０、膜
厚１５０ｎｍのイリジウム膜９１、膜厚２０ｎｍの白金
膜９２、膜厚２５０ｎｍのＰＺＴ膜９３、膜厚１５０ｎ
ｍのイリジウム膜９４、および膜厚２０ｎｍの白金膜９
５を順次堆積する。さらに、白金膜９５上に実施の形態
２で説明したと同様なラウンドレジスト膜９６を形成す
る。ラウンドレジスト膜９６は、プラグ４９上に形成す
る。

【０２８０】次に、図２５（ｂ）に示すように、ラウン
ドレジスト膜９６をマスクにして白金膜９５をエッチン
グする。この白金膜９５のエッチングは、たとえばマグ
ネトロン反応性イオンエッチング法を用いることができ
る。エッチング条件は、たとえば反応圧力を５ｍＴｏｒ
ｒ、ＲＦ電力を1.２ｋＷ、エッチングガスを塩素（Ｃｌ
₂ ）およびアルゴンを各々２０ｓｃｃｍおよび１０ｓｃ
ｃｍ、基板温度を３０℃とすることができる。このよう
な条件の場合、テーパ角が７０度程度の異方性を発現す
る。このエッチングでは、ラウンドレジスト膜９６が形
成されているため、エッチングされた白金膜９５の側壁
に不着物は発生しない。

【０２８１】次に、図２５（ｃ）に示すように、ラウン
ドレジスト膜９６をアッシング等で除去し、エッチング
された白金膜９５をマスクにしてイリジウム膜９４をエ
ッチングする（図２５（ｄ））。このイリジウム膜９４
のエッチングも前記白金膜９５のエッチングと同様に行
う。エッチングされたイリジウム膜９４のテーパ角はほ
ぼ７０度となり、側壁付着物は発生しない。

【０２８２】次に、イリジウム膜９４のエッチングの際
のハードマスクとして用いた白金膜９５を除去すること
なく、エッチングされたイリジウム膜９４を覆うように
レジスト膜９７を形成する（図２５（ｅ））。その後、
レジスト膜９７をマスクにしてＰＺＴ膜９３をエッチン
グする（図２５（ｆ））。ＰＺＴ膜９３のエッチング
は、白金膜９５のエッチングと同様に行う。エッチング
されたＰＺＴ膜９３のテーパ角はほぼ７０度となり、側
壁付着物は発生しない。

【０２８３】次に、レジスト膜９７を除去し（図２６
（ｇ））、エッチングされたＰＺＴ膜９３を覆うように
レジスト膜９８を形成する。その後、レジスト膜９８を
マスクにして白金膜９２をエッチングする（図２６
（ｈ））。さらに、レジスト膜９８およびエッチングさ
れた白金膜９２をマスクにして、イリジウム膜９１、チ
タン膜９０をエッチングする（図２６（ｉ））。最後に
レジスト膜９８をアッシング等で除去する（図２６
（ｊ））。

【０２８４】このようにして、パターニングされた白金
膜９５およびイリジウム膜９４からなる上部電極と、パ
ターニングされたＰＺＴ膜９３からなる誘電体膜と、パ
ターニングされた白金膜９２およびイリジウム膜９１か
らなる下部電極とからなるキャパシタが形成される。

【０２８５】本実施の形態によれば、白金膜９５、９２
を用いてイリジウム膜９４、９１をエッチングすること
ができ、精度よくＦｅＲＡＭのキャパシタを形成でき
る。

【０２８６】なお、白金に代えてルテニウムを用いるこ
とができる。この場合のエッチングは、実施の形態１で
説明したルテニウム膜のエッチング方法を用いることが
できる。また、ＰＺＴに代えてＢＳＴを用いることもで
きる。

【０２８７】（実施の形態１２）本実施の形態１２のＤ
ＲＡＭは、実施の形態７のＤＲＡＭと情報蓄積容量素子
Ｃにおいて相違するのみで、他の構成および製造方法は
実施の形態７と同様である。従って、情報蓄積容量素子
Ｃの製造方法について説明し、その他の説明は省略す
る。

【０２８８】図２７および図２８は、実施の形態１２の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。図２７および図２８は、図１１
および図１２と同様に、図１０（ａ）におけるＢ−Ｂ線
断面を示し、また、ＤＲＡＭの情報蓄積容量素子Ｃの領
域のみを示している。

【０２８９】実施の形態７と同様に、図２７（ａ）に示
すように、シリコン窒化膜７８上にルテニウム膜５５、
白金膜７９およびシリコン酸化膜７１を形成し、シリコ
ン酸化膜７１上にパターニングされたフォトレジスト膜
７０を形成する。

【０２９０】シリコン窒化膜７８、ルテニウム膜５５、
シリコン酸化膜７１およびフォトレジスト膜７０につい
ては、実施の形態７と同様である。白金膜７９は、実施
の形態７と同様に、下部電極５１の一部として機能し、
下部電極５１の表面を保護する機能を有する。また、白
金膜７９は、フォトレジスト膜７０をアッシングする際
の保護膜としての機能をさらに有する。アッシングの際
の保護膜的機能については後述する。白金膜７９の膜厚
は２０ｎｍである。

【０２９１】次に、図２７（ｂ）に示すように、フォト
レジスト膜７０をマスクとしてシリコン酸化膜７１をエ
ッチングし、シリコン酸化膜からなるハードマスク７２
を形成する。シリコン酸化膜は実施の形態７と同様に、
異方性よく加工されるため、フォトレジスト膜７０のパ
ターンを忠実に再現し、ハードマスク７２の底部におい
てもパターン幅１３０ｎｍ、パターン間隔１３０ｎｍで
形成される。

【０２９２】次に、図２７（ｃ）に示すように、フォト
レジスト膜７０を除去する。フォトレジスト膜７０の除
去はアッシングにより行われる。アッシングは、酸素を
原料ガスに含む枚葉式プラズマアッシャ、バレル型アッ
シャ、あるいはオゾンガスによるオゾンアッシャ等を例
示できる。すなわち、酸素ラジカル、オゾン等の活性酸
素、強酸性ガス等の雰囲気に暴露することによりアッシ
ングが実現できる。

【０２９３】本実施の形態では、ルテニウム膜５５上に
白金膜７９が形成されているため、このアッシングの際
にルテニウム膜５５が浸食されることがなく、ルテニウ
ム膜５５の浸食あるいは消失を防止できる。すなわち、
アッシング雰囲気においては活性な酸素ラジカルあるい
はオゾンが多量に存在するため、下部電極５１となるル
テニウム膜５５を浸食する可能性がある。つまり、ルテ
ニウムは活性な酸素またはオゾンにより浸食（エッチン
グ）されるため、仮にルテニウム膜５５が露出している
場合にはハードマスク７２の存在しない領域のルテニウ
ム膜５５が浸食を受ける場合が生じる。ハードマスク７
２の存在しない領域は次工程においてエッチングされ除
去される領域ではあるが、アッシングによる浸食は等方
性であるため、ハードマスク７２の下部領域に入り込
み、下部電極５１の加工精度を低下させる場合がある。
また、著しい場合にはルテニウム膜５５が消失する恐れ
もある。

【０２９４】しかし、本実施の形態では、ルテニウム膜
５５上に白金膜７９が形成されている。白金膜７９は、
ルテニウム膜５５とは相違し、活性な酸素またはオゾン
で浸食されることがない。この結果、アッシング工程に
おいてルテニウム膜５５が活性な酸素またはオゾンに暴
露されることはなく、ルテニウム膜５５が浸食されるこ
とはない。したがって、次工程の下部電極５１の加工精
度を向上でき、また、ルテニウム膜５５の消失を防止し
て下部電極５１の加工を実現できる。

【０２９５】次に、図２７（ｄ）に示すように、実施の
形態７で説明したと同様に、シリコン酸化膜からなるハ
ードマスク７２をマスクとして白金膜７９およびルテニ
ウム膜５５をエッチングする。ルテニウム膜５５は、前
記したとおり浸食されることなく存在しているため、ま
た、異方性よくテーパ角８９度でほぼ垂直に形成される
ため、その加工精度を高くすることができる。

【０２９６】ここで、白金膜７９とルテニウム膜５５と
は一度のエッチング工程により連続してエッチング加工
されるが、白金７９のエッチングにより不揮発性の白金
反応生成物が生じる可能性がある。しかし、白金膜７９
はその膜厚が２０ｎｍと薄いため不揮発性の白金反応生
成物の発生量は少ない。このため、白金膜７９の加工に
続いて行われるルテニウム膜５５のエッチング加工にお
いては、この白金反応生成物の存在は特に問題となら
ず、ルテニウム膜５５加工の異方性への影響は極めて小
さい。この結果、ルテニウム膜５５はテーパ角８９度で
ほぼ垂直に形成されることとなる。

【０２９７】なお、白金膜７９は前記アッシング工程に
おいても、また、本エッチング工程のルテニウムエッチ
ングにおいてもほとんど削れないため、ルテニウム膜の
肩削れを防止することができることは実施の形態７と同
様である。また、ハードマスク７２は大きく削られ、下
部電極５１の上部に僅かに残存する程度にその膜厚が減
少することも実施の形態７と同様である。

【０２９８】次に、実施の形態７と同様に、ハードマス
ク７２を除去する（図２７（ｅ））。このハードマスク
７２の除去工程では白金膜７９はほとんど削られない
点、および下地がシリコン窒化膜７８で構成されるため
過剰に下地がエッチングされることがない点は実施の形
態７と同様である。

【０２９９】なお、ハードマスク７２は除去する必要は
なく、ハードマスク７２が存在したまま次工程のＢＳＴ
膜５８を堆積してもよい。この場合には下部電極５１の
上面部はキャパシタとして作用しないが、上面部の面積
（寄与率）が十分に小さいため問題とならないことは実
施の形態１と同様である。

【０３００】次に、図２７（ｆ）に示すように、白金膜
７９を除去することなくＢＳＴ膜５８を堆積する。ＢＳ
Ｔ膜５８は実施の形態１と同様に形成できる。このよう
に白金膜７９を除去することなくＢＳＴ膜５８を堆積す
るメリットは、実施の形態１で説明したメリットと同様
である。

【０３０１】次に、図２７（ｇ）に示すように、ＢＳＴ
膜５８を酸素雰囲気で熱処理（アニール）を行なう。熱
処理条件等は実施の形態１と同様である。

【０３０２】次に、図２７（ｈ）に示すように、ＢＳＴ
膜５８上に白金膜１２０を堆積する。白金膜１２０は、
スパッタ法またはＣＶＤ法により堆積できる。白金膜１
２０は、白金膜７９と同様に、フォトレジスト膜６０を
アッシングする際に浸食されないという特性を有する。
この点は後述する。

【０３０３】次に、図２８（ｉ）に示すように白金膜１
２０上にフォトレジスト膜６０を形成する。フォトレジ
スト膜６０はＤＲＡＭのメモリセル領域を覆うように形
成する。

【０３０４】次に、図２８（ｊ）に示すようにこのフォ
トレジスト膜６０をマスクとして白金膜１２０およびＢ
ＳＴ膜５８をエッチングし、容量絶縁膜５３および上部
電極５４を形成する。白金膜１２０のエッチングは、前
記ルテニウムのように異方性よくはエッチングされない
が、上部電極５４は一般にメモリセル領域の全面に一体
として形成されるため、エッチング端部が多少テーパ状
に形成されても微細加工性に大きな影響はない。白金膜
１２０のエッチングは、約６０度のテーパ角で形成され
る。

【０３０５】次に、図２８（ｋ）に示すように、フォト
レジスト膜６０をアッシングにより除去する。このアッ
シングは、前記フォトレジスト膜７０のアッシングの場
合と同様である。本実施の形態では、上部電極５４とな
る材料として白金膜１２０を用いているため、下部電極
５１の白金膜７９の場合と同様、アッシングによる浸食
を防止できる。これにより、白金膜１２０が浸食あるい
は消失することなく、上部電極５４を加工し、実現でき
る。

【０３０６】このようにして、ルテニウムおよび白金か
らなる下部電極５１、ＢＳＴからなる容量絶縁膜５３お
よび白金からなる上部電極５４を有する情報蓄積容量素
子Ｃを完成する（図２８（ｋ））。これにより、メモリ
セル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された
情報蓄積容量素子Ｃとで構成されるＤＲＡＭのメモリセ
ルが完成する。

【０３０７】白金膜１２０の堆積にはたとえばスパッタ
法またはＣＶＤ法を用いることができる。また、白金膜
１２０およびＢＳＴ膜５８のエッチングには、実施の形
態１の図１３に示すエッチング装置を用いることができ
る。エッチング条件は、たとえば反応圧力２ｍＴｏｒ
ｒ、プラズマソースパワー３００Ｗ、ＲＦバイアスパワ
ー６００Ｗ、四フッ化炭素（ＣＦ₄ ）およびアルゴン
（Ａｒ）を各々１０ｓｃｃｍおよび４０ｓｃｃｍで、オ
ーバーエッチング量を１０％とすることができる。この
ような条件では、エッチング形状は異方性を発揮せず、
テーパ角は約６０度となるが、ここでは微細加工を要求
されるわけではないので不都合はない。なお、この条件
での白金のエッチングレートは１００ｎｍ／ｍｉｎ、Ｂ
ＳＴのエッチングレートは１００ｎｍ／ｍｉｎである。

【０３０８】その後の工程は実施の形態１と同様である
ため説明を省略する。

【０３０９】なお、下部電極５１の表面に残存するのは
白金膜７９であるため、耐熱性に優れ、ＢＳＴ膜５８の
酸化雰囲気における熱処理によっても体積増加が発生し
ないばかりか変質も起こらない。しかも本発明者らの知
見によれば、白金はＢＳＴとの結晶的相性が良い。この
ため、ＢＳＴの特性が向上し、下部電極５１の上面にお
けるキャパシタ特性およびＢＳＴの接着性を向上でき
る。また、白金膜７９は下部電極５１の一部として機能
し、ＢＳＴ膜５８と接する下部電極５１の全表面をキャ
パシタとして機能させることができる。これにより、下
部電極５１の全表面積がキャパシタに寄与し、情報蓄積
容量素子Ｃの蓄積容量を増加しＤＲＡＭの性能向上を図
ることができる。これらの点は、実施の形態７と同様で
ある。また、下部電極５１を二酸化ルテニウム、あるい
はルテニウムと二酸化ルテニウムとの積層膜とすること
ができることは実施の形態１と同様である。

【０３１０】また、下部電極５１の白金７９に代えて、
二酸化ルテニウム、酸化タンタル、酸化チタン、ＢＳ
Ｔ、シリコン酸化物、イリジウムまたは二酸化イリジウ
ムを用いることができる。これらの材料は、白金同様に
アッシングによりエッチングされることがない、あるい
はルテニウムよりもエッチング速度が小さいため、白金
膜７９と同様にルテニウム膜５５の浸食あるいは消失を
防止できる。なお、二酸化ルテニウム、酸化タンタル、
酸化チタン、ＢＳＴ、シリコン酸化物を用いる場合に
は、白金のように従来プロセスで用いられていなかった
新規物質を用いるわけではなく、プロセス上その性質あ
るいは製法が熟知された材料を用いることとなる。この
ため、従来工程上で得られている知見を生かすことがで
きるというメリットがある。

【０３１１】（実施の形態１３）本実施の形態１３のＤ
ＲＡＭは、実施の形態１２のＤＲＡＭと情報蓄積容量素
子Ｃの上部電極において相違するのみで、他の構成およ
び製造方法は実施の形態１２と同様である。従って、情
報蓄積容量素子Ｃの製造方法について説明し、その他の
説明は省略する。

【０３１２】図２９は、実施の形態１３のＤＲＡＭの情
報蓄積容量素子の製造工程の一例を工程順に示した断面
図である。図２９は、図１１および図１２と同様に、図
１０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡ
Ｍの情報蓄積容量素子Ｃの領域のみを示している。

【０３１３】実施の形態１２における図２７（ｇ）まで
の工程と同様に、下部電極５１上にＢＳＴ膜５８を形成
する。

【０３１４】次に、図２９（ａ）に示すように、ＢＳＴ
膜５８上にルテニウム膜１２１および窒化チタン膜１２
２を堆積する。ルテニウム膜１２１および窒化チタン膜
１２２は、スパッタ法またはＣＶＤ法により堆積でき
る。

【０３１５】このように本実施の形態では、ルテニウム
膜１２１上に窒化チタン膜１２２を形成しているため、
実施の形態１２の下部電極５１における白金膜７９と同
様に、フォトレジスト膜６０のアッシングの際のルテニ
ウム膜１２１の浸食あるいは消失を防止できる。つま
り、窒化チタン膜１２２は、フォトレジスト膜６０のア
ッシングの際のルテニウム膜１２１の浸食に対するブロ
ッキング膜として作用する。

【０３１６】すなわち、図２９（ｂ）に示すように窒化
チタン膜１２２上にＤＲＡＭのメモリセル領域を覆うよ
うにフォトレジスト膜６０を形成し、図２９（ｃ）に示
すようにこのフォトレジスト膜６０をマスクとして窒化
チタン膜１２２、ルテニウム膜１２１およびＢＳＴ膜５
８をエッチングする。これにより、ＢＳＴ膜５８からな
る容量絶縁膜５３と、窒化チタン膜１２２およびルテニ
ウム膜１２１からなる上部電極５４とを形成する。さら
に、図２９（ｄ）に示すように、フォトレジスト膜６０
をアッシングにより除去する。このアッシングは、実施
の形態１２のフォトレジスト膜７０のアッシングの場合
と同様である。

【０３１７】本実施の形態では、上部電極５４となる材
料としてルテニウム膜１２１および窒化チタン膜１２２
を用い、かつ、窒化チタン膜１２２をルテニウム膜１２
１上に形成しているため、実施の形態１２の白金膜７９
の場合と同様、アッシングによる浸食を防止できる。す
なわち、窒化チタン膜１２２は、アッシングの雰囲気で
ある活性な酸素ラジカルあるいはオゾンによりエッチン
グされないため、窒化チタン膜１２２の下地であるルテ
ニウム膜１２１を保護することができる。これによりル
テニウム膜１２１の浸食あるいは消失を防止し、上部電
極５４を加工し実現できる。

【０３１８】なお、窒化チタン膜１２２およびルテニウ
ム膜１２１のエッチング端面にはルテニウムが露出し、
この部分の浸食が発生するが、上部電極５４は一般にメ
モリセル領域の全面に一体として形成されるため、エッ
チング端部に多少の浸食が生じても微細加工性に大きな
影響はない。

【０３１９】このようにして、ルテニウムおよび白金か
らなる下部電極５１、ＢＳＴからなる容量絶縁膜５３お
よびルテニウムと窒化チタンとからなる上部電極５４を
有する情報蓄積容量素子Ｃを完成する（図２９
（ｄ））。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積容量素子Ｃとで
構成されるＤＲＡＭのメモリセルが完成する。

【０３２０】窒化チタン膜１２２、ルテニウム膜１２１
およびＢＳＴ膜５８のエッチングには、実施の形態１の
図１３に示すエッチング装置を用いることができる。エ
ッチング条件は、たとえば反応圧力２ｍＴｏｒｒ、プラ
ズマソースパワー３００Ｗ、ＲＦバイアスパワー６００
Ｗ、四フッ化炭素（ＣＦ₄ ）およびアルゴン（Ａｒ）を
各々１０ｓｃｃｍおよび４０ｓｃｃｍで、オーバーエッ
チング量を１０％とすることができる。このような条件
では、エッチング形状は異方性を発揮せず、テーパ角は
約６０度となるが、ここでは微細加工を要求されるわけ
ではないので不都合はない。なお、この条件でのルテニ
ウムのエッチングレートは１５０ｎｍ／ｍｉｎ、ＢＳＴ
のエッチングレートは１００ｎｍ／ｍｉｎ、窒化チタン
のエッチングレートは１２０ｎｍ／ｍｉｎである。

【０３２１】その後の工程は実施の形態１と同様である
ため説明を省略する。

【０３２２】なお、下部電極５１の表面に白金膜７９を
残存させる効果は、実施の形態１２と同様である。ま
た、下部電極５１を二酸化ルテニウム、あるいはルテニ
ウムと二酸化ルテニウムとの積層膜とすることができる
ことは実施の形態１と同様である。

【０３２３】また、下部電極５１の白金７９に代えて、
二酸化ルテニウム、酸化タンタル、酸化チタン、ＢＳ
Ｔ、シリコン酸化物、イリジウムまたは二酸化イリジウ
ムを用いることができることも実施の形態１２と同様で
ある。

【０３２４】また、本実施の形態では、情報蓄積容量素
子Ｃの形成後、実施の形態１と同様にＳＯＧからなるシ
リコン酸化膜６１を形成し、さらにプラグ６４を形成で
きるが、上部電極５４の上層（表面層）には窒化チタン
が形成されている。このように窒化チタンが形成されて
いるため、上部電極５４とプラグ６４とのコンタクト抵
抗を低減できる。

【０３２５】（実施の形態１４）本実施の形態１４のＤ
ＲＡＭは、実施の形態１３のＤＲＡＭと情報蓄積容量素
子Ｃの上部電極において相違するのみで、他の構成およ
び製造方法は実施の形態１３と同様である。従って、情
報蓄積容量素子Ｃの製造方法について説明し、その他の
説明は省略する。

【０３２６】図３０は、実施の形態１３のＤＲＡＭの情
報蓄積容量素子の製造工程の一例を工程順に示した断面
図である。図３０は、図１１および図１２と同様に、図
１０（ａ）におけるＢ−Ｂ線断面を示し、また、ＤＲＡ
Ｍの情報蓄積容量素子Ｃの領域のみを示している。

【０３２７】実施の形態１３と同様、実施の形態１２の
図２７（ｇ）に示すように下部電極５１上にＢＳＴ膜５
８を形成する。

【０３２８】次に、図３０（ａ）に示すように、ＢＳＴ
膜５８上にルテニウム膜１２１およびシリコン酸化膜１
２３を堆積する。ルテニウム膜１２１はスパッタ法また
はＣＶＤ法により堆積できる。シリコン酸化膜１２３は
たとえばＴＥＯＳを原料ガスに用いたＣＶＤ法により形
成できる。シリコン酸化膜１２３の膜厚は３０ｎｍとす
る。

【０３２９】このように本実施の形態では、ルテニウム
膜１２１上にシリコン酸化膜１２３を形成しているた
め、実施の形態１３の窒化チタン膜１２２と同様に、フ
ォトレジスト膜６０のアッシングの際のルテニウム膜１
２１の浸食あるいは消失に対するブロッキング膜として
作用させることができる。

【０３３０】すなわち、図３０（ｂ）に示すようにシリ
コン酸化膜１２３上にＤＲＡＭのメモリセル領域を覆う
ようにフォトレジスト膜６０を形成し、図３０（ｃ）に
示すようにこのフォトレジスト膜６０をマスクとしてシ
リコン酸化膜１２３、ルテニウム膜１２１およびＢＳＴ
膜５８をエッチングする。これにより、ＢＳＴ膜５８か
らなる容量絶縁膜５３と、シリコン酸化膜１２３および
ルテニウム膜１２１からなる上部電極５４とを形成す
る。さらに、図３０（ｄ）に示すように、フォトレジス
ト膜６０をアッシングにより除去する。このアッシング
は、実施の形態１２のフォトレジスト膜７０のアッシン
グの場合と同様である。

【０３３１】本実施の形態では、上部電極５４となる材
料としてルテニウム膜１２１およびシリコン酸化膜１２
３を用い、かつ、シリコン酸化膜１２３をルテニウム膜
１２１上に形成しているため、実施の形態１３の窒化チ
タン膜１２２と同様、アッシングによる浸食を防止でき
る。シリコン酸化膜１２３は、アッシングの雰囲気であ
る活性な酸素ラジカルあるいはオゾンによりエッチング
されないため、シリコン酸化膜１２３の下地であるルテ
ニウム膜１２１を保護することができる。

【０３３２】なお、シリコン酸化膜１２３およびルテニ
ウム膜１２１のエッチング端面にはルテニウムが露出す
るが、実施の形態１３と同様、大きな問題は生じない。

【０３３３】このようにして、ルテニウムおよび白金か
らなる下部電極５１、ＢＳＴからなる容量絶縁膜５３お
よびルテニウムとシリコン酸化膜とからなる上部電極５
４を有する情報蓄積容量素子Ｃを完成する（図３０
（ｄ））。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積容量素子Ｃとで
構成されるＤＲＡＭのメモリセルが完成する。なお、絶
縁膜であるシリコン酸化膜１２３は電極としては作用し
ないが、上部電極５４を構成するルテニウムと一体に形
成されることから、本明細書では、シリコン酸化膜１２
３を上部電極５４に含めて考える。また、シリコン酸化
膜１２３に代えて、他の絶縁膜たとえばシリコン窒化膜
を用いることもできる。

【０３３４】シリコン酸化膜１２３、ルテニウム膜１２
１およびＢＳＴ膜５８のエッチングには、実施の形態１
３と同様に実施の形態１の図１３に示すエッチング装置
を用いることができ、エッチング条件も実施の形態１３
と同様である。この条件でのルテニウムのエッチングレ
ートは１５０ｎｍ／ｍｉｎ、ＢＳＴのエッチングレート
は１００ｎｍ／ｍｉｎ、シリコン酸化膜のエッチングレ
ートは３００ｎｍ／ｍｉｎである。

【０３３５】その後の工程は実施の形態１と同様である
ため説明を省略する。

【０３３６】なお、下部電極５１の表面に白金膜７９を
残存させる効果は、実施の形態１２と同様である。ま
た、下部電極５１を二酸化ルテニウム、あるいはルテニ
ウムと二酸化ルテニウムとの積層膜とすることができる
ことは実施の形態１と同様である。

【０３３７】また、下部電極５１の白金７９に代えて、
二酸化ルテニウム、酸化タンタル、酸化チタン、ＢＳ
Ｔ、シリコン酸化物、イリジウムまたは二酸化イリジウ
ムを用いることができることも実施の形態１２と同様で
ある。

【０３３８】また、本実施の形態では、情報蓄積容量素
子Ｃの形成後、実施の形態１と同様にＳＯＧからなるシ
リコン酸化膜６１を形成するが、シリコン酸化膜１２３
はＳＯＧからなるシリコン酸化膜６１と伴に層間絶縁膜
の一部となる。なお、上部電極表面に凹凸が形成される
場合には、上部電極とＳＯＧとの間に埋め込みようのシ
リコン酸化膜（ＴＥＯＳ酸化膜）が形成されるが、シリ
コン酸化膜１２３をこのシリコン酸化膜の一部として機
能させることもできる。

【０３３９】（実施の形態１５）図３１は、実施の形態
１５のＤＲＡＭの情報蓄積容量素子の製造工程の一例を
工程順に示した断面図である。図３１では、図１１およ
び図１２と同様に、図１０（ａ）におけるＢ−Ｂ線断面
を示し、また、ＤＲＡＭの情報蓄積容量素子Ｃの領域の
みを示している。

【０３４０】本実施の形態の製造方法は、実施の形態１
２の図２７（ｇ）までの工程については同様である。

【０３４１】図２７（ｇ）のように下部電極５１上にＢ
ＳＴ膜５８を形成すした後、図３１（ａ）に示すよう
に、ルテニウム膜１２１、窒化チタン膜１２２およびシ
リコン酸化膜１２３を順次形成する。ルテニウム膜１２
１、窒化チタン膜１２２およびシリコン酸化膜１２３の
形成は各々実施の形態１３、１４で説明したと同様に行
える。

【０３４２】次に、図３１（ｂ）に示すようにシリコン
酸化膜１２３上にＤＲＡＭのメモリセル領域を覆うよう
にフォトレジスト膜６０を形成し、図３１（ｃ）に示す
ようにこのフォトレジスト膜６０をマスクとしてシリコ
ン酸化膜１２３をエッチングし、フォトレジスト膜６０
をアッシングして除去する。

【０３４３】このように本実施の形態では、ルテニウム
膜１２１上に窒化チタン膜１２２を残した状態でフォト
レジスト膜６０のアッシングを行うため、ルテニウム膜
１２１がアッシングにより浸食されることがない。

【０３４４】次に、図３１（ｄ）に示すように、前記エ
ッチングによりパターニングされたシリコン酸化膜１２
３をマスクとして窒化チタン膜１２２、ルテニウム膜１
２１およびＢＳＴ膜５８をドライエッチングにより異方
性エッチする。これにより、ＢＳＴ膜５８からなる容量
絶縁膜５３と、シリコン酸化膜１２３、窒化シリコン膜
１２２およびルテニウム膜１２１からなる上部電極５４
とを形成する。

【０３４５】このように、窒化チタン膜１２２、ルテニ
ウム膜１２１およびＢＳＴ膜５８のエッチングではドラ
イエッチングを用い、その後アッシング雰囲気に暴露さ
れることがないので、ルテニウム膜１２１のエッチング
端部においても浸食あるいは消失の発生が防止できる。
これにより、加工精度を向上して微細加工に寄与でき
る。その他の効果は実施の形態１３、１４と同様であ
る。

【０３４６】（実施の形態１６）図３２は、実施の形態
１６のＤＲＡＭの情報蓄積容量素子の製造工程の一例を
工程順に示した断面図である。図３２では、図１１およ
び図１２と同様に、図１０（ａ）におけるＢ−Ｂ線断面
を示し、また、ＤＲＡＭの情報蓄積容量素子Ｃの領域の
みを示している。

【０３４７】本実施の形態の製造方法は、実施の形態１
の図８までの工程については同様である。

【０３４８】実施の形態１の図８の工程の後、図３２
（ａ）に示すように、窒化チタン膜４７上にルテニウム
膜５５およびシリコン酸化膜５６を形成し、シリコン酸
化膜５６上にパターニングされたフォトレジスト膜５７
を形成する。

【０３４９】ルテニウム膜５５、シリコン酸化膜５６、
フォトレジスト膜５７については、実施の形態１と同様
である。

【０３５０】次に、図３２（ｂ）に示すように、フォト
レジスト膜５７をマスクとしてシリコン酸化膜５６をエ
ッチングする。このエッチングでは、シリコン酸化膜５
６の底面に達するまでエッチングせず、底部に薄いシリ
コン酸化膜が残るようにエッチングをストップする。つ
まり、シリコン酸化膜５６を完全にはパターニングせ
ず、凹凸を有した断面形状となるように形成する。シリ
コン酸化膜５２のエッチング方法は、実施の形態１と同
様である。

【０３５１】次に、図３２（ｃ）に示すように、フォト
レジスト膜５７を除去する。フォトレジスト膜５７の除
去には実施の形態１２〜１５と同様にアッシング法を用
いる。このアッシングに際して、シリコン酸化膜５２が
完全にパターニングされていないため、つまりルテニウ
ム膜５５の表面が露出されていないため、ルテニウム膜
５５がアッシング雰囲気に暴露されることがない。これ
により、ルテニウム膜５５の浸食あるいは消失を防止で
きる。

【０３５２】次に、図３２（ｄ）に示すように、凹凸を
有するシリコン酸化膜５２の存在下部電極でエッチング
を施す。シリコン酸化膜５２の薄い部分が先に消失する
ため、シリコン酸化膜５２の薄い部分が消失した後は、
このシリコン酸化膜がマスクとして機能し、ルテニウム
膜５５をエッチングすることができる。これにより下部
電極５１を形成する。このルテニウム膜５５のエッチン
グは、実施の形態１と同様に行える。

【０３５３】このように本実施の形態では、ルテニウム
膜５５の浸食あるいは消失を防止するため、実施の形態
１と同様に、下部電極５１を精度よく加工することがで
きる。

【０３５４】なお、シリコン酸化膜５２に代えて、他の
絶縁膜たとえばシリコン窒化膜等を用いることができ
る。

【０３５５】（実施の形態１７）図３３は、実施の形態
１７のＤＲＡＭの情報蓄積容量素子の製造工程の一例を
工程順に示した断面図である。図３３では、図１１およ
び図１２と同様に、図１０（ａ）におけるＢ−Ｂ線断面
を示し、また、ＤＲＡＭの情報蓄積容量素子Ｃの領域の
みを示している。

【０３５６】本実施の形態の製造方法は、実施の形態１
２の図２７（ｃ）までの工程については同様である。実
施の形態１２で説明したと同様にハードマスク７２上の
フォトレジスト膜７０を除去する。このときルテニウム
膜５５上に白金膜７９が形成されているため、ルテニウ
ム膜５５の浸食あるいは消失が防げることは実施の形態
１２と同様である。

【０３５７】次に、本実施の形態では、実施の形態１２
のように白金膜７９とルテニウム膜５５とを同一工程で
エッチング加工せず、図３３（ａ）に示すように、白金
膜７９をハードマスク７２の存在下でエッチングしてパ
ターニングする。このエッチングには、たとえば実施の
形態１の図１３に示すエッチング装置を用いることがで
き、エッチング条件としては、たとえば反応圧力２ｍＴ
ｏｒｒ、プラズマソースパワー３００Ｗ、ＲＦバイアス
パワー６００Ｗ、四フッ化炭素（ＣＦ₄ ）およびアルゴ
ン（Ａｒ）を各々１０ｓｃｃｍおよび４０ｓｃｃｍで、
約１０秒間のエッチング時間とすることができる。

【０３５８】次に、実施の形態１２の図２７（ｄ）にお
けるエッチングと同様に、ルテニウム膜５５をエッチン
グ加工する（図３３（ｂ））。その後の工程は実施の形
態１２と同様である。

【０３５９】本実施の形態では、白金膜７９とルテニウ
ム膜５５とを１ステップで加工することなく、２ステッ
プでの加工方法を採ることから、エッチング加工の加工
精度を向上できる。すなわち、第１ステップでの白金膜
７９のエッチングの際には、前記のような条件つまり不
揮発性の白金反応生成物が発生し難い条件でエッチング
加工して白金反応生成物の発生を抑制し、ついで第２ス
テップでルテニウム膜５５の加工を優れた異方性が得ら
れる条件（実施の形態１のルテニウム膜５５のエッチン
グ条件）で行う。これにより、ルテニウム膜５５の加工
の際には白金反応生成物は存在せず、ルテニウム膜５５
の加工精度が向上される。なお、白金膜７９の前記した
条件（不揮発性の白金反応生成物が発生し難い条件）で
の加工により、白金膜７９はテーパ角の小さな異方性の
良くない断面形状で加工されるが、白金膜７９の膜厚が
２０ｎｍと薄いため、ルテニウム膜５５の加工精度への
影響は小さく、特に問題にはならない。

【０３６０】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【０３６１】たとえば、実施の形態２では、ルテニウム
膜５５のエッチングの際のハードマスクに白金を用いて
いるが、下部電極５１をイリジウム、酸化イリジウム、
あるいはイリジウムと酸化イリジウムとの積層膜とする
ことができる。この場合下部電極５１となるイリジウム
等導電膜の膜厚を３００ｎｍ、フォトレジスト膜６７の
寸法を、パターン幅６０ｎｍ、パターン間隔１００ｎｍ
とすることができる。また、容量絶縁膜としてＰＺＴ膜
を用い、上部電極としてリジウム、酸化イリジウム、あ
るいはイリジウムと酸化イリジウムとの積層膜を適用す
ることができる。このような構成において実施の形態２
の製造方法を適用すれば、実施の形態１０と同様に４〜
１６ＧｂｉｔクラスのＤＲＡＭを製造できる。

【０３６２】また、ＰＺＴ膜をイリジウム、酸化イリジ
ウム、あるいはイリジウムと酸化イリジウムとの積層膜
のエッチングマスク（ハードマスク）に適用することも
できる。実施の形態５のルテニウム膜５５をイリジウ
ム、酸化イリジウム、あるいはイリジウムと酸化イリジ
ウムとの積層膜に置き換え、ＢＳＴ膜７３をＰＺＴ膜に
置き換え、フォトレジスト膜７０の寸法を、パターン幅
６０ｎｍ、パターン間隔１００ｎｍとし、実施の形態５
の加工方法を適用してイリジウム等からなる下部電極を
形成することができる。このような構成においても実施
の形態１０と同様に４〜１６ＧｂｉｔクラスのＤＲＡＭ
を製造できる。なお、この場合、容量絶縁膜としてＰＺ
Ｔ膜を用い、上部電極としてリジウム、酸化イリジウ
ム、あるいはイリジウムと酸化イリジウムとの積層膜を
適用することは前記と同様である。

【０３６３】実施の形態１２〜１６では、フォトレジス
ト膜をアッシングにより除去する方法を説明したが、フ
ォトレジスト膜の除去は、ピーリング法あるいはウェッ
トエッチング法により行うこともできる。このような方
法による場合は、アッシング雰囲気に曝されるわけでは
ないので、フォトレジスト膜の除去工程の際に、ルテニ
ウム膜の一部または全部が露出していても構わない。

【０３６４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０３６５】（１）ＢＳＴ等の強誘電体膜に適したルテ
ニウムあるいは酸化ルテニウム等の微細なエッチング加
工を実現できる。

【０３６６】（２）窒化チタン膜等のハードマスクの除
去工程に伴うパターンの細り、パターン上面の荒れの発
生、下地絶縁膜の削れを防止し、高信頼な容量絶縁膜の
形成ができる。

【０３６７】（３）蓄積容量形成工程が簡略化できる。

【０３６８】（４）フォトレジスト膜のアッシングの際
にルテニウムが浸食あるいは消失を受けること、消失す
ることを防止できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】実施の形態１のＤＲＡＭの等価回路図である。

【図３】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図４】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図１０】（ａ）は下部電極パターンの平面図であり、
（ｂ）は下部電極の斜視図である。

【図１１】（ａ）〜（ｈ）は、実施の形態１のＤＲＡＭ
の製造工程の一例を工程順に示した断面図である。

【図１２】（ｉ）〜（ｋ）は、実施の形態１のＤＲＡＭ
の製造工程の一例を工程順に示した断面図である。

【図１３】ルテニウム膜のエッチングに使用するエッチ
ング装置の一例を示した断面概念図である。

【図１４】オーバーエッチングの概念を説明するグラフ
である。

【図１５】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１６】（ａ）〜（ｆ）は、本発明の実施の形態２の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図１７】（ａ）〜（ｆ）は、本発明の実施の形態３の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図１８】（ａ）〜（ｇ）は、本発明の実施の形態４の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図１９】（ａ）〜（ｇ）は、本発明の実施の形態５の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図２０】（ａ）〜（ｆ）は、本発明の実施の形態６の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図２１】（ａ）〜（ｆ）は、本発明の実施の形態７の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図２２】（ａ）〜（ｆ）は、本発明の実施の形態８の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図２３】（ａ）〜（ｅ）は、本発明の実施の形態９の
ＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程順
に示した断面図である。

【図２４】（ａ）〜（ｆ）は、本発明の実施の形態１０
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図２５】（ａ）〜（ｆ）は、本発明の実施の形態１１
のＦｅＲＡＭの製造工程の一例をその情報蓄積容量素子
の部分について工程順に示した断面図である。

【図２６】（ｇ）〜（ｊ）は、本発明の実施の形態１１
のＦｅＲＡＭの製造工程の一例をその情報蓄積容量素子
の部分について工程順に示した断面図である。

【図２７】（ａ）〜（ｈ）は、本発明の実施の形態１２
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図２８】（ｉ）〜（ｋ）は、本発明の実施の形態１２
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図２９】（ａ）〜（ｄ）は、本発明の実施の形態１３
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図３０】（ａ）〜（ｄ）は、本発明の実施の形態１４
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図３１】（ａ）〜（ｄ）は、本発明の実施の形態１５
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図３２】（ａ）〜（ｄ）は、本発明の実施の形態１６
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図３３】（ａ），（ｂ）は、本発明の実施の形態１７
のＤＲＡＭの情報蓄積容量素子の製造工程の一例を工程
順に示した断面図である。

【図３４】（ａ）〜（ｆ）は、テーパ角と微細パターン
形状との関係を模式的に示した断面図である。

【符号の説明】

１ 集積回路基体 １Ａ 半導体チップ ５ 溝（素子分離溝） ６ シリコン酸化膜 ７ シリコン酸化膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ ゲート電極 １４Ｂ ゲート電極 １４Ｃ ゲート電極 １５ シリコン窒化膜 １６ フォトレジスト膜 １７ ｐ^- 型半導体領域 １８ ｎ^- 型半導体領域 １９ ｎ型半導体領域 ２０ シリコン窒化膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ⁺ 型半導体領域 ２３ ｎ⁺ 型半導体領域 ２４ ＳＯＧ膜 ２５ シリコン酸化膜 ２６ シリコン酸化膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ シリコン酸化膜 ３４ コンタクトホール ３６ コンタクトホール ３８ 第１層配線 ４０ シリコン窒化膜 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ シリコン酸化膜 ４６ シリコン酸化膜 ４７ 窒化チタン膜 ４８ スルーホール ４９ プラグ ５０ バリアメタル ５１ 下部電極 ５１ａ 上面部 ５１ｂ 側面部 ５２ シリコン酸化膜 ５３ 容量絶縁膜 ５４ 上部電極 ５５ ルテニウム膜 ５６ シリコン酸化膜 ５７ フォトレジスト膜 ５８ ＢＳＴ膜 ５９ ルテニウム膜 ６０ フォトレジスト膜 ６１ シリコン酸化膜 ６２ スルーホール ６３ スルーホール ６４ プラグ ６５ 第２層配線 ６６ 白金膜 ６７ フォトレジスト膜 ６８ ハードマスク ６９ 側壁付着物 ７０ フォトレジスト膜 ７１ シリコン酸化膜 ７２ ハードマスク ７３ ＢＳＴ膜 ７４ ハードマスク ７５ シリコン窒化膜 ７５ 酸化チタン膜 ７６ 酸化チタン膜 ７７ ハードマスク ７８ シリコン窒化膜 ７９ 白金膜 ８０ シリコン窒化膜 ８１ ハードマスク ８２ シリコン酸化膜 ８３ ハードマスク ８４ イリジウム膜 ８５ ルテニウム膜 ８６ シリコン酸化膜 ８７ ハードマスク ８８ ハードマスク ８９ ＰＺＴ膜 ９０ チタン膜 ９１ イリジウム膜 ９２ 白金膜 ９３ ＰＺＴ膜 ９４ イリジウム膜 ９５ 白金膜 ９６ ラウンドレジスト膜 ９７ レジスト膜 ９８ レジスト膜 １００ オーバーエッチング量 １０１ 反応室 １０２ 真空配管 １０３ 試料台 １０４ 石英筒 １０５ 誘導結合コイル １１０ ガス供給ノズル １２０ 白金膜 １２１ ルテニウム膜 １２２ 窒化チタン膜 １２３ シリコン酸化膜 ＢＬ ビット線 ＢＳＴ 強誘電材料 Ｃ 情報蓄積容量素子 ＣＶ コントロールバルブ ＭＡＲＹ メモリアレイ ＭＢＰ メカニカルブースターポンプ ＭＦＣ１ マスフローコントローラ ＭＦＣ２ マスフローコントローラ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＲＦ１ 高周波電源 ＲＦ２ 高周波電力 ＲＶ 荒引きバルブ Ｓ１ 第１の面積 Ｓ２ 第２の面積 ＳＡ センスアンプ ＴＭＰ ターボ分子ポンプ ＷＤ ワードドライバ ＷＬ ワード線 ｔ 時刻

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 (72)発明者 恒川 助芳 東京都青梅市新町六丁目16番地の２ 株式 会社日立製作所熱器ライティング事業部内 (72)発明者 平谷 正彦 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松井 裕一 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F001 AA17 AD17 AG07 AG09 AG10 AG21 AG28 AG40 5F004 AA09 BA20 BB18 CB02 CB16 DA04 DA26 DB00 EA06 EA23 5F058 BA11 BC03 BC09 BC20 BF02 BH01 BJ01 5F083 AD02 AD10 AD48 AD49 FR02 GA03 HA02 JA02 JA06 JA13 JA14 JA35 JA38 JA39 JA40 JA56 KA05 MA02 MA06 MA15 MA17 MA20 PR03 PR06 PR07 PR12 PR21 PR23 PR29 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55

Claims (20)

【特許請求の範囲】
1. 【請求項１】 （ａ）第１の主面を有する集積回路基
   体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
   下の間隔を置いて配置され、それぞれメモリセルの情報
   蓄積容量素子を構成する第１の材料を主要な構成要素と
   する複数の柱状下部電極； （ｃ）前記複数の柱状下部電極の各々の上端部に設けら
   れた第２の材料を主要な構成要素とする被膜； （ｄ）前記複数の柱状下部電極の各々の側面および上面
   に設けられたメモリセルの情報蓄積容量素子の容量絶縁
   膜を構成する高誘電体または強誘電体からなる誘電体
   膜； （ｅ）前記誘電体膜上に設けられたメモリセルの情報蓄
   積容量素子を構成する単一または複数の上部電極；を有
   し、 前記第２の材料は、酸素を含むプラズマ雰囲気、酸素ラ
   ジカルを含む雰囲気、またはオゾンを含む雰囲気におけ
   る前記第１の材料のエッチング速度に比較して小さなエ
   ッチング速度を有するものであることを特徴とする半導
   体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記第１の材料は、ルテニウム、イリジウムまたはそれ
   らの酸化物から選択された何れかの材料であり、前記第
   ２の材料は、白金、二酸化ルテニウム、酸化タンタル、
   酸化チタン、ＢＳＴ、シリコン酸化物、イリジウムまた
   は二酸化イリジウムから選択された何れかの材料である
   ことを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置であ
   って、 前記第１の材料はルテニウムであり、前記第２の材料は
   白金であることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３記載の半導体集積回路装置であ
   って、 前記複数の柱状下部電極の各々はその幅が狭い方向の断
   面形状が２以上のアスペクト比を有することを特徴とす
   る半導体集積回路装置。
5. 【請求項５】 （ａ）第１の主面を有する集積回路基
   体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
   下の間隔を置いて配置され、それぞれメモリセルの情報
   蓄積容量素子を構成する複数の柱状下部電極； （ｃ）前記複数の柱状下部電極の各々の側面および上面
   に設けられたメモリセルの情報蓄積容量素子の容量絶縁
   膜を構成する高誘電体または強誘電体からなる誘電体
   膜； （ｄ）前記誘電体膜上に設けられたメモリセルの情報蓄
   積容量素子を構成する単一または複数の上部電極；を有
   し、 前記上部電極の少なくともその表面部を構成する材料
   が、酸素を含むプラズマ雰囲気、酸素ラジカルを含む雰
   囲気、またはオゾンを含む雰囲気におけるルテニウムの
   エッチング速度に比較して小さなエッチング速度を有す
   るものであることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項５記載の半導体集積回路装置であ
   って、 前記上部電極は、白金、イリジウムまたは二酸化イリジ
   ウムから選択された何れかの材料からなることを特徴と
   する半導体集積回路装置。
7. 【請求項７】 請求項５記載の半導体集積回路装置であ
   って、 前記上部電極は、ルテニウムからなる下層部と、窒化チ
   タン、シリコン酸化物、酸化タンタル、二酸化ルテニウ
   ム、白金、酸化チタン、イリジウムまたは二酸化イリジ
   ウムから選択された何れかの材料からなる上層部とを含
   むことを特徴とする半導体集積回路装置。
8. 【請求項８】 請求項７記載の半導体集積回路装置であ
   って、 前記上部電極は、ルテニウムからなる下層部と、窒化チ
   タン、シリコン酸化物、酸化タンタルから選択された何
   れかの材料からなる上層部とを含むことを特徴とする半
   導体集積回路装置。
9. 【請求項９】 （ａ）第１の主面を有する集積回路基
   体； （ｂ）前記第１の主面上にその幅と同程度またはそれ以
   下の間隔を置いて配置され、それぞれメモリセルの情報
   蓄積容量素子を構成する第１の材料を主要な構成要素と
   する複数の柱状下部電極； （ｃ）前記複数の柱状下部電極の各々の上端部に設けら
   れた第２の材料を主要な構成要素とする被膜； （ｄ）前記複数の柱状下部電極の各々の側面および上面
   に設けられたメモリセルの情報蓄積容量素子の容量絶縁
   膜を構成する高誘電体または強誘電体からなる誘電体
   膜； （ｅ）前記誘電体膜上に設けられたメモリセルの情報蓄
   積容量素子を構成し、少なくともその表面が第３の材料
   で構成された単一または複数の上部電極；を有し、 前記第２および第３の材料は、酸素を含むプラズマ雰囲
   気、酸素ラジカルを含む雰囲気、またはオゾンを含む雰
   囲気における前記第１の材料のエッチング速度に比較し
   て小さなエッチング速度を有するものであることを特徴
   とする半導体集積回路装置。
10. 【請求項１０】 請求項９記載の半導体集積回路装置で
    あって、 前記第１の材料は、ルテニウム、イリジウムまたはそれ
    らの酸化物から選択された何れかの材料であり、前記第
    ２の材料は、白金、二酸化ルテニウム、酸化タンタル、
    酸化チタン、ＢＳＴ、シリコン酸化物、イリジウムまた
    は二酸化イリジウムから選択された何れかの材料であ
    り、前記第３の材料は、窒化チタン、シリコン酸化物、
    酸化タンタル、二酸化ルテニウム、白金、酸化チタン、
    イリジウムまたは二酸化イリジウムから選択された何れ
    かの材料であることを特徴とする半導体集積回路装置。
11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    であって、 前記第１の材料はルテニウムであり、前記第２の材料は
    白金であり、前記第３の材料は窒化チタン、シリコン酸
    化物、酸化タンタルから選択された何れかの材料である
    ことを特徴とする半導体集積回路装置。
12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    であって、 前記複数の柱状下部電極の各々はその幅が狭い方向の断
    面形状が２以上のアスペクト比を有することを特徴とす
    る半導体集積回路装置。
13. 【請求項１３】 以下の工程を含む半導体集積回路装置
    の製造方法： （ａ）集積回路ウェハの主面上にメモリセルの情報蓄積
    容量素子の下部電極を構成すべき導電性の第１の被膜を
    形成する工程； （ｂ）前記第１の被膜上に、前記第１の被膜よりもフォ
    トレジスト膜の除去工程におけるアッシング雰囲気での
    エッチング速度が小さい第２の被膜を形成する工程； （ｃ）前記第２の被膜上に無機質の第３の被膜を形成す
    る工程； （ｄ）前記第３の被膜上にフォトレジスト膜パターンを
    形成する工程； （ｅ）前記フォトレジスト膜パターンがある状態で前記
    第３の被膜に対してドライエッチングを施し、前記第２
    の被膜上に前記第３の被膜の無機膜パターンを形成する
    工程； （ｆ）前記フォトレジスト膜パターンをアッシングによ
    り除去する工程； （ｇ）前記無機膜パターンがある状態で、前記第１およ
    び第２の被膜に対して、ドライエッチングを施すことに
    よって、前記第１および第２の被膜をパターニングする
    工程； （ｈ）パターニングされた前記第１および第２の被膜表
    面に前記メモリセルの情報蓄積容量素子の容量絶縁膜を
    構成すべき誘電体膜を形成する工程。
14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    の製造方法であって、 前記第１の被膜はルテニウムからなり、前記第２の被膜
    は白金、二酸化ルテニウム、酸化タンタル、酸化チタ
    ン、ＢＳＴ、シリコン酸化物、イリジウムまたは二酸化
    イリジウムから選択された何れかの材料からなることを
    特徴とする半導体集積回路装置の製造方法。
15. 【請求項１５】 請求項１４記載の半導体集積回路装置
    の製造方法であって、さらに、 （ｉ）前記容量絶縁膜上に、単層または積層で構成さ
    れ、少なくともその表面を構成する材料が、前記第１の
    被膜よりもフォトレジスト膜の除去工程におけるアッシ
    ング雰囲気でのエッチング速度が小さい材料で構成され
    た導電性の第４の被膜を形成する工程； （ｊ）前記第４の被膜上にフォトレジスト膜パターンを
    形成する工程； （ｋ）前記フォトレジスト膜パターンがある状態で前記
    第４の被膜に対してドライエッチングを施し、前記第４
    の被膜をパターニングする工程； （ｌ）前記フォトレジスト膜パターンをアッシングによ
    り除去する工程；を含むことを特徴とする半導体集積回
    路装置の製造方法。
16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    の製造方法であって、 前記第４の被膜は、ルテニウムからなる下層と、窒化チ
    タン、シリコン酸化膜または酸化タンタルからなる上層
    との２層で形成されることを特徴とする半導体集積回路
    装置の製造方法。
17. 【請求項１７】 請求項１４記載の半導体集積回路装置
    の製造方法であって、さらに、 （ｉ）前記容量絶縁膜上に、単層または積層で構成さ
    れ、少なくともその表面を構成する材料が、前記第１の
    被膜よりもフォトレジスト膜の除去工程におけるアッシ
    ング雰囲気でのエッチング速度が小さい材料で構成され
    た導電性の第４の被膜を形成する工程； （ｊ）前記第４の被膜上に無機膜の第５の被膜を形成す
    る工程； （ｋ）前記第５の被膜上にフォトレジスト膜パターンを
    形成する工程； （ｌ）前記フォトレジスト膜パターンがある状態で前記
    第５の被膜に対してドライエッチングを施し、前記第５
    の被膜の無機膜パターンを形成する工程； （ｍ）前記フォトレジスト膜パターンをアッシングによ
    り除去する工程； （ｎ）前記無機膜パターンがある状態で、前記第４の被
    膜に対して、ドライエッチングを施すことによって、前
    記第４の被膜をパターニングする工程；を含むことを特
    徴とする半導体集積回路装置の製造方法。
18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法であって、 前記第４の被膜は、ルテニウムからなる下層と、窒化チ
    タンからなる上層との２層で形成され、前記第５の被膜
    は、シリコン酸化膜で構成されることを特徴とする半導
    体集積回路装置の製造方法。
19. 【請求項１９】 （ａ）集積回路ウェハの主面上にメモ
    リセルの情報蓄積容量素子の下部電極を構成すべき導電
    性の第１の被膜を形成する工程； （ｂ）前記第１の被膜上に無機質の第３の被膜を形成す
    る工程； （ｃ）前記第３の被膜上にフォトレジスト膜パターンを
    形成する工程； （ｄ）前記フォトレジスト膜パターンがある状態で前記
    第３の被膜に対してドライエッチングを施す工程； （ｅ）前記フォトレジスト膜パターンをアッシングによ
    り除去する工程； （ｆ）前記第３の被膜がある状態で、前記第１の被膜に
    対して、ドライエッチングを施すことによって、前記第
    １の被膜をパターニングする工程； （ｇ）パターニングされた前記第１の被膜表面に前記メ
    モリセルの情報蓄積容量素子の容量絶縁膜を構成すべき
    誘電体膜を形成する工程；を有し、 前記（ｄ）工程におけるドライエッチングは、前記第３
    の被膜の底面に達するまで行われることなく、前記第３
    の被膜に凹凸を形成するものであり、前記ドライエッチ
    ングの後には前記第３の被膜の凹部においても前記第３
    の被膜が残存していることを特徴とする半導体集積回路
    装置の製造方法。
20. 【請求項２０】 （ａ）集積回路ウェハの主面上にメモ
    リセルの情報蓄積容量素子の下部電極を構成すべき導電
    性の第１の被膜を形成する工程； （ｂ）前記第１の被膜上に無機質の第３の被膜を形成す
    る工程； （ｃ）前記第３の被膜上にフォトレジスト膜パターンを
    形成する工程； （ｄ）前記フォトレジスト膜パターンがある状態で前記
    第３の被膜に対してドライエッチングを施し、前記第１
    の被膜上に前記第３の被膜の無機膜パターンを形成する
    工程； （ｅ）前記フォトレジスト膜パターンを除去する工程； （ｆ）前記無機膜パターンがある状態で、前記第１の被
    膜に対して、ドライエッチングを施すことによって、前
    記第１の被膜をパターニングする工程； （ｇ）パターニングされた前記第１の被膜表面に前記メ
    モリセルの情報蓄積容量素子の容量絶縁膜を構成すべき
    誘電体膜を形成する工程；を有し、 前記（ｅ）工程における前記フォトレジスト膜パターン
    の除去は、ピーリング法またはウェットエッチング法に
    より行われることを特徴とする半導体集積回路装置の製
    造方法。