JPH09293689A

JPH09293689A - 接続孔の形成方法

Info

Publication number: JPH09293689A
Application number: JP8108196A
Authority: JP
Inventors: Tetsuji Nagayama; 哲治長山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 1997-11-11

Abstract

(57)【要約】【課題】自己整合コンタクト・プロセスにおいて、ゲ
ート電極３を取り囲む絶縁膜の膜減りに起因する絶縁耐
圧の劣化を防止する。【解決手段】ＤＲＡＭの記憶ノード・コンタクト形成
において、ＳｉＯｘ層間絶縁膜７を成膜する前に、ゲー
ト電極３を被覆するオフセット酸化膜４とサイドウォー
ル５の一部を化学機械研磨等の平坦化手段により水平に
除去し、サイドウォール５ｐのコーナー部（角の部分）
をゲート電極３のエッジから距離ｄ₁ だけ遠ざける。つ
まり、サイドウォール５ｐの断面形状を、従来に比べて
肩の張り出した形状とする。これにより、ＳｉＯｘ層間
絶縁膜７にコンタクトホールを開口するためのドライエ
ッチングを行う際にイオン・スパッタ作用によりコーナ
ー部が若干の膜減りを起こしても、ゲート電極３の周囲
に十分な厚さの絶縁膜を残すことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体製造等の微細
デバイス加工分野に適用される接続孔の形成方法に関
し、特に自己整合コンタクト（ＳＡＣ）プロセスにおい
て、予め基板上に形成されている電極パターンを被覆す
る絶縁膜の絶縁耐圧を十分に確保する方法に関する。

【０００２】

【従来の技術】０．３μｍ以降のデザイン・ルールが適
用される微細な半導体デバイスの製造プロセスでは、接
続孔の設計余裕を下層配線との位置合わせのバラつきを
考慮して決定すると、接続孔の設計寸法（＝ホール径＋
設計余裕）が大きくなり過ぎる問題が生じている。この
位置合わせのバラつきは、フォトリソグラフィで用いら
れる縮小投影露光装置のアライメント性能の不足に起因
するものである。しかもこのバラつきは、半導体プロセ
スに含まれる様々なスケーリング・ファクターの中でも
特にスケール・ダウンが困難な項目であり、解像度以上
に露光技術の限界を決定する要因であるとすら言われて
いる。

【０００３】このような背景から、位置合わせのための
設計余裕をフォトマスク上で不要にできる自己整合コン
タクト（ＳＡＣ）プロセスが関心を集めている。以下、
このプロセスをＤＲＡＭメモリセルの記憶ノード・コン
タクト形成に適用した例を２例、順を追って説明する。

【０００４】最初に説明する方法は、初期に提案された
層間絶縁膜の平坦化を行わない方法である。図３２は、
隣接するゲート電極（ワード線）の間で上層配線（記憶
ノード電極）を基板にコンタクトさせるためのコンタク
ト・ホールを自己整合的に開口するプロセスにおいて、
ＳｉＯｘ層間絶縁膜上でレジスト・パターニングを終了
した状態を示している。ここまでの工程を説明すると、
概略以下の通りである。まず、予めウェル形成や素子分
離を行ったシリコン基板４１（Ｓｉ）の表面に、熱酸化
により形成されたゲート酸化膜４２（ＳｉＯ₂ ）を介し
てゲート電極４３（ｐｏｌｙＳｉ／ＷＳｉｘ）を形成す
る。これらゲート電極３３は、いずれもその上面をオフ
セット酸化膜４４（ＳｉＯｘ）、側面をサイドウォール
４５（ＳｉＯｘ）にそれぞれ被覆されている。また、シ
リコン基板４１の表層部には、ＬＤＤ構造を有するソー
ス／ドレイン領域４６を、上記ゲート電極４３および上
記サイドウォール４５に対して自己整合的に形成する。

【０００５】かかる基体の全面には、ＳｉＯｘ層間絶縁
膜４７をコンフォーマルに形成する。ここで、ＳｉＯｘ
層間絶縁膜４７を平坦にではなくコンフォーマルに形成
するのは、後述するコンタクトホール・エッチングの段
階で下地のオフセット酸化膜４４とサイドウォール４５
とに対する選択比を原理的に確保することがこの方法で
はできないため、過剰なオーバーエッチングを行わなく
ともコンタクトホールが開口できる程度に最初から層間
絶縁膜の膜厚を設定しておく必要があるからである。

【０００６】さらにこの上でフォトリソグラフィを行
い、レジスト・パターン４８（ＰＲ）を形成する。この
レジスト・パターン４８の開口は、隣接するゲート電極
３３間の配線間スペースに比べて十分に大きい。続い
て、この上記レジスト・パターン４８をマスクとし、Ｓ
ｉＯｘ層間絶縁膜４７をドライエッチングする。このエ
ッチングはＳｉ基板４１が露出するまで行い、図３３に
示されるようなコンタクトホール４９を形成する。

【０００７】もうひとつの方法は、エッチング停止膜を
使用することにより層間絶縁膜の平坦化を図る方法であ
る。すなわち図３４に示されるように、ゲート電極４３
とオフセット酸化膜４４のパターニング、およびサイド
ウォール４５の形成までの工程は上述したとおりである
が、この後、基体の全面を薄くコンフォーマルなＳｉＮ
エッチング停止膜５０で被覆し、続いてＳｉＯｘ層間絶
縁膜５１で基体の全面を略平坦化する。さらにこの上で
フォトリソグラフィを行い、レジスト・パターン５２
（ＰＲ）を形成する。このレジスト・パターン５２の開
口は、隣接するゲート電極４３間の配線間スペースに比
べて十分に大きい。

【０００８】続いて、この上記レジスト・パターン５２
をマスクとし、ＳｉＯｘ層間絶縁膜５１をドライエッチ
ングする。このエッチングは、下地のＳｉＮエッチング
停止膜５０に対して高選択比を達成可能な条件で行う。
上記ＳｉＯｘ層間絶縁膜５１が平坦化できるのは、この
段階でオーバーエッチングを行ってもＳｉＮエッチング
停止膜５０の表面でエッチングが停止し、オフセット酸
化膜４４やサイドウォール４５が保護されるからであ
る。ＳｉＮエッチング停止膜５０が露出したら、今度は
これをオフセット酸化膜４４やサイドウォール４５に対
して高選択比を達成可能な条件でエッチングし、図３５
に示されるようなコンタクトホール５３を完成させる。

【０００９】

【発明が解決しようとする課題】しかしながら、ＳＡＣ
プロセスには実用化に向けて解決すべき課題が多い。中
でも、ゲート電極４３を覆う絶縁膜、すなわちオフセッ
ト酸化膜４４とサイドウォール４５とに対する高選択エ
ッチング技術の完成度はまだ不十分である。

【００１０】たとえば、前掲の図３３に示した例では、
コンタクトホール・エッチングは基本的にコントロール
ド・エッチング、すなわちＳｉＯｘ層間絶縁膜４７のち
ょうど膜厚分だけを除去するようなプロセスで行う。こ
こでは、自動的に選択比が確保される機構が存在しない
ため、エッチング量はエッチング時間で制御することに
なる。しかし、一般に被エッチング物のコーナー部（角
の部分）は、平坦部に比べてイオン・スパッタ作用によ
る膜厚の減少を起こし易い。これは、イオンが基板に対
して垂直に入射する条件下でも、被エッチング物のコー
ナー部では所定の入射角が発生するからである。スパッ
タリング効率は、この入射角がおおよそ４５〜６０゜の
範囲で最大となることが知られており、かかる理由から
コーナー部から先に絶縁膜が除去されて、エッチングが
オフセットＳｉＯｘ膜４４やサイドウォール４５にまで
及び易くなる。この状態でＳｉ基板４１が露出するまで
エッチングを続けると、図３３に示されるように、ゲー
ト電極４３を覆う絶縁膜の厚さがエッジＥの部分で著し
く減少し、絶縁耐圧がしばしば劣化する。極端な場合に
はゲート電極４３のエッジＥが露出し、後工程でコンタ
クトホール４９に埋め込まれる上層配線とこのゲート電
極４３とが短絡してしまう。

【００１１】ＳｉＮエッチング停止膜５０を用いた場合
にも、程度の差はあれ、同様の問題が発生する。ＳｉＮ
膜上におけるＳｉＯｘ膜の高選択エッチングは本来、極
めて難度の高いプロセスであるが、近年ではＥＣＲプラ
ズマ，誘導結合プラズマ（ＩＣＰ），ヘリコン波プラズ
マといった、いわゆる高密度プラズマ源を用いてフルオ
ロカーボン系ガスのプラズマを励起させ、この時に発生
するフルオロカーボン（ＦＣ）系ポリマーを下地表面に
堆積させることにより、ある程度の下地選択比は確保で
きるようになっている。しかし、コーナー部のスパッタ
耐性が不十分であることに変わりはなく、ＳｉＮエッチ
ング停止膜５０もある程度は削られる。この状態でひき
続いてＳｉＮエッチング停止膜５０のエッチングを行う
と、図３５に示されるように、やはりゲート電極４３を
覆う絶縁膜の厚さがエッジＥの部分で著しく減少し、絶
縁耐圧が劣化する。

【００１２】この問題に対し、従来はオフセット酸化膜
４４の膜厚を大とすることで対応してきた。しかし、こ
のように縦方向のプロセス・マージンを稼ぐような手法
は基板の表面段差の増大を招き、多層配線形成やリソグ
ラフィに多大な悪影響を及ぼす。そこで本発明は、予め
基板上に形成されている電極パターンを被覆する絶縁膜
の絶縁耐圧を基板の表面段差を増大させることなく十分
に確保し、信頼性の高い自己整合コンタクトが得られる
接続孔の形成方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の接続孔の形成方
法は、ＳＡＣプロセスにおいて電極パターンの側壁面を
被覆する側壁絶縁膜の上部水平寸法と底部水平寸法とを
近付けることにより、該側壁絶縁膜のコーナー部に十分
な厚みを持たせ、上述の絶縁耐圧の劣化に備えようとす
るものである。

【００１４】本発明における側壁絶縁膜は、通常のＬＤ
Ｄ型ＭＯＳトランジスタのサイドウォールそのものによ
り構成するか、あるいはこのサイドウォールとエッチン
グ停止膜との組み合わせにより構成する。また、側壁絶
縁膜の上述のような形状は、その構成材料である絶縁膜
の成膜後の加工により達成するか、あるいは成膜条件に
起因するオーバーハング形状をそのまま反映させること
により達成する。

【００１５】

【発明の実施の形態】本発明では、上部水平寸法と底部
水平寸法とが近似した側壁絶縁膜の形成工程が、プロセ
ス上の要点となる。この側壁絶縁膜は、次のような方法
で形成することができる。

【００１６】（Ｉ）絶縁膜の成膜後の加工による方法（II）絶縁膜の成膜時のオーバーハング傾向を利用する
方法 (II-1) 側壁絶縁膜をサイドウォールのみで構成 (II-1-a) サイドウォールを層間絶縁膜と実質的に同じ
材料で構成 (II-1-b) サイドウォールを層間絶縁膜に対してエッチ
ング選択比のとれる材料で構成 (II-2) 側壁絶縁膜をサイドウォールとエッチング停止
膜とにより構成以下、これらの方法について順次説明する。

【００１７】上記の方法（Ｉ）の成膜後加工とは、具体
的には、電極パターンを層間絶縁膜あるいはエッチング
停止膜で被覆する前に、この電極パターンを取り囲む側
壁絶縁膜とオフセット絶縁膜の各々の膜厚方向の一部を
表面から略水平に除去（以下、水平除去と称する。）す
ることである。ＣＶＤ法により電極パターンをほぼコン
フォーマルに被覆するごとく成膜された絶縁膜を異方的
にエッチバックして得られるサイドウォールの断面形状
は通常、上端から底面に向けて（つまり基板側に向かっ
て）大となっているので、これをオフセット絶縁膜と共
にその膜厚方向に沿って上から水平に除去してゆけば、
除去面に現れる該サイドウォールの上部寸法は底部寸法
に近付くことになる。つまり、配線パターンを取り囲む
絶縁膜のコーナー部が該配線パターンのエッジから遠ざ
かった形となる。したがって、たとえその上の層間絶縁
膜のエッチング中、あるいはこれに加えてエッチング停
止膜のエッチング中にイオン・スパッタ作用により上記
コーナー部の膜厚が減少したとしても、配線パターンの
エッジはまだ十分な厚さの絶縁膜に覆われていることに
なり、この部分における絶縁耐圧の劣化を防止すること
ができる。

【００１８】前記オフセット絶縁膜の膜厚方向の中途部
には、除去速度が相対的に遅い別の絶縁材料からなる平
坦化停止膜を介在させ、前記の略水平な除去を該平坦化
停止膜の露出面で停止させるようにしても良い。これに
より、単純な時間制御にもとづいて水平除去を終了する
場合に比べて、いっそう正確に水平除去量を規定するこ
とができる。このときの除去速度とは、水平除去をレジ
スト・エッチバックで行うならエッチング速度、化学機
械研磨で行うなら研磨速度ということになる。いずれに
しても、上記オフセット絶縁膜と前記サイドウォール絶
縁膜とが共に酸化シリコン系材料で構成される場合に
は、平坦化停止膜を窒化シリコン系材料で構成すること
が好適である。上記の水平除去は、たとえば全面レジス
ト塗布とエッチバックを組み合わせた、いわゆるレジス
ト・エッチバックの手法により行うこともできるが、特
に化学機械研磨（ＣＭＰ）により簡便に行うことができ
る。水平除去が行われた後は、基体の全面を層間絶縁膜
で被覆する工程に移る。このとき、絶縁膜に取り囲まれ
た配線パターン上に直接に層間絶縁膜を成膜する場合に
はこれをコンフォーマル形状とし、エッチング停止膜を
介して成膜する場合には平坦化形状とすることが好適で
ある。後者のエッチング停止膜を用いる場合には、層間
絶縁膜と該エッチング停止膜とを各々の最適条件で順次
エッチングすることにより、接続孔を完成させる。

【００１９】ところで、上記の方法（Ｉ）を採用する場
合には、膜厚方向の一部を水平除去した後のオフセット
絶縁膜が従来のオフセット絶縁膜と同等の機能を果たす
必要があるので、このときのオフセット絶縁膜の初期膜
厚は従来よりも大きく設定しておかなければならない。
一方、サイドウォールの膜厚は従来と同じで良い。これ
は、このサイドウォールの底部寸法がＭＯＳトランジス
タのＬＤＤ領域の長さを決定する重要なパラメータとな
っているからである。しかし、膜厚が従来と同じであっ
ても上端からその水平除去を行うので、除去面で測定し
たサイドウォールの上部寸法は従来よりも増大する。つ
まり上記の方法（Ｉ）では、配線パターンを取り囲む絶
縁膜は全体として、縦方向寸法と底面における横方向寸
法を従来と同等に保ったままで、肩が張り出した様な形
状となるのである。

【００２０】次に、上記の方法（II）について説明す
る。この方法は、絶縁膜の成膜時のオーバーハング傾向
を利用するものである。この傾向は、典型的にはスパッ
タリング、特に被着粒子の直進性にやや劣るスパッタリ
ング条件で成膜された絶縁膜にみられるものである。た
だし、本発明で述べるオーバーハング傾向とは、実際に
上部が底部よりも庇のごとく迫り出すような形状が得ら
れる状態はもちろんのこと、たとえ迫り出していなくて
もコーナー部の厚みが他の部分に比べて顕著に厚い状態
も含むものとする。

【００２１】ここで、方法(II-1)のごとく側壁絶縁膜を
サイドウォールのみで構成する場合には、オーバーハン
グ形状をもって成膜された絶縁膜をそのまま異方的にエ
ッチバックすることで、目的を達することができる。こ
こで、上記サイドウォールは方法(II-1-a)のように層間
絶縁膜と実質的に同じ材料で構成しても良いし、あるい
は方法(II-1-b)のように層間絶縁膜に対してエッチング
選択比のとれる材料で構成しても良い。層間絶縁膜を一
般的なプロセスにしたがって通常の酸化シリコン系材料
で構成すると、エッチング選択比のとれる材料はたとえ
ば窒化シリコン系材料ということになる。

【００２２】また、方法(II-2)のごとく側壁絶縁膜をサ
イドウォールとエッチング停止膜とにより構成する場合
は、この両者が共にオーバーハング形状を有していても
良いが、通常形状のサイドウォール上にオーバーハング
形状を有するエッチング停止膜を積層するだけでも、目
的を達することができる。後者の場合には、サイドウォ
ールをたとえば酸化シリコン系材料、エッチング停止膜
を窒化シリコン系材料で構成することができる。

【００２３】なお、方法（II）を採用する場合の層間絶
縁膜の形成方法も、方法（Ｉ）に関して上述した考え方
にもとづいて行う。すなわち、絶縁膜に囲まれた配線パ
ターン上に直接に層間絶縁膜を成膜する場合にはこれを
コンフォーマル形状とし、エッチング停止膜を介して成
膜する場合、あるいは層間絶縁膜に対してエッチング選
択比がとれるオフセット絶縁膜とサイドウォールとを用
いる場合には、層間絶縁膜を平坦化形状とする。

【００２４】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２５】実施例１本実施例は、２本のワード線の間でＤＲＡＭの記憶ノー
ド電極を基板にコンタクトさせるＳＡＣプロセスに関す
るものであり、ポリサイド・ゲート電極を覆うオフセッ
ト酸化膜（ＳｉＯｘ）とサイドウォール（ＳｉＯｘ）の
一部に化学機械研磨を施した後、基体の全面をＳｉＯｘ
層間絶縁膜でコンフォーマルに覆い、この膜に接続孔を
開口した。このプロセスを、図１ないし図５を参照しな
がら説明する。

【００２６】まず、予めウェル形成や素子分離を行った
Ｓｉ基板１の表面をたとえばパイロジェニック酸化法で
熱酸化することにより、厚さ約８ｎｍのゲート酸化膜２
を形成した。続いて、たとえば厚さ約２００ｎｍのタン
グステン・ポリサイド膜と厚さ約４００ｎｍのＳｉＯｘ
膜を順次成膜し、これらの膜を共通のレジスト・マスク
を介してドライエッチングすることにより、ゲート電極
３（ｐｏｌｙＳｉ／ＷＳｉｘ）とオフセット酸化膜４か
らなる積層パターンを形成した。ここで、上記ゲート電
極３は下層側から順に、たとえば減圧ＣＶＤ法で成膜さ
れた厚さ約１００ｎｍのｎ⁺ 型ポリシリコン膜（ｐｏｌ
ｙＳｉ）と、プラズマＣＶＤ法で成膜された厚さ約１０
０ｎｍのタングステン・シリサイド膜（ＷＳｉ_x ）との
積層構造を有する。また、オフセット酸化膜４はたとえ
ばＯ₃ −ＴＥＯＳ常圧ＣＶＤ法により形成することがで
きる。上記ゲート電極３の線幅および配線間スペース
は、共に約０．３５μｍとした。

【００２７】次に、上記積層パターンをマスクとしてＡ
ｓ⁺ の低濃度イオン注入を行い、シリコン基板１の表層
部にＬＤＤ領域を形成した。このときのイオン注入条件
は、たとえばイオン加速エネルギー２０ｋｅＶ，ドース
量６×１０¹²／ｃｍ² とした。次に、基体の全面に厚さ
約２００ｎｍのＳｉＯｘ膜をたとえば常圧ＣＶＤ法で堆
積させた後、これを等方的にエッチバックし、上記積層
パターンの側壁面にサイドウォール５を形成した。さら
に、先の積層パターンとこのサイドウォール５の双方を
マスクとしてＡｓ⁺ の高濃度イオン注入を行った。この
ときのイオン注入条件は、たとえばイオン加速エネルギ
ー２０ｋｅＶ，ドース量３×１０¹⁵／ｃｍ² とした。さ
らに１０５０℃，１０秒間のＲＴＡ（ラピッド・サーマ
ル・アニール）を行って不純物（Ａｓ）を活性化させ、
ＬＤＤ構造を有するソース／ドレイン領域６を形成し
た。図１は、ここまでの工程を終了した状態を示してい
る。次に、上記オフセット酸化膜４とサイドウォール５
とを、市販の化学機械研磨（ＣＭＰ）装置を用いて約２
００ｎｍ除去した。この研磨は、たとえば下記の２種類
の条件例のいずれかを用いて行った。

【００２８】（研磨条件１）ヘッド押し付け圧力３００ｇ／ｃｍ² 研磨ヘッド回転数３０ｒｐｍ研磨テーブル回転数３０ｒｐｍ研磨時間２０秒研磨布ポリウレタン発泡体と布織布との積層体研磨スラリーフュームド・シリカの塩基性水系分散液（研磨条件２）ヘッド押し付け圧力５００ｇ／ｃｍ² 研磨ヘッド回転数２０ｒｐｍ研磨テーブル回転数２０ｒｐｍ研磨時間２０秒研磨布ポリウレタン発泡体と布織布との積層体研磨スラリーフュームド・シリカの塩基性水系分散液なお、上記研磨布としてはIC1000/suba400（商品名：ロ
ーデル社製）、上記研磨スラリーとしてはIC112 （商品
名：キャボット社製）をそれぞれ使用した。

【００２９】この研磨により、図２に示されるように、
オフセット酸化膜４ｐ（添字ｐは、研磨された膜である
ことを表す。以下同様。）の残膜厚は約２００ｎｍとな
った。この残膜厚は、研磨時間により制御されている。
また、ゲート電極３のエッジ部からサイドウォール５ｐ
のコーナー部との水平距離ｄ₁ は約２３０ｎｍとなり、
従来構造の４倍以上に拡大した。

【００３０】次に、図３に示されるように、たとえば常
圧ＣＶＤ法によりＳｉＯｘ層間絶縁膜７を約３００ｎｍ
の厚さにコンフォーマルに成膜した。この後、ＳｉＯｘ
層間絶縁膜７の上にレジスト・パターン８を形成した。
このときのレジスト・パターニングは、化学増幅系ポジ
型フォトレジスト材料（和光純薬社製，商品名ＷＫＲ−
ＰＴ１）とＫｒＦエキシマ・レーザ・ステッパを用いて
行い、配線間スペースをカバーする直径約０．４μｍの
開口を設けた。

【００３１】次に、上記ＳｉＯｘ層間絶縁膜７を選択的
にエッチングした。このエッチングは、たとえば下記の
２種類の条件例のいずれかを用いて行った。

【００３２】（エッチング条件１）エッチング装置ＥＣＲプラズマ・エッチャー（ＳｉＯｘ膜用）ＣＨＦ₃ 流量３５ＳＣＣＭＣＨ₂ Ｆ₂ 流量１５ＳＣＣＭ圧力０．２７Ｐａマイクロ波パワー１２００Ｗ（２．４５ＧＨｚ）ＲＦバイアス・パワー１５０Ｗ（８００ｋＨｚ）ウェハ温度２０℃ オーバーエッチング率３０％（エッチング条件２）エッチング装置ＩＣＰエッチャー（ＳｉＯｘ膜用）Ｃ₂ Ｆ₆ 流量５０ＳＣＣＭ圧力０．２７Ｐａマイクロ波パワー２０００Ｗ（２ＭＨｚ）ＲＦバイアス・パワー１５０Ｗ（１．８ＭＨｚ）ウェハ温度２０℃ オーバーエッチング率３０％なお、上記ＩＣＰとは誘導結合プラズマを指す。この結
果、図４に示されるように、コンタクトホール９が形成
された。

【００３３】上記エッチングの際には、必要最小限のオ
ーバーエッチング時に生ずるオフセット酸化膜４ｐやサ
イドウォール５ｐの若干の膜減り、あるいはコーナー部
における膜減りに起因して、ゲート電極３のエッジとサ
イドウォール５のコーナー部との間の距離ｄ₂ が当初の
距離ｄ₁ から若干変化する可能性もある。しかし、これ
だけの距離が確保されていることにより、ゲート電極３
のエッジはまだ十分な厚さの絶縁膜に覆われている。

【００３４】この後、上記レジスト・パターン８をアッ
シングし、さらに図５に示されるように、上記コンタク
トホール９を被覆するごとく記憶ノード電極である上層
配線１０（Ａｌ）を形成し、記憶ノード・コンタクトを
完成させた。この上層配線１０は、たとえばＴｉ系密着
層／Ａｌ−１％Ｓｉ膜／ＴｉＮ反射防止膜の３層構造の
Ａｌ系多層膜である。本発明において、ゲート電極３を
被覆する絶縁膜は、この上層配線１０が形成された後に
も十分な絶縁耐圧を示した。

【００３５】実施例２本実施例では、オフセット酸化膜の中途部にＳｉＮ平坦
化停止膜を設け、ＣＭＰをこの膜の露出面で停止させ
た。このプロセスを、図６ないし図１０を参照しながら
説明する。

【００３６】図６は、前掲の図１と同様、ソース／ドレ
イン領域６の形成までが終了した状態を示しているが、
図１と異なる点は、オフセット絶縁膜がＳｉＯｘ／Ｓｉ
Ｎ／ＳｉＯｘの３層構造となっている点である。かかる
構造を得るには、まずポリシリコン膜とＷＳｉｘ膜とを
成膜した後、公知の成膜方法にしたがってたとえば厚さ
約１５０ｎｍの下層側ＳｉＯｘ膜１１，厚さ約５０ｎｍ
のＳｉＮ平坦化停止膜１２，厚さ約２００ｎｍの上層側
ＳｉＯｘ膜１３を順次積層し、次にゲート電極パターン
に倣ったレジスト・パターンを形成し、これを共通マス
クとして上記５層の膜を各々の最適条件にて順次ドライ
エッチングした後、レジスト・パターンをアッシングす
る。ゲート酸化膜２，サイドウォール５，ソース／ドレ
イン領域６の形成方法については、実施例１で上述した
とおりである。

【００３７】次に、上記上層側酸化膜１３とサイドウォ
ール５とを、市販の化学機械研磨（ＣＭＰ）装置を用い
て除去した。この研磨は、たとえば実施例１で上述した
条件でも行うことができるが、ＳｉＮ平坦化停止膜１２
を設けているために厳密な時間制御は不要であり、また
研磨の高速化を図ることができる。研磨を終了した状態
を図７に示す。このとき、ゲート電極３のエッジとサイ
ドウォール５ｐのコーナー部との間の距離ｄ₃ は、約２
３０ｎｍとなった。

【００３８】次に、実施例１と同様、厚さ約３００ｎｍ
のコンフォーマルなＳｉＯｘ層間絶縁膜７と、配線間ス
ペースをカバーする領域に直径約０．４μｍの開口を有
するレジスト・パターン８とを形成した。この状態を、
図８に示す。

【００３９】続いて、上記ＳｉＯｘ層間絶縁膜７を選択
的にエッチングした。このエッチングは、たとえば下記
の条件（エッチング条件３）エッチング装置ＩＣＰエッチャー（ＳｉＯｘ膜用）Ｃ₃ Ｆ₈ 流量２０ＳＣＣＭＡｒ流量５０ＳＣＣＭ圧力０．３Ｐａソース・パワー２０００Ｗ（２ＭＨｚ）ＲＦバイアス・パワー２００Ｗ（１．８ＭＨｚ）ウェハ温度２０℃ オーバーエッチング率３０％で行った。上記のドライエッチング条件は、ＳｉＮ平坦
化停止膜１２やＳｉ基板１に対して選択比が確保できる
条件である。この結果、図９に示されるように、コンタ
クトホール１４が形成された。

【００４０】上記エッチングの際には、ＳｉＮ平坦化停
止膜必要最小限のオーバーエッチング時に生ずるサイド
ウォール５ｐの若干の膜減りに起因して、ゲート電極３
のエッジとサイドウォール５のコーナー部との間の距離
ｄ₄ が当初の距離ｄ₃ から変化する可能性もある。しか
し、かかる距離が確保されていることにより、ゲート電
極３のエッジはまだ十分な厚さの絶縁膜に覆われてい
る。

【００４１】この後、上記レジスト・パターン８をアッ
シングし、さらに図１０に示されるように、上記コンタ
クトホール１４を被覆するごとくＡｌ系多層膜からなる
上層配線１５（Ａｌ）を記憶ノード電極として形成し、
記憶ノード・コンタクトを完成させた。本実施例でも、
ゲート電極３を被覆する絶縁膜は十分な絶縁耐圧を有し
ていた。

【００４２】実施例３本実施例では、ＳｉＯｘ層間絶縁膜の下側にＳｉＮエッ
チング停止膜を設け、絶縁膜の平坦化を図った。このプ
ロセスを、図１１ないし図１４を参照しながら説明す
る。

【００４３】図１１は、前掲の図２と同様に膜厚方向の
一部を水平除去されたオフセット酸化膜４ｐとサイドウ
ォール５ｐとを形成した後、基体の全面を厚さ約５０ｎ
ｍのＳｉＮエッチング停止膜１６でコンフォーマルに被
覆した後、基体の表面を厚さ約５００ｎｍのＳｉＯｘ層
間絶縁膜１７でほぼ平坦化し、この上にレジスト・パタ
ーン１８を形成した状態を示している。

【００４４】ここで、上記ＳｉＮエッチング停止膜１６
は、たとえば下記の条件スパッタリング装置平行平
板型ＲＦスパッタリング装置ターゲットＳｉ₃ Ｎ₄ Ａｒ流量２０ＳＣＣＭ圧力０．１ＰａＲＦパワー１ｋＷ（１３．５６ＭＨｚ）スパッタリング時間４５秒で成膜することができる。また、上記ＳｉＯｘ層間絶縁
膜１７は、たとえばＯ₃−ＴＥＯＳ常圧ＣＶＤ法により
成膜されたＢＰＳＧ（ホウ素・リン・シリケート・ガラ
ス）膜を加熱リフローさせることにより形成される。

【００４５】次に、上記ＳｉＯｘ層間絶縁膜１７を選択
的にエッチングした。このエッチングは、たとえば下記
の２種類の条件例のいずれかを用いて行った。

【００４６】（エッチング条件４）エッチング装置マグネトロンＲＩＥ装置（ＳｉＯｘ膜用）ｃ−Ｃ₄ Ｆ₈ 流量１０ＳＣＣＭＣＯ流量２００ＳＣＣＭＡｒ流量３００ＳＣＣＭ圧力６．０ＰａＲＦパワー１６００Ｗ（１３．５６ＭＨｚ）ウェハ温度２０℃ オーバーエッチング率５０％（エッチング条件５）エッチング装置ヘリコン波プラズマ・エッチャー（ＳｉＯｘ膜用）ｃ−Ｃ₄ Ｆ₈ 流量３５ＳＣＣＭＣＯ流量５ＳＣＣＭＡｒ流量１００ＳＣＣＭ圧力０．２Ｐａソース・パワー２５００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス・パワー１５０Ｗ（４００ｋＨｚ）ウェハ温度２０℃ オーバーエッチング率５０％この結果、図１２に示されるように、コンタクトホール
１９が途中まで形成され、その底面にＳｉＮエッチング
停止膜１６が露出した状態となった。

【００４７】上記のエッチングでは、高密度プラズマ中
で豊富に発生するイオンを利用して実用的な速度でエッ
チングが進行する。またこれと共に、プラズマ中に生成
する適度な量のフルオロカーボン系ポリマーがＳｉＮエ
ッチング停止膜１６に対する選択比を確保する役目を果
たすので、エッチングは図１２に示されるように、Ｓｉ
Ｎエッチング停止膜１６が露出したところで停止する。
このときの対ＳｉＮ選択比としては、平坦部で約３０，
イオン衝撃に比較的弱いコーナー部でも約２５と、高い
値が達成された。

【００４８】次に、上記のＳｉＮエッチング停止膜１６
の露出部分を選択的に除去した。このときのドライエッ
チングは、たとえば下記の２種類の条件例のいずれかを
用いて行った。

【００４９】（エッチング条件６）エッチング装置マグネトロンＲＩＥ装置（ＳｉＯｘ膜用）ＣＨＦ₃ 流量２０ＳＣＣＭＯ₂ 流量２０ＳＣＣＭ圧力６．０ＰａＲＦパワー６００Ｗ（１３．５６ＭＨｚ）ウェハ温度２０℃ オーバーエッチング率３０％（エッチング条件７）エッチング装置ヘリコン波プラズマ・エッチャー（ＳｉＯｘ膜用）ＣＨＦ₃ 流量２０ＳＣＣＭＯ₂ 流量２０ＳＣＣＭ圧力０．４Ｐａソース・パワー２０００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス・パワー１００Ｗ（４００ｋＨｚ）ウェハ温度２０℃ オーバーエッチング率３０％この結果、図１３に示されるようにコンタクトホール１
９が完成された。

【００５０】この後、図１４に示されるように、上記コ
ンタクトホール１９を被覆するごとく、Ａｌ系多層膜か
らなる上層配線２０（Ａｌ）を記憶ノード電極として形
成し、記憶ノード・コンタクトを完成させた。

【００５１】本実施例では、ＳｉＯｘ層間絶縁膜１７と
ＳｉＮエッチング停止膜１６の両ドライエッチングを通
じて、トータルでは実施例１よりも大幅なオーバーエッ
チングを行っているにもかかわらず、ゲート電極３のエ
ッジとサイドウォール５ｐのコーナー部との間の距離ｄ
₂ が十分に大きく維持された。このため、本実施例で
も、ゲート電極３を被覆する絶縁膜の絶縁耐圧を確保す
ることができた。

【００５２】実施例４本実施例では、スパッタ成膜されたＳｉＯｘ膜をエッチ
バックすることによりオーバーハング形状のサイドウォ
ールを形成し、基体の全面をＳｉＯｘ層間絶縁膜でコン
フォーマルに覆い、この膜に接続孔を開口した。このプ
ロセスを、図１５ないし図１９を参照しながら説明す
る。

【００５３】図１５は、ゲート酸化膜２が形成されたＳ
ｉ基板１上でゲート電極３とオフセット酸化膜２１とを
パターニングし、このパターンをマスクとする低濃度イ
オン注入によりＬＤＤ領域６_L を形成した後、基体の全
面を厚さ約２００ｎｍのサイドウォール用ＳｉＯｘ膜２
２で被覆した状態を示している。ただし、上記オフセッ
ト酸化膜の厚さは実施例１のように大きく設定する必要
はなく、従来の一般的なプロセスと同程度で良い。ここ
では１５０ｎｍとした。また、上記のサイドウォール用
ＳｉＯｘ膜２２は、たとえば下記のスパッタリング条件スパッタリング装置平行平板型ＲＦスパッタリング装置ターゲットＳｉＯ₂ Ａｒ流量２０ＳＣＣＭ圧力０．１ＰａＲＦパワー１ｋＷ（１３．５６ＭＨｚ）スパッタリング時間１８０秒にしたがって成膜した。この条件では、被着粒子の直進
性が適度に制限されているため、サイドウォール用Ｓｉ
Ｏｘ膜２２は図示されるようなオーバーハング形状を呈
した。

【００５４】次に、このサイドウォール用ＳｉＯｘ膜２
２を、一例として下記のエッチバック条件エッチング装置アノードカップル平行平板型ＲＩＥ装置（ＳｉＯｘ膜用）ＣＨＦ₃ 流量３０ＳＣＣＭＣＦ₄ 流量５０ＳＣＣＭＡｒ流量６００ＳＣＣＭ圧力２００ＰａＲＦパワー６００Ｗ（３８０ｋＨｚ）ウェハ温度１０℃ オーバーエッチング率５％にしたがって異方的にエッチバックした。これにより、
図１６に示されるように、上部水平寸法ｄ₅ が底部水平
寸法より大きいサイドウォール２２ｅを形成した。この
後、Ｓｉ基板１上のパターンをマスクとして高濃度イオ
ン注入を行うことにより、ソース／ドレイン６を形成し
た。

【００５５】次に、図１７に示されるように、たとえば
常圧ＣＶＤ法によりＳｉＯｘ層間絶縁膜２３を約３００
ｎｍの厚さにコンフォーマルに成膜し、続いてエキシマ
・レーザ・リソグラフィによりレジスト・パターン２４
（ＰＲ）を形成した。このレジスト・パターン２４は、
配線間スペースをカバーする領域に約０．５μｍ径の開
口を有している。

【００５６】次に、図１８に示されるように、上記Ｓｉ
Ｏｘ層間絶縁膜２３の露出部を選択的にエッチングして
コンタクトホール２５を形成し、レジスト・パターン２
４をアッシングした。ここで、上記のエッチングは、前
述のエッチング条件１またはエッチング条件２にしたが
って行った。このとき、オフセット酸化膜２１とサイド
ウォール２２ｅの一部に膜減りが生じ、該サイドウォー
ルの上部水平寸法ｄ₆はエッチング前の寸法ｄ₅ から若
干変動した。しかし、ゲート電極３を被覆する絶縁膜と
して十分な厚さが確保されていることに何ら変わりはな
かった。この後、図１９に示されるような上層配線２６
（Ａｌ）を形成し、記憶ノード・コンタクトを完成させ
た。

【００５７】実施例５本実施例では、従来どおりの通常形状を有するＳｉＯｘ
サイドウォールと、オーバーハング傾向を持つＳｉＮエ
ッチング停止膜との組み合わせにより側壁絶縁膜を形成
した例である。このプロセスを、図２０ないし図２６を
参照しながら説明する。

【００５８】図２０は、ＬＤＤ領域６_L の形成までを実
施例４と同様に行った後、基体の全面にコンフォーマル
なサイドウォール用ＳｉＯｘ膜２７をＣＶＤ成膜した状
態を示している。次に、このサイドウォール用ＳｉＯｘ
膜２７を実施例４で上述した条件にしたがって異方的に
エッチバックすることにより、図２１に示されるような
通常形状を有するサイドウォール２７ｅを形成した。こ
の後、Ｓｉ基板１上のパターンをマスクとして高濃度イ
オン注入を行うことにより、ソース／ドレイン６を形成
した。

【００５９】次に、図２２に示されるように、かかる基
体の全面を被覆するごとく厚さ約１００ｎｍのＳｉＮエ
ッチング停止膜２８を成膜した。このときの成膜条件
は、たとえば、スパッタリング装置平行平板型ＲＦスパッタリング装置ターゲットＳｉ₃ Ｎ₄ Ａｒ流量２０ＳＣＣＭ圧力０．１ＰａＲＦパワー１ｋＷ（１３．５６ＭＨｚ）スパッタリング時間９０秒とした。この条件で形成されるＳｉＮエッチング停止膜
２８は、図示されるようにコーナー部の厚い膜となっ
た。本実施例では、側壁絶縁膜はＳｉＯｘ膜からなるサ
イドウォール２７ｅとＳｉＮエッチング停止膜２８とか
ら構成される。この段階における側壁絶縁膜の上部水平
寸法をｄ₇ とする。

【００６０】以降の工程は、実施例３とほぼ同様であ
る。すなわち、まず図２３に示されるように、基体の全
面を厚さ約５００ｎｍのＳｉＯｘ層間絶縁膜２９で略平
坦化した後、レジスト・パターン３０（ＰＲ）を形成し
た。続いて、このレジスト・パターン３０をマスクと
し、まず図２４に示されるようにＳｉＯｘ層間絶縁膜２
９をドライエッチングし、さらに図２５に示されるよう
にＳｉＮエッチング停止膜２８をドライエッチングして
コンタクトホール３１を形成した。サイドウォール２７
ｅの肩部には、ＳｉＮエッチング停止膜２８の残渣２８
ｒが残存し、この部分の膜減りを防止している。このと
きの側壁絶縁膜の上部水平寸法ｄ₈ はエッチング前の寸
法ｄ₇から若干変動したが、ゲート電極３の側壁面に十
分な厚さの絶縁膜が残ることに変わりはなかった。この
後、図２６に示されるような上層配線３２（Ａｌ）を形
成し、記憶ノード・コンタクトを完成させた。

【００６１】実施例６本実施例では、オフセット絶縁膜とオーバーハング形状
を有するサイドウォールとを、共にＳｉＮ膜を用いて構
成した。このプロセスを、図２７ないし図３１を参照し
ながら説明する。

【００６２】図２７は、ゲート酸化膜２が形成されたＳ
ｉ基板１上でゲート電極３とオフセット窒化膜３３とを
パターニングし、このパターンをマスクとする低濃度イ
オン注入によりＬＤＤ領域６_L を形成した後、基体の全
面を厚さ約２００ｎｍのサイドウォール用ＳｉＮ膜３４
で被覆した状態を示している。ここで、上記オフセット
ＳｉＮ膜３３は、たとえば減圧ＣＶＤ法やプラズマＣＶ
Ｄ法により約１５０ｎｍの厚さに形成されたＳｉＮ膜
を、ゲート電極３と共通パターンでエッチングすること
により形成されている。また、上記サイドウォール用Ｓ
ｉＮ膜３４の成膜条件は、スパッタリング時間を１８０
秒に延長した他は、実施例５で上述したとおりである。

【００６３】次に、このサイドウォール用ＳｉＮ膜３４
を、一例として下記のエッチバック条件エッチング装置アノードカップル平行平板型ＲＩＥ装置（ＳｉＯｘ膜用）ＣＨＦ₃ 流量１０ＳＣＣＭＣＦ₄ 流量７０ＳＣＣＭＡｒ流量６００ＳＣＣＭ圧力２００ＰａＲＦパワー８００Ｗ（３８０ｋＨｚ）ウェハ温度１０℃ オーバーエッチング率５％にしたがって異方的にエッチバックした。これにより、
図２８に示されるように、上部水平寸法ｄ₉ が底部水平
寸法より大きいサイドウォール３４ｅを形成した。この
後、Ｓｉ基板１上のパターンをマスクとして高濃度イオ
ン注入を行うことにより、ソース／ドレイン６を形成し
た。

【００６４】以降の工程は、実施例３とほぼ同様であ
る。すなわち、まず図２９に示されるように、基体の全
面を厚さ約５００ｎｍのＳｉＯｘ層間絶縁膜３５で略平
坦化した後、レジスト・パターン３６（ＰＲ）を形成し
た。続いて、このレジスト・パターン３６をマスクと
し、図３０に示されるようにＳｉＯｘ層間絶縁膜３５を
ドライエッチングし、コンタクトホール３７を形成し
た。このとき、オフセット窒化膜３３およびサイドウォ
ール３４ｅに膜減りが生じ、該サイドウォール３４ｅの
上部水平寸法ｄ₁₀はエッチング前の寸法ｄ₉から若干変
動したが、ゲート電極３の側壁面に十分な厚さの絶縁膜
が残ることに変わりはなかった。この後、図３１に示さ
れるような上層配線３２（Ａｌ）を形成し、記憶ノード
・コンタクトを完成させた。

【００６５】以上、本発明の具体的な実施例を６例挙げ
たが、本発明はこれらの実施例に何ら限定されるもので
はなく、プラズマ源，サンプル・ウェハの構成，成膜方
法，研磨条件，ドライエッチング条件等の細部は、適宜
変更および選択が可能である。

【００６６】

【発明の効果】以上の説明からも明らかなように、本発
明によれば、ＳＡＣプロセスにおいてオフセット絶縁膜
やサイドウォール絶縁膜のコーナー部の膜厚減少に起因
する絶縁耐圧の劣化を防止することができる。これによ
り、製造される半導体デバイスの性能や信頼性が向上す
ることはもちろん、ＳＡＣプロセスの実用性も向上す
る。本発明は、半導体装置の微細化，高集積化，高信頼
化に大きく貢献するものである。

【図面の簡単な説明】

【図１】本発明を適用して自己整合的なＤＲＡＭの記憶
ノード・コンタクト形成を行うプロセス例（実施例１）
において、厚目のオフセット酸化膜とゲート電極とをパ
ターニングし、さらにサイドウォールを形成した状態を
示す模式的断面図である。

【図２】図１のオフセット酸化膜とサイドウォールの一
部を化学機械研磨により水平除去した状態を示す模式的
断面図である。

【図３】図２の基体の全面にコンフォーマルなＳｉＯｘ
層間絶縁膜を堆積し、その上でレジスト・パターニング
を行った状態を示す模式的断面図である。

【図４】図３のＳｉＯｘ層間絶縁膜をドライエッチング
してコンタクトホールを開口した状態を示す模式的断面
図である。

【図５】図４のコンタクトホールに上層配線を埋め込ん
だ状態を示す模式的断面図である。

【図６】本発明を適用して自己整合的なＤＲＡＭの記憶
ノード・コンタクト形成を行うプロセス例（実施例２）
において、中途部にＳｉＮ平坦化停止膜を挟んだオフセ
ット酸化膜とゲート電極とをパターニングし、サイドウ
ォールを形成した状態を示す模式的断面図である。

【図７】図６のオフセット酸化膜とサイドウォールの一
部を水平除去した状態を示す模式的断面図である。

【図８】図７の基体の全面にコンフォーマルなＳｉＯｘ
層間絶縁膜を堆積し、その上でレジスト・パターニング
を行った状態を示す模式的断面図である。

【図９】図８のＳｉＯｘ層間絶縁膜をドライエッチング
してコンタクトホールを開口した状態を示す模式的断面
図である。

【図１０】図９のコンタクトホールに上層配線を埋め込
んだ状態を示す模式的断面図である。

【図１１】本発明を適用して自己整合的なＤＲＡＭの記
憶ノード・コンタクト形成を行うプロセス例（実施例
３）において、オフセット酸化膜とサイドウォールの一
部水平除去を終了した基体の全面をＳｉＮエッチング停
止膜でコンフォーマルに被覆し、ＳｉＯｘ層間絶縁膜で
基体の表面を略平坦化し、レジスト・パターニングを行
った状態を示す模式的断面図である。

【図１２】図１１のＳｉＯｘ層間絶縁膜を選択的にドラ
イエッチングした状態を示す模式的断面図である。

【図１３】図１２のＳｉＮエッチング停止膜の露出部を
選択的にドライエッチングしてコンタクトホールを開口
した状態を示す模式的断面図である。

【図１４】図１３のコンタクトホールに上層配線を埋め
込んだ状態を示す模式的断面図である。

【図１５】本発明を適用して自己整合的なＤＲＡＭの記
憶ノード・コンタクト形成を行うプロセス例（実施例
４）において、オフセット酸化膜とゲート電極のパター
ニングを終了した基体の全面にサイドウォール形成用Ｓ
ｉＯｘ膜をスパッタ成膜した状態を示す模式的断面図で
ある。

【図１６】図１５のサイドウォール用ＳｉＯｘ膜をエッ
チバックしてサイドウォールを形成した状態を示す模式
的断面図である。

【図１７】図１６の基体の全面にコンフォーマルなＳｉ
Ｏｘ層間絶縁膜を成膜し、レジスト・パターニングを行
った状態を示す模式的断面図である。

【図１８】図１７のＳｉＯｘ層間絶縁膜をドライエッチ
ングしてコンタクトホールを開口した状態を示す模式的
断面図である。

【図１９】図１８のコンタクトホールに上層配線を埋め
込んだ状態を示す模式的断面図である。

【図２０】本発明を適用して自己整合的なＤＲＡＭの記
憶ノード・コンタクト形成を行うプロセス例（実施例
５）において、オフセット酸化膜とゲート電極のパター
ニングを終了した基体の全面にサイドウォール用ＳｉＯ
ｘ膜をＣＶＤ成膜した状態を示す模式的断面図である。

【図２１】図２０のサイドウォール用ＳｉＯｘ膜をエッ
チバックしてサイドウォールを形成した状態を示す模式
的断面図である。

【図２２】図２１の基体の全面にコーナー部が厚いＳｉ
Ｎエッチング停止膜を成膜した状態を示す模式的断面図
である。

【図２３】図２２の基体の全面をＳｉＯｘ層間絶縁膜で
略平坦化し、レジスト・パターニングを行った状態を示
す模式的断面図である。

【図２４】図２３のＳｉＯｘ層間絶縁膜を選択的にドラ
イエッチングした状態を示す模式的断面図である。

【図２５】図２４のＳｉＮエッチング停止膜の露出部を
選択的にドライエッチングしてコンタクトホールを開口
した状態を示す模式的断面図である。

【図２６】図２５のコンタクトホールに上層配線を埋め
込んだ状態を示す模式的断面図である。

【図２７】本発明を適用して自己整合的なＤＲＡＭの記
憶ノード・コンタクト形成を行うプロセス例（実施例
６）において、オフセットＳｉＮ膜とゲート電極のパタ
ーニングを終了した基体の全面にサイドウォール用Ｓｉ
Ｎ膜をスパッタ成膜した状態を示す模式的断面図であ
る。

【図２８】図２７のサイドウォール用ＳｉＮ膜をエッチ
バックしてサイドウォールを形成した状態を示す模式的
断面図である。

【図２９】図２８の基体をＳｉＯｘ層間絶縁膜で略平坦
化し、レジスト・パターニングを行った状態を示す模式
的断面図である。

【図３０】図２９のＳｉＯｘ層間絶縁膜をドライエッチ
ングしてコンタクトホールを開口した状態を示す模式的
断面図である。

【図３１】図３０のコンタクトホールに上層配線を埋め
込んだ状態を示す模式的断面図である。

【図３２】従来の自己整合的なＤＲＡＭのビット線コン
タクト形成を行うプロセス例において、コンフォーマル
なＳｉＯｘ層間絶縁膜上でレジスト・パターニングを行
った状態を示す模式的断面図である。

【図３３】図３２のＳｉＯｘ層間絶縁膜を選択的に除去
する際に、オフセット酸化膜とサイドウォールの一部が
侵食され、ゲート電極のエッジが露出しかけた状態を示
す模式的断面図である。

【図３４】従来の自己整合的なＤＲＡＭのビット線コン
タクト形成を行う他のプロセス例において、ＳｉＮエッ
チング停止膜上に積層された略平坦なＳｉＯｘ層間絶縁
膜上でレジスト・パターニングを行った状態を示す模式
的断面図である。

【図３５】図３４のＳｉＯｘ層間絶縁膜とＳｉＮエッチ
ング停止膜とを選択的に除去する際に、オフセット酸化
膜とサイドウォールの一部が侵食され、ゲート電極のエ
ッジが露出しかけた状態を示す模式的断面図である。

【符号の説明】

１Ｓｉ基板３ゲート電極（ｐｏｌｙＳｉ／ＷＳｉ
ｘ）４，２１オフセット酸化膜（ＳｉＯｘ）４ｐ
（研磨により一部水平除去された）オフセット酸化膜
５サイドウォール（ＳｉＯｘ）５ｐ（研磨によ
り一部水平除去された）サイドウォール６ソース／
ドレイン領域７，２３（コンフォーマルな）ＳｉＯ
ｘ層間絶縁膜１０，１５，２０，２６，３２，３８
上層配線（Ａｌ）９，１４，１９，２５，３１，３７
コンタクトホール１１下層側ＳｉＯｘ膜１２，
２８ＳｉＮ平坦化停止膜１３上層側ＳｉＯｘ膜
１６ＳｉＮエッチング停止膜１７，２９，３５（平
坦な）ＳｉＯｘ層間絶縁膜２２ｅ（オーバーハング形
状を有する）サイドウォール（ＳｉＯｘ）３３オフセ
ット窒化膜（ＳｉＮ）３４ｅサイドウォール（Ｓｉ
Ｎ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 21/336

Claims

【特許請求の範囲】

【請求項１】基板上にオフセット絶縁膜と側壁絶縁膜
とに囲まれた電極パターンを形成し、かかる基体の全面
を少なくとも層間絶縁膜で被覆し、少なくとも該層間絶
縁膜を選択的に除去することにより底面の一部が少なく
とも該側壁絶縁膜上にかかる様な接続孔を開口する接続
孔の形成方法において、前記側壁絶縁膜を、その上部水平寸法と底部水平寸法と
を近付けるごとく形成する接続孔の形成方法。
【請求項２】前記側壁絶縁膜は、前記電極パターンを
コンフォーマルに被覆するごとく成膜されたサイドウォ
ール用絶縁膜をエッチバックして得られるサイドウォー
ルの膜厚方向の一部を、前記オフセット絶縁膜の膜厚方
向の一部と共に表面から略水平に除去することにより形
成される請求項１記載の接続孔の形成方法。
【請求項３】前記サイドウォール用絶縁膜の成膜をＣ
ＶＤにより行う請求項２記載の接続孔の形成方法。
【請求項４】前記の略水平な除去を化学機械研磨によ
り行う請求項２記載の接続孔の形成方法。
【請求項５】前記オフセット絶縁膜の膜厚方向の中途
部に、除去速度が相対的に遅い別の絶縁材料からなる平
坦化停止膜を介在させ、前記の略水平な除去を該平坦化
停止膜の露出面で停止させる請求項２記載の接続孔の形
成方法。
【請求項６】前記オフセット絶縁膜と前記サイドウォ
ールとが共に酸化シリコン系材料からなり、前記平坦化
停止膜が窒化シリコン系材料からなる請求項５記載の接
続孔の形成方法。
【請求項７】前記層間絶縁膜を前記基体の表面凹凸に
ならってコンフォーマルに成膜する請求項２記載の接続
孔の形成方法。
【請求項８】前記の略水平な除去を行った後、後工程で成膜される層間絶縁膜に比べてエッチング速度
の遅い別の絶縁材料からなる薄いエッチング停止膜を基
体の全面にコンフォーマルに成膜する工程と、前記層間絶縁膜を基体の表面を略平坦化するごとく成膜
する工程と、前記層間絶縁膜と前記エッチング停止膜とを順次選択的
に除去する工程とを経て前記接続孔を開口する請求項２
記載の接続孔の形成方法。
【請求項９】前記層間絶縁膜が酸化シリコン系材料か
らなり、前記エッチング停止膜が窒化シリコン系材料か
らなる請求項８記載の接続孔の形成方法。
【請求項１０】前記側壁絶縁膜は、前記電極パターン
をオーバーハング傾向を伴って被覆するごとく成膜され
たサイドウォール用絶縁膜をエッチバックして得られる
サイドウォールからなる請求項１記載の接続孔の形成方
法。
【請求項１１】前記サイドウォール用絶縁膜の成膜を
スパッタリングにより行う請求項１０記載の接続孔の形
成方法。
【請求項１２】前記サイドウォールが酸化シリコン系
材料からなる請求項１０記載の接続孔の形成方法。
【請求項１３】前記層間絶縁膜を前記基体の表面凹凸
にならってコンフォーマルに成膜する請求項１０記載の
接続孔の形成方法。
【請求項１４】前記側壁絶縁膜の形成を終了した後、後工程で成膜される層間絶縁膜に比べてエッチング速度
の遅い別の絶縁材料からなる薄いエッチング停止膜を基
体の全面にコンフォーマルに成膜する工程と、前記層間絶縁膜を基体の表面を略平坦化するごとく成膜
する工程と、前記層間絶縁膜と前記エッチング停止膜とを順次選択的
に除去する工程とを経て前記接続孔を開口する請求項１
０記載の接続孔の形成方法。
【請求項１５】前記層間絶縁膜が酸化シリコン系材料
からなり、前記エッチング停止膜が窒化シリコン系材料
からなる請求項１４記載の接続孔の形成方法。
【請求項１６】前記オフセット絶縁膜と前記サイドウ
ォールとが共に窒化シリコン系材料よりなる請求項１０
記載の接続孔の形成方法。
【請求項１７】前記層間絶縁膜を基体の表面を略平坦
化するごとく成膜する請求項１６記載の接続孔の形成方
法。
【請求項１８】前記側壁絶縁膜は、前記電極パターン
をコンフォーマルに被覆するごとく成膜されたサイドウ
ォール用絶縁膜をエッチバックして得られるサイドウォ
ールと、該サイドウォール上にオーバーハング傾向を伴
って積層され後工程で成膜される層間絶縁膜に比べてエ
ッチング速度の遅い別の絶縁材料からなる薄いエッチン
グ停止膜とから構成される請求項１記載の接続孔の形成
方法。
【請求項１９】前記層間絶縁膜を基体の表面を略平坦
化するごとく成膜する請求項１８記載の接続孔の形成方
法。
【請求項２０】前記オフセット絶縁膜とサイドウォー
ルとが共に酸化シリコン系材料からなり、前記エッチン
グ停止膜が窒化シリコン系材料からなる請求項１９記載
の接続孔の形成方法。