JP3487080B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3487080B2 JP3487080B2 JP15717796A JP15717796A JP3487080B2 JP 3487080 B2 JP3487080 B2 JP 3487080B2 JP 15717796 A JP15717796 A JP 15717796A JP 15717796 A JP15717796 A JP 15717796A JP 3487080 B2 JP3487080 B2 JP 3487080B2
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Description
【０００１】
【発明の属する技術分野】本発明は高集積度の半導体装
置およびその製造方法に関し、更に詳しくは、セルフア
ラインコンタクト構造を有する半導体装置およびその高
信頼性の製造方法に関する。
置およびその製造方法に関し、更に詳しくは、セルフア
ラインコンタクト構造を有する半導体装置およびその高
信頼性の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置の高集積度化、高
性能化が進展するに伴い、そのデザインルールはハーフ
ミクロンからサブクォータミクロンへと縮小しつつあ
る。これに伴い、半導体基板の不純物拡散層と、コンタ
クトプラグあるいは上層配線とを接続するコンタクトホ
ールにおける微細化と低抵抗化の要求は、ますます厳し
さを増している。
性能化が進展するに伴い、そのデザインルールはハーフ
ミクロンからサブクォータミクロンへと縮小しつつあ
る。これに伴い、半導体基板の不純物拡散層と、コンタ
クトプラグあるいは上層配線とを接続するコンタクトホ
ールにおける微細化と低抵抗化の要求は、ますます厳し
さを増している。
【０００３】コンタクトホール形成技術のうち、セルフ
アラインコンタクト(SAC ; Self Aligned Contact)は、
次世代の２５６ＭＤＲＡＭ相当の、０．２５μｍ以降の
デザインルールの半導体装置ではこれを採用する動向が
活発化している。この背景には、セルフアラインコンタ
クトの採用により半導体装置のセル面積やチップ面積を
積極的に縮小することと、ステッパの性能を補完するこ
との、２つの要請がこめられている。
アラインコンタクト(SAC ; Self Aligned Contact)は、
次世代の２５６ＭＤＲＡＭ相当の、０．２５μｍ以降の
デザインルールの半導体装置ではこれを採用する動向が
活発化している。この背景には、セルフアラインコンタ
クトの採用により半導体装置のセル面積やチップ面積を
積極的に縮小することと、ステッパの性能を補完するこ
との、２つの要請がこめられている。
【０００４】後者のステッパの性能に関しては、０．２
５μｍルール対応のステッパにおいても、コンタクトホ
ール開口用のリソグラフィにおける位置合わせのばらつ
きが無視できないレベルにある。通常のコンタクトホー
ル開口用リソグラフィでは、このばらつきを見込んで、
合わせ余裕すなわち冗長度込みの設計をする必要がある
ため、セル面積やチップ面積の縮小には限界があった。
この位置合わせの設計余裕を不要あるいは大幅に削減可
能とする技術がセルフアラインコンタクトである。一般
的なセルフアラインコンタクトは、ゲート電極側面に形
成したサイドウォールスペーサやＬＯＣＯＳにより、自
己整合的にコンタクトホール底部の微細開口幅を規制す
るものである。
５μｍルール対応のステッパにおいても、コンタクトホ
ール開口用のリソグラフィにおける位置合わせのばらつ
きが無視できないレベルにある。通常のコンタクトホー
ル開口用リソグラフィでは、このばらつきを見込んで、
合わせ余裕すなわち冗長度込みの設計をする必要がある
ため、セル面積やチップ面積の縮小には限界があった。
この位置合わせの設計余裕を不要あるいは大幅に削減可
能とする技術がセルフアラインコンタクトである。一般
的なセルフアラインコンタクトは、ゲート電極側面に形
成したサイドウォールスペーサやＬＯＣＯＳにより、自
己整合的にコンタクトホール底部の微細開口幅を規制す
るものである。
【０００５】セルフアラインコンタクト技術において
は、不純物拡散領域上に薄いＳｉ3 Ｎ4 層をエッチング
ストッパとして形成しておく方法が一般的である。この
方法はエッチングストッパ層をパターニングするための
露光工程が不要である利点を有する。他に酸化シリコン
系の層間絶縁膜と選択比のとれるエッチングストッパ層
として金属層を用いる方法もあり、エッチングストッパ
のパターニングのための露光工程が余分に増えない工夫
がなされれば、この方法も有望であるといわれている。
なおセルフアラインコンタクト技術の解説として、日経
マイクロデバイス誌１９９５年２月号および１１月号に
記事が掲載されている。
は、不純物拡散領域上に薄いＳｉ3 Ｎ4 層をエッチング
ストッパとして形成しておく方法が一般的である。この
方法はエッチングストッパ層をパターニングするための
露光工程が不要である利点を有する。他に酸化シリコン
系の層間絶縁膜と選択比のとれるエッチングストッパ層
として金属層を用いる方法もあり、エッチングストッパ
のパターニングのための露光工程が余分に増えない工夫
がなされれば、この方法も有望であるといわれている。
なおセルフアラインコンタクト技術の解説として、日経
マイクロデバイス誌１９９５年２月号および１１月号に
記事が掲載されている。
【０００６】一方、低抵抗化の要請に応えるサリサイド
(SALICIDE ; Self Aligned Silicide)技術は、不純物拡
散領域に自己整合的にＴｉＳｉ2 等の金属シリサイドを
形成して、ソース／ドレインのシート抵抗を低下する技
術であり、一例として、IEEETransactions on Electron
Devices. 38-1, 88 (1991)に報告されている。サリサ
イド技術の適用は、寄生抵抗によるデバイス性能の低下
を避けるためにも有望視されている。
(SALICIDE ; Self Aligned Silicide)技術は、不純物拡
散領域に自己整合的にＴｉＳｉ2 等の金属シリサイドを
形成して、ソース／ドレインのシート抵抗を低下する技
術であり、一例として、IEEETransactions on Electron
Devices. 38-1, 88 (1991)に報告されている。サリサ
イド技術の適用は、寄生抵抗によるデバイス性能の低下
を避けるためにも有望視されている。
【０００７】サリサイド技術におけるシリサイド材料と
しては、ＴｉＳｉ2 が採用される場合が多い。ＴｉＳｉ
2 によるサリサイドプロセスの概要は、不純物拡散領域
が露出した被処理基板上にＴｉ膜を全面に形成し、６０
０℃程度の第１の熱処理により高抵抗かつ結晶粒の小さ
いＣ４９構造のＴｉＳｉx を不純物拡散領域表面に選択
的に形成後、未反応領域のＴｉ膜を除去し、この後８０
０℃程度以下の第２の熱処理により低抵抗かつ大結晶粒
のＣ５４構造のＴｉＳｉ2 に相転換するものである。こ
の方法によれば、不純物拡散領域のシート抵抗は従来の
５０〜１００Ω／□から２〜３Ω／□へと１桁以上も低
減することが可能である。
しては、ＴｉＳｉ2 が採用される場合が多い。ＴｉＳｉ
2 によるサリサイドプロセスの概要は、不純物拡散領域
が露出した被処理基板上にＴｉ膜を全面に形成し、６０
０℃程度の第１の熱処理により高抵抗かつ結晶粒の小さ
いＣ４９構造のＴｉＳｉx を不純物拡散領域表面に選択
的に形成後、未反応領域のＴｉ膜を除去し、この後８０
０℃程度以下の第２の熱処理により低抵抗かつ大結晶粒
のＣ５４構造のＴｉＳｉ2 に相転換するものである。こ
の方法によれば、不純物拡散領域のシート抵抗は従来の
５０〜１００Ω／□から２〜３Ω／□へと１桁以上も低
減することが可能である。
【０００８】
【発明が解決しようとする課題】このように、個々の要
素技術としては次世代の半導体装置の製造工程にほぼ不
可欠の技術であるが、これらを組み合わせて使用する場
合には未だ残された問題がある。この問題を図９を参照
して説明する。図９は、半導体基板１上にＬＯＣＯＳ
７、ゲート絶縁膜２、多結晶シリコン層３と高融点金属
シリサイド層４からなるゲート電極５、ＬＤＤサイドウ
ォールスペーサ６、そして不純物拡散領域に自己整合的
にシリサイド層８を形成し、さらに全面に層間絶縁膜９
を形成後、シリサイド層８に臨むコンタクトホール１０
を形成した状態を示す。図示の半導体装置では、サイド
ウォールスペーサ６とＬＯＣＯＳ７との間の不純物拡散
層領域の幅が微細であり、コンタクトホール１０開口時
に位置合わせ余裕を確保するスペースが採れずに、シリ
サイド層８をエッチングストッパとしたセルフアライン
コンタクト構造を採用したものである。
素技術としては次世代の半導体装置の製造工程にほぼ不
可欠の技術であるが、これらを組み合わせて使用する場
合には未だ残された問題がある。この問題を図９を参照
して説明する。図９は、半導体基板１上にＬＯＣＯＳ
７、ゲート絶縁膜２、多結晶シリコン層３と高融点金属
シリサイド層４からなるゲート電極５、ＬＤＤサイドウ
ォールスペーサ６、そして不純物拡散領域に自己整合的
にシリサイド層８を形成し、さらに全面に層間絶縁膜９
を形成後、シリサイド層８に臨むコンタクトホール１０
を形成した状態を示す。図示の半導体装置では、サイド
ウォールスペーサ６とＬＯＣＯＳ７との間の不純物拡散
層領域の幅が微細であり、コンタクトホール１０開口時
に位置合わせ余裕を確保するスペースが採れずに、シリ
サイド層８をエッチングストッパとしたセルフアライン
コンタクト構造を採用したものである。
【０００９】このうち、図９（ａ）の半導体装置では、
コンタクトホール開口用のレジストマスク１１露光時の
マスクアライメントがゲート電極側にずれた場合であ
り、コンタクトホール１０底部のエッチングストッパ、
すなわちシリサイド層８からはずれた部分には、ＬＤＤ
サイドウォールスペーサの突き抜け６ａが発生してい
る。また図９（ｂ）に示した半導体装置では、コンタク
トホール開口用のレジストマスク１１露光時のマスクア
ライメントがＬＯＣＯＳ７側にずれた場合であり、コン
タクトホール１０底部のエッチングストッパ、すなわち
シリサイド層８からはずれた部分にはＬＯＣＯＳの突き
抜け７ａが発生している。いずれの突き抜けの場合に
も、絶縁耐圧の劣化や、コンタクト補償イオン注入およ
び活性化熱処理ができないための接合リーク電流の増大
等、デバイス不良の原因となる。かかる突き抜けは、サ
リサイド構造を適用しない通常のセルフアラインコンタ
クト開口の場合にも発生する。
コンタクトホール開口用のレジストマスク１１露光時の
マスクアライメントがゲート電極側にずれた場合であ
り、コンタクトホール１０底部のエッチングストッパ、
すなわちシリサイド層８からはずれた部分には、ＬＤＤ
サイドウォールスペーサの突き抜け６ａが発生してい
る。また図９（ｂ）に示した半導体装置では、コンタク
トホール開口用のレジストマスク１１露光時のマスクア
ライメントがＬＯＣＯＳ７側にずれた場合であり、コン
タクトホール１０底部のエッチングストッパ、すなわち
シリサイド層８からはずれた部分にはＬＯＣＯＳの突き
抜け７ａが発生している。いずれの突き抜けの場合に
も、絶縁耐圧の劣化や、コンタクト補償イオン注入およ
び活性化熱処理ができないための接合リーク電流の増大
等、デバイス不良の原因となる。かかる突き抜けは、サ
リサイド構造を適用しない通常のセルフアラインコンタ
クト開口の場合にも発生する。
【００１０】本発明は、上述した高集積度の半導体装置
にセルフアラインコンタクト構造や、サリサイドプロセ
スとセルフアラインコンタクト構造を併用した場合の、
露光アライメントずれによる突き抜け、そのうちでも特
に後者のＬＯＣＯＳ側にずれた場合の突き抜けを防止
し、またこの突き抜けによる絶縁耐圧の劣化や接合リー
ク電流の増大を防止した、信頼性の高い半導体装置およ
びその製造方法を提供することを課題とする。
にセルフアラインコンタクト構造や、サリサイドプロセ
スとセルフアラインコンタクト構造を併用した場合の、
露光アライメントずれによる突き抜け、そのうちでも特
に後者のＬＯＣＯＳ側にずれた場合の突き抜けを防止
し、またこの突き抜けによる絶縁耐圧の劣化や接合リー
ク電流の増大を防止した、信頼性の高い半導体装置およ
びその製造方法を提供することを課題とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は上
述した課題を達成するために提案するものであり、少な
くともＬＯＣＯＳにより端縁を区画された不純物拡散領
域上の層間絶縁膜に、この不純物拡散領域に臨んで自己
整合的に形成されたコンタクトホールを有する半導体装
置において、このＬＯＣＯＳのバーズビーク上に選択的
に残置形成されたエッチングストッパ層を有することを
特徴とする。このエッチングストッパ層としては、非晶
質シリコン、非単結晶シリコンおよび遷移金属等が採用
される。
述した課題を達成するために提案するものであり、少な
くともＬＯＣＯＳにより端縁を区画された不純物拡散領
域上の層間絶縁膜に、この不純物拡散領域に臨んで自己
整合的に形成されたコンタクトホールを有する半導体装
置において、このＬＯＣＯＳのバーズビーク上に選択的
に残置形成されたエッチングストッパ層を有することを
特徴とする。このエッチングストッパ層としては、非晶
質シリコン、非単結晶シリコンおよび遷移金属等が採用
される。
【００１２】また本発明の半導体装置の製造方法は、半
導体基板上にＬＯＣＯＳを形成し、少なくともこのＬＯ
ＣＯＳの端縁により、半導体基板の不純物拡散領域を区
画する工程、このＬＯＣＯＳのバーズビーク上にエッチ
ングストッパ層を選択的に残置形成する工程、不純物拡
散領域上に層間絶縁膜を全面に形成する工程、層間絶縁
膜に、不純物拡散領域に望むコンタクトホールを自己整
合的に形成する工程を有することを特徴とする。
導体基板上にＬＯＣＯＳを形成し、少なくともこのＬＯ
ＣＯＳの端縁により、半導体基板の不純物拡散領域を区
画する工程、このＬＯＣＯＳのバーズビーク上にエッチ
ングストッパ層を選択的に残置形成する工程、不純物拡
散領域上に層間絶縁膜を全面に形成する工程、層間絶縁
膜に、不純物拡散領域に望むコンタクトホールを自己整
合的に形成する工程を有することを特徴とする。
【００１３】 本発明の半導体装置の製造方法の一実施
態様として、このエッチングストッパ層は、半導体基板
上に全面に形成されたエッチングストッパ形成層をエッ
チバックすることにより、前記ＬＯＣＯＳのバーズビー
ク上に選択的に残置形成することを特徴とする。この
際、このエッチングストッパ層は、非晶質シリコン、非
単結晶シリコンおよび遷移金属のうちのいずれか一種が
採用される。
態様として、このエッチングストッパ層は、半導体基板
上に全面に形成されたエッチングストッパ形成層をエッ
チバックすることにより、前記ＬＯＣＯＳのバーズビー
ク上に選択的に残置形成することを特徴とする。この
際、このエッチングストッパ層は、非晶質シリコン、非
単結晶シリコンおよび遷移金属のうちのいずれか一種が
採用される。
【００１４】エッチングストッパ層として遷移金属、例
えばＴｉを用いた場合には、エッチングストッパ形成層
と不純物拡散領域との反応により、この不純物拡散領域
表面に自己整合的に遷移金属シリサイド層を形成後、未
反応のエッチングストッパ形成層をエッチバックして除
去してもよい。
えばＴｉを用いた場合には、エッチングストッパ形成層
と不純物拡散領域との反応により、この不純物拡散領域
表面に自己整合的に遷移金属シリサイド層を形成後、未
反応のエッチングストッパ形成層をエッチバックして除
去してもよい。
【００１５】また本発明の半導体装置の製造方法の他の
一実施態様として、このエッチングストッパ層は、ＬＯ
ＣＯＳ形成用の選択酸化マスクを異方性エッチングする
ことにより、ＬＯＣＯＳのバーズビーク上に選択的に残
置形成することを特徴とする。この態様においては、こ
のエッチングストッパ層は窒化シリコンからなることを
特徴とする。
一実施態様として、このエッチングストッパ層は、ＬＯ
ＣＯＳ形成用の選択酸化マスクを異方性エッチングする
ことにより、ＬＯＣＯＳのバーズビーク上に選択的に残
置形成することを特徴とする。この態様においては、こ
のエッチングストッパ層は窒化シリコンからなることを
特徴とする。
【００１６】つぎに作用の説明に移る。本発明の半導体
装置は、ＬＯＣＯＳのバーズビーク上にエッチングスト
ッパ層を選択的に残置形成しておくことにより、セルフ
アラインコンタクト開口用のレジスト露光アライメント
がＬＯＣＯＳ側にずれた場合においても、ＬＯＣＯＳの
突き抜けが防止される。また、エッチングストッパ層を
不純物拡散領域を含めた半導体基板上全面に形成してお
く場合と比較しても、セルフアラインコンタクト開口後
にエッチングストッパ層を別途除去する必要はない。し
たがって、高集積度の半導体装置における浅い接合のダ
メージが防止できる。
装置は、ＬＯＣＯＳのバーズビーク上にエッチングスト
ッパ層を選択的に残置形成しておくことにより、セルフ
アラインコンタクト開口用のレジスト露光アライメント
がＬＯＣＯＳ側にずれた場合においても、ＬＯＣＯＳの
突き抜けが防止される。また、エッチングストッパ層を
不純物拡散領域を含めた半導体基板上全面に形成してお
く場合と比較しても、セルフアラインコンタクト開口後
にエッチングストッパ層を別途除去する必要はない。し
たがって、高集積度の半導体装置における浅い接合のダ
メージが防止できる。
【００１７】また本発明の半導体装置の製造方法によれ
ば、ＬＯＣＯＳのバーズビーク上にエッチングストッパ
層を選択的に残置形成する手段として、半導体基板上全
面に形成したエッチングストッパ形成層をエッチバック
することにより、サイドウォールスペーサ状に残すこと
ができる。この際には、エッチングストッパ形成層の膜
厚分、すなわちジャストエッチング状態のエッチバック
を施すか、極く軽度のオーバーエッチングを施せば、エ
ッチングストッパ層をＬＯＣＯＳバーズビークの斜面に
サイドウォールスペーサ状に残すことは容易である。ま
たエッチングストッパ形成層堆積前に、ゲート酸化膜形
成やＬＯＣＯＳ下へのチャネルカット用イオン注入工程
を予めおこなっておけば、ＬＯＣＯＳ上にエッチングス
トッパ層が残っていても、プロセス上の不都合は生じな
い。エッチングストッパ形成層は、８００℃程度以下の
成膜温度を採用することにより、不純物プロファイルが
大きく変わることがない。
ば、ＬＯＣＯＳのバーズビーク上にエッチングストッパ
層を選択的に残置形成する手段として、半導体基板上全
面に形成したエッチングストッパ形成層をエッチバック
することにより、サイドウォールスペーサ状に残すこと
ができる。この際には、エッチングストッパ形成層の膜
厚分、すなわちジャストエッチング状態のエッチバック
を施すか、極く軽度のオーバーエッチングを施せば、エ
ッチングストッパ層をＬＯＣＯＳバーズビークの斜面に
サイドウォールスペーサ状に残すことは容易である。ま
たエッチングストッパ形成層堆積前に、ゲート酸化膜形
成やＬＯＣＯＳ下へのチャネルカット用イオン注入工程
を予めおこなっておけば、ＬＯＣＯＳ上にエッチングス
トッパ層が残っていても、プロセス上の不都合は生じな
い。エッチングストッパ形成層は、８００℃程度以下の
成膜温度を採用することにより、不純物プロファイルが
大きく変わることがない。
【００１８】またＬＯＣＯＳバーズビーク上にエッチン
グストッパ層を残置形成する他の方法として、ＬＯＣＯ
Ｓの選択酸化マスクを異方性エッチングすることにより
形成することができる。選択酸化マスクは通常Ｓｉ3 Ｎ
4 からなり、選択酸化終了後のバーズビーク上の選択酸
化マスクをそのままエッチングストッパ形成層と併用す
ることができ、エッチングストッパ形成層を別途堆積す
る工程を省略できる。選択酸化マスクの異方性エッチン
グにおいては、やはり選択酸化マスクの膜厚分、すなわ
ちジャストエッチング状態の異方性エッチングを施す
か、極く軽度のオーバーエッチングを施せば、エッチン
グストッパ層をＬＯＣＯＳバーズビークの斜面にサイド
ウォールスペーサ状に残すことは容易である。この際
に、ＬＯＣＯＳ上にエッチングストッパ層が残っていて
も、その後の工程であるゲート酸化膜形成やＬＯＣＯＳ
下へのチャネルカット用イオン注入は、その存在を考慮
した条件を設定すれば何ら問題とはならない。なお選択
酸化マスクとしては、通常のパッド酸化膜上にＳｉ3 Ｎ
4 を形成した構造や、パッド酸化膜上に多結晶シリコン
層を介してＳｉ3 Ｎ4 を形成したＰＰＬ(Poly Pad Loco
s)構造等であってもよい。
グストッパ層を残置形成する他の方法として、ＬＯＣＯ
Ｓの選択酸化マスクを異方性エッチングすることにより
形成することができる。選択酸化マスクは通常Ｓｉ3 Ｎ
4 からなり、選択酸化終了後のバーズビーク上の選択酸
化マスクをそのままエッチングストッパ形成層と併用す
ることができ、エッチングストッパ形成層を別途堆積す
る工程を省略できる。選択酸化マスクの異方性エッチン
グにおいては、やはり選択酸化マスクの膜厚分、すなわ
ちジャストエッチング状態の異方性エッチングを施す
か、極く軽度のオーバーエッチングを施せば、エッチン
グストッパ層をＬＯＣＯＳバーズビークの斜面にサイド
ウォールスペーサ状に残すことは容易である。この際
に、ＬＯＣＯＳ上にエッチングストッパ層が残っていて
も、その後の工程であるゲート酸化膜形成やＬＯＣＯＳ
下へのチャネルカット用イオン注入は、その存在を考慮
した条件を設定すれば何ら問題とはならない。なお選択
酸化マスクとしては、通常のパッド酸化膜上にＳｉ3 Ｎ
4 を形成した構造や、パッド酸化膜上に多結晶シリコン
層を介してＳｉ3 Ｎ4 を形成したＰＰＬ(Poly Pad Loco
s)構造等であってもよい。
【００１９】いずれの製造方法においても、ＬＯＣＯＳ
の突き抜けは効果的に防止され、通常のサリサイド構造
を採用していない半導体装置はもちろん、特にサリサイ
ド構造を採用したことによりイオン注入およびこれに続
く熱処理による補償プロセスが制約されている半導体装
置においては大きな利点となる。なお本発明の半導体装
置の製造方法において、エッチングストッパ形成層のエ
ッチバック、異方性エッチングあるいはセルフアライン
コンタクト開口時に採用するエッチング装置は、通常の
平行平板型ＲＩＥ装置でよいが、ＥＣＲプラズマエッチ
ング装置、誘導結合プラズマエッチング装置あるいはヘ
リコン波プラズマエッチング装置等、低動作圧力かつ高
密度プラズマエッチング装置を採用することが、高選択
比、高アスペクト比対応および低ダメージ等の観点から
は望ましい。
の突き抜けは効果的に防止され、通常のサリサイド構造
を採用していない半導体装置はもちろん、特にサリサイ
ド構造を採用したことによりイオン注入およびこれに続
く熱処理による補償プロセスが制約されている半導体装
置においては大きな利点となる。なお本発明の半導体装
置の製造方法において、エッチングストッパ形成層のエ
ッチバック、異方性エッチングあるいはセルフアライン
コンタクト開口時に採用するエッチング装置は、通常の
平行平板型ＲＩＥ装置でよいが、ＥＣＲプラズマエッチ
ング装置、誘導結合プラズマエッチング装置あるいはヘ
リコン波プラズマエッチング装置等、低動作圧力かつ高
密度プラズマエッチング装置を採用することが、高選択
比、高アスペクト比対応および低ダメージ等の観点から
は望ましい。
【００２０】
【実施例】以下、本発明およびその参考例を添付図１な
いし８を参照して説明する。なお従来例の説明に供した
図９と共通の構成部分には同じ参照符号を付すものとす
る。
いし８を参照して説明する。なお従来例の説明に供した
図９と共通の構成部分には同じ参照符号を付すものとす
る。
【００２１】図１（ａ）〜（ｂ）は本発明の半導体装置
を示す概略断面図である。このうち、図１（ａ）はサリ
サイドプロセスを適用しない一般的な半導体装置にセル
フアラインコンタクト構造を適用した例、図１（ｂ）は
サリサイドプロセスを適用して不純物拡散領域にシリサ
イド層８が形成されている場合の半導体装置にセルフア
ラインコンタクト構造を適用した例である。
を示す概略断面図である。このうち、図１（ａ）はサリ
サイドプロセスを適用しない一般的な半導体装置にセル
フアラインコンタクト構造を適用した例、図１（ｂ）は
サリサイドプロセスを適用して不純物拡散領域にシリサ
イド層８が形成されている場合の半導体装置にセルフア
ラインコンタクト構造を適用した例である。
【００２２】シリコン等の半導体基板１上には、ゲート
絶縁膜２、多結晶シリコン層３および高融点金属シリサ
イド層４の積層構造によるゲート電極５、ゲート電極５
側面のＬＤＤサイドウォールスペーサ６、およびＬＯＣ
ＯＳ７等が常法により形成されている。またＬＤＤサイ
ドウォールスペーサ６およびＬＯＣＯＳ７により不純物
拡散領域が区画されている。不純物拡散領域上の層間絶
縁膜９には、この不純物拡散領域に臨んでセルフアライ
ンコンタクトホール１０が開口されている。セルフアラ
インコンタクトホール１０は、レジスト露光時のアライ
メントずれによりＬＯＣＯＳ側にずれており、その底面
の一部はＬＯＣＯＳ７のバーズビーク上にかかってい
る。
絶縁膜２、多結晶シリコン層３および高融点金属シリサ
イド層４の積層構造によるゲート電極５、ゲート電極５
側面のＬＤＤサイドウォールスペーサ６、およびＬＯＣ
ＯＳ７等が常法により形成されている。またＬＤＤサイ
ドウォールスペーサ６およびＬＯＣＯＳ７により不純物
拡散領域が区画されている。不純物拡散領域上の層間絶
縁膜９には、この不純物拡散領域に臨んでセルフアライ
ンコンタクトホール１０が開口されている。セルフアラ
インコンタクトホール１０は、レジスト露光時のアライ
メントずれによりＬＯＣＯＳ側にずれており、その底面
の一部はＬＯＣＯＳ７のバーズビーク上にかかってい
る。
【００２３】本発明の半導体装置の特徴部分は、ＬＯＣ
ＯＳ７のバーズビーク上に選択的に残置形成されたエッ
チングストッパ層１２である。このエッチングストッパ
層１２の存在により、セルフアラインコンタクトホール
１０開口時、あるいはそのオーバーエッチング工程時に
おけるＬＯＣＯＳの突き抜けは効果的に防止され、接合
リーク電流の低減が図られている。
ＯＳ７のバーズビーク上に選択的に残置形成されたエッ
チングストッパ層１２である。このエッチングストッパ
層１２の存在により、セルフアラインコンタクトホール
１０開口時、あるいはそのオーバーエッチング工程時に
おけるＬＯＣＯＳの突き抜けは効果的に防止され、接合
リーク電流の低減が図られている。
【００２４】 以下、本発明の半導体装置の製造方法の
具体例を実施例２，３，４に示す。また、本発明の参考
例として実施例１，５，６，７，８を示す。 実施例１ 本実施例は、エッチングストッパ層をエッチバックによ
りバーズビーク上に残した例であり、これを図２および
図３を参照して説明する。まず図２（ａ）に示すよう
に、シリコン等の半導体基板１上に常法によりＬＯＣＯ
Ｓ７、および熱酸化によるＳｉＯ2 からなるゲート絶縁
膜２等を形成する。ＬＯＣＯＳ７の厚さは、例えば４０
０ｎｍであり、ゲート絶縁膜２の厚さは８ｎｍである。
具体例を実施例２，３，４に示す。また、本発明の参考
例として実施例１，５，６，７，８を示す。 実施例１ 本実施例は、エッチングストッパ層をエッチバックによ
りバーズビーク上に残した例であり、これを図２および
図３を参照して説明する。まず図２（ａ）に示すよう
に、シリコン等の半導体基板１上に常法によりＬＯＣＯ
Ｓ７、および熱酸化によるＳｉＯ2 からなるゲート絶縁
膜２等を形成する。ＬＯＣＯＳ７の厚さは、例えば４０
０ｎｍであり、ゲート絶縁膜２の厚さは８ｎｍである。
【００２５】続く工程は本実施例の特徴部分である。例
えばＳｉＨ2 Ｃｌ2 とＮＨ3 を原料ガスとした減圧ＣＶ
Ｄ法等により、Ｓｉ3 Ｎ4 からなるエッチングストッパ
形成層１３を１００ｎｍの厚さに形成する。減圧ＣＶＤ
の成膜温度は例えば７００℃である。この後、平行平板
型ＲＩＥ装置を用いた異方性エッチングにより、エッチ
ングストッパ形成層１３をエッチバックする。ＲＩＥ条
件は一例として下記のとおりとする。 ＣＨＦ3 ３０ ｓｃｃｍ Ｏ2 ３０ ｓｃｃｍ Ａｒ ３００ ｓｃｃｍ ガス圧力 ２００ Ｐａ ＲＦ電力 ５００ Ｗ（３８０ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比は５を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上にのみＳ
ｉ3 Ｎ4 が残り、エッチングストッパ層１２が残置形成
される。この状態を図２（ｂ）に示す。
えばＳｉＨ2 Ｃｌ2 とＮＨ3 を原料ガスとした減圧ＣＶ
Ｄ法等により、Ｓｉ3 Ｎ4 からなるエッチングストッパ
形成層１３を１００ｎｍの厚さに形成する。減圧ＣＶＤ
の成膜温度は例えば７００℃である。この後、平行平板
型ＲＩＥ装置を用いた異方性エッチングにより、エッチ
ングストッパ形成層１３をエッチバックする。ＲＩＥ条
件は一例として下記のとおりとする。 ＣＨＦ3 ３０ ｓｃｃｍ Ｏ2 ３０ ｓｃｃｍ Ａｒ ３００ ｓｃｃｍ ガス圧力 ２００ Ｐａ ＲＦ電力 ５００ Ｗ（３８０ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比は５を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上にのみＳ
ｉ3 Ｎ4 が残り、エッチングストッパ層１２が残置形成
される。この状態を図２（ｂ）に示す。
【００２６】つぎに、再び常法により多結晶シリコン層
３およびＷＳｉx 層４からなるゲート電極５を形成す
る。多結晶シリコン層３は例えば減圧ＣＶＤにより１０
０ｎｍ、ＷＳｉx 層４は例えばプラズマＣＶＤにより１
００ｎｍ形成し、これをエキシマレーザリソグラフィと
ＥＣＲプラズマエッチング装置により０．３５μｍのゲ
ート電極長に加工した。この後、例えば常圧ＣＶＤによ
りＳｉＯ2 を２００ｎｍの厚さに形成し、ＥＣＲプラズ
マエッチング装置によりエッチバックしてゲート電極５
の側面にＬＤＤサイドウォールスペーサ６を形成する。
この状態を図２（ｃ）に示す。ゲート電極５上にオフセ
ット絶縁膜を形成しておいてもよい。ＬＤＤ構造の不純
物拡散層形成のためのイオン注入は、これも常法に準じ
て施せばよい。
３およびＷＳｉx 層４からなるゲート電極５を形成す
る。多結晶シリコン層３は例えば減圧ＣＶＤにより１０
０ｎｍ、ＷＳｉx 層４は例えばプラズマＣＶＤにより１
００ｎｍ形成し、これをエキシマレーザリソグラフィと
ＥＣＲプラズマエッチング装置により０．３５μｍのゲ
ート電極長に加工した。この後、例えば常圧ＣＶＤによ
りＳｉＯ2 を２００ｎｍの厚さに形成し、ＥＣＲプラズ
マエッチング装置によりエッチバックしてゲート電極５
の側面にＬＤＤサイドウォールスペーサ６を形成する。
この状態を図２（ｃ）に示す。ゲート電極５上にオフセ
ット絶縁膜を形成しておいてもよい。ＬＤＤ構造の不純
物拡散層形成のためのイオン注入は、これも常法に準じ
て施せばよい。
【００２７】この後、例えば常圧ＣＶＤ法によりＳｉＯ
2 を８００ｎｍ堆積し、ＣＭＰ(Chemical Mechanical P
olishing) により平坦化して層間絶縁膜９を形成する。
ＣＭＰは省略することも可能であるが、上層配線の平坦
化や露光の精度を確保するためには用いることが好まし
い。この後図３（ｄ）に示すように、フォトレジスト塗
布とエキシマレーザリソグラフィにより、０．３５μｍ
の開口径を有するレジストマスク１１を形成する。この
際、露光のアライメントずれにより、レジストマスク１
１の開口は、一部ＬＯＣＯＳ７のバーズビーク上にかか
って形成された。
2 を８００ｎｍ堆積し、ＣＭＰ(Chemical Mechanical P
olishing) により平坦化して層間絶縁膜９を形成する。
ＣＭＰは省略することも可能であるが、上層配線の平坦
化や露光の精度を確保するためには用いることが好まし
い。この後図３（ｄ）に示すように、フォトレジスト塗
布とエキシマレーザリソグラフィにより、０．３５μｍ
の開口径を有するレジストマスク１１を形成する。この
際、露光のアライメントずれにより、レジストマスク１
１の開口は、一部ＬＯＣＯＳ７のバーズビーク上にかか
って形成された。
【００２８】図３（ｄ）に示す被処理基板をＥＣＲプラ
ズマエッチング装置を用いて、一例として下記エッチン
グ条件によりセルフアラインコンタクトホール１０を開
口する。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ０．２ Ｐａ マイクロ波電力 １２００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ２５０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０を確保で
きる条件である。したがって、セルフアラインコンタク
トホール１０はＬＯＣＯＳ７のバーズビーク上にかか
り、しかもオーバーエッチングを充分におこなったにか
かわらず、ここに残置形成されたエッチングストッパ層
１２の寄与により、ＬＯＣＯＳ７の突き抜けは全く発生
しなかった。
ズマエッチング装置を用いて、一例として下記エッチン
グ条件によりセルフアラインコンタクトホール１０を開
口する。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ０．２ Ｐａ マイクロ波電力 １２００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ２５０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０を確保で
きる条件である。したがって、セルフアラインコンタク
トホール１０はＬＯＣＯＳ７のバーズビーク上にかか
り、しかもオーバーエッチングを充分におこなったにか
かわらず、ここに残置形成されたエッチングストッパ層
１２の寄与により、ＬＯＣＯＳ７の突き抜けは全く発生
しなかった。
【００２９】この後レジストマスク１１をアッシング除
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上にエッチバックに
よるエッチングストッパ層を残置形成しておくことによ
り、セルフアラインコンタクトホールの位置がＬＯＣＯ
Ｓ側にずれた場合においても、ＬＯＣＯＳの突き抜けは
良好に防止される。またこれにより、接合リーク電流は
従来より１桁改善することができた。
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上にエッチバックに
よるエッチングストッパ層を残置形成しておくことによ
り、セルフアラインコンタクトホールの位置がＬＯＣＯ
Ｓ側にずれた場合においても、ＬＯＣＯＳの突き抜けは
良好に防止される。またこれにより、接合リーク電流は
従来より１桁改善することができた。
【００３０】実施例２
本実施例はエッチングストッパ層の材料を多結晶シリコ
ンとした点のみ異なり、他は前実施例１と同様であるの
で、重複する説明は省略し、相違点のみを同じく図２お
よび図３を参照して説明する。図２（ａ）において、エ
ッチングストッパ形成層１３として多結晶シリコンをＳ
ｉＨ4 とＨ2 を原料ガスとする減圧ＣＶＤ等により例え
ば１００ｎｍ形成する。減圧ＣＶＤ時の成膜温度は例え
ば７００℃とする。この後、一例としてＥＣＲプラズマ
エッチング装置を用いた異方性エッチングにより、下記
エッチング条件により、多結晶シリコンからなるエッチ
ングストッパ形成層１３をエッチバックする。 Ｃｌ2 ８０ ｓｃｃｍ Ｏ2 ５ ｓｃｃｍ 圧力 １．０ Ｐａ マイクロ波電力 ９００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ６０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比１０を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上にのみ多
結晶シリコンが残り、エッチングストッパ層１２が残置
形成される。この状態を図２（ｂ）に示す。
ンとした点のみ異なり、他は前実施例１と同様であるの
で、重複する説明は省略し、相違点のみを同じく図２お
よび図３を参照して説明する。図２（ａ）において、エ
ッチングストッパ形成層１３として多結晶シリコンをＳ
ｉＨ4 とＨ2 を原料ガスとする減圧ＣＶＤ等により例え
ば１００ｎｍ形成する。減圧ＣＶＤ時の成膜温度は例え
ば７００℃とする。この後、一例としてＥＣＲプラズマ
エッチング装置を用いた異方性エッチングにより、下記
エッチング条件により、多結晶シリコンからなるエッチ
ングストッパ形成層１３をエッチバックする。 Ｃｌ2 ８０ ｓｃｃｍ Ｏ2 ５ ｓｃｃｍ 圧力 １．０ Ｐａ マイクロ波電力 ９００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ６０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比１０を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上にのみ多
結晶シリコンが残り、エッチングストッパ層１２が残置
形成される。この状態を図２（ｂ）に示す。
【００３１】この後の工程、すなわち図２（ｃ）から図
３（ｄ）に示すレジストマスク１１形成までの工程は前
実施例と同様でよい。つぎに図３（ｄ）に示す被エッチ
ング基板を、ＩＣＰ(Inductively Coupled Plasma)タイ
プのＳｉＯ2 エッチャーに搬入し、一例として下記エッ
チング条件によりセルフアラインコンタクトホール１０
を開口する。このエッチング装置の上部電極はシリコン
系材料からなり、上部電極の加熱によりプラズマ中の過
剰のフッ素ラジカルを捕獲して、選択比向上を図ること
が可能となっている。 Ｃ4 Ｆ8 ５０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ＩＣＰ電源電力 ２０００ Ｗ（２．０ＭＨｚ） ＲＦバイアス ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対多結晶シリコンのエッチング選
択比４０を確保できる条件である。したがって、セルフ
アラインコンタクトホール１０がＬＯＣＯＳ７のバーズ
ビーク上にかかり、しかもオーバーエッチングを充分に
おこなったにかかわらず、ここに残置形成されたエッチ
ングストッパ層１２の寄与により、ＬＯＣＯＳ７の突き
抜けは全く発生しなかった。
３（ｄ）に示すレジストマスク１１形成までの工程は前
実施例と同様でよい。つぎに図３（ｄ）に示す被エッチ
ング基板を、ＩＣＰ(Inductively Coupled Plasma)タイ
プのＳｉＯ2 エッチャーに搬入し、一例として下記エッ
チング条件によりセルフアラインコンタクトホール１０
を開口する。このエッチング装置の上部電極はシリコン
系材料からなり、上部電極の加熱によりプラズマ中の過
剰のフッ素ラジカルを捕獲して、選択比向上を図ること
が可能となっている。 Ｃ4 Ｆ8 ５０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ＩＣＰ電源電力 ２０００ Ｗ（２．０ＭＨｚ） ＲＦバイアス ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対多結晶シリコンのエッチング選
択比４０を確保できる条件である。したがって、セルフ
アラインコンタクトホール１０がＬＯＣＯＳ７のバーズ
ビーク上にかかり、しかもオーバーエッチングを充分に
おこなったにかかわらず、ここに残置形成されたエッチ
ングストッパ層１２の寄与により、ＬＯＣＯＳ７の突き
抜けは全く発生しなかった。
【００３２】この後レジストマスク１１をアッシング除
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に、多結晶シリコ
ン層をエッチバックすることにより残置形成したエッチ
ングストッパ層の寄与により、セルフアラインコンタク
トホールの位置がＬＯＣＯＳ側にずれた場合において
も、ＬＯＣＯＳの突き抜けは良好に防止される。またこ
れにより、本実施例においても接合リーク電流は従来よ
り１桁改善することができた。さらにセルフアラインコ
ンタクトホールの開口時にＩＣＰエッチング装置を採用
したことにより、半導体基板へのダメージを軽減した均
一性にすぐれたプロセスが可能となる。
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に、多結晶シリコ
ン層をエッチバックすることにより残置形成したエッチ
ングストッパ層の寄与により、セルフアラインコンタク
トホールの位置がＬＯＣＯＳ側にずれた場合において
も、ＬＯＣＯＳの突き抜けは良好に防止される。またこ
れにより、本実施例においても接合リーク電流は従来よ
り１桁改善することができた。さらにセルフアラインコ
ンタクトホールの開口時にＩＣＰエッチング装置を採用
したことにより、半導体基板へのダメージを軽減した均
一性にすぐれたプロセスが可能となる。
【００３３】実施例３
本実施例はエッチングストッパ層にＴｉ金属を用いると
ともに、ＬＯＣＯＳの形成にはＰＰＬを用いた例であ
る。その他の工程は前実施例２と同様であるので、重複
する説明は省略し、相違点のみを同じく図２および図３
を参照して説明する。本実施例におけるＬＯＣＯＳ７
は、以下の製法によった。半導体基板１上に熱酸化によ
りパッド酸化膜を１０ｎｍ、次に例えば減圧ＣＶＤによ
り多結晶シリコン層を４８ｎｍ形成する。この多結晶シ
リコン層の８ｎｍ相当分を再び熱酸化により酸化膜に変
換後、耐酸化マスクとなるＳｉ3 Ｎ4 層を減圧ＣＶＤで
１００ｎｍ形成する（単なる積層膜なのでいずれも図示
せず）。この後Ｓｉ3 Ｎ4 層のみを、レジストマスクパ
ターニングとＲＩＥにより耐酸化マスクの形状にパター
ニング後、常法の熱酸化によりＬＯＣＯＳ７を４００ｎ
ｍの厚さに形成した。
ともに、ＬＯＣＯＳの形成にはＰＰＬを用いた例であ
る。その他の工程は前実施例２と同様であるので、重複
する説明は省略し、相違点のみを同じく図２および図３
を参照して説明する。本実施例におけるＬＯＣＯＳ７
は、以下の製法によった。半導体基板１上に熱酸化によ
りパッド酸化膜を１０ｎｍ、次に例えば減圧ＣＶＤによ
り多結晶シリコン層を４８ｎｍ形成する。この多結晶シ
リコン層の８ｎｍ相当分を再び熱酸化により酸化膜に変
換後、耐酸化マスクとなるＳｉ3 Ｎ4 層を減圧ＣＶＤで
１００ｎｍ形成する（単なる積層膜なのでいずれも図示
せず）。この後Ｓｉ3 Ｎ4 層のみを、レジストマスクパ
ターニングとＲＩＥにより耐酸化マスクの形状にパター
ニング後、常法の熱酸化によりＬＯＣＯＳ７を４００ｎ
ｍの厚さに形成した。
【００３４】この後、エッチングストッパ形成層１３と
してＴｉをＲＦスパッタリングにより１００ｎｍ形成す
る。スパッタリング条件の一例を下記に示す。 ターゲット Ｔｉ Ａｒ ２０ ｓｃｃｍ 圧力 ０．１ Ｐａ ＲＦ電力 ２ ｋＷ（１３．５６ＭＨｚ） スパッタリング時間 ６０ ｓｅｃ エッチングストッパ層１３を形成した状態が図２（ａ）
である。
してＴｉをＲＦスパッタリングにより１００ｎｍ形成す
る。スパッタリング条件の一例を下記に示す。 ターゲット Ｔｉ Ａｒ ２０ ｓｃｃｍ 圧力 ０．１ Ｐａ ＲＦ電力 ２ ｋＷ（１３．５６ＭＨｚ） スパッタリング時間 ６０ ｓｅｃ エッチングストッパ層１３を形成した状態が図２（ａ）
である。
【００３５】この後、一例としてＥＣＲプラズマエッチ
ング装置を用いて下記エッチング条件によりエッチング
ストッパ形成層１３をエッチバックする。 Ｃｌ2 １００ ｓｃｃｍ 圧力 １．０ Ｐａ マイクロ波電力 ９００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ６０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比１０を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上にのみＴ
ｉが残り、エッチングストッパ層１２が残置形成され
る。この状態を図２（ｂ）に示す。
ング装置を用いて下記エッチング条件によりエッチング
ストッパ形成層１３をエッチバックする。 Ｃｌ2 １００ ｓｃｃｍ 圧力 １．０ Ｐａ マイクロ波電力 ９００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ６０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比１０を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上にのみＴ
ｉが残り、エッチングストッパ層１２が残置形成され
る。この状態を図２（ｂ）に示す。
【００３６】この後の工程、すなわち図２（ｃ）以後の
工程は前実施例２と同様でよい。セルフアラインコンタ
クトホール１０加工時のＴｉからなるエッチングストッ
パ層１２とのエッチング選択比は４０の値が得られた。
工程は前実施例２と同様でよい。セルフアラインコンタ
クトホール１０加工時のＴｉからなるエッチングストッ
パ層１２とのエッチング選択比は４０の値が得られた。
【００３７】この後レジストマスク１１をアッシング除
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に、Ｔｉ層のエッ
チバックによるエッチングストッパ層を残置形成してお
くことにより、セルフアラインコンタクトホールの位置
がＬＯＣＯＳ側にずれた場合においても、ＬＯＣＯＳの
突き抜けは良好に防止される。また本実施例において
は、特にＰＰＬによるＬＯＣＯＳを採用しているので、
バーズビークにおける歪が低減されており、これらの効
果により接合リーク電流は１桁以上改善することができ
た。
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に、Ｔｉ層のエッ
チバックによるエッチングストッパ層を残置形成してお
くことにより、セルフアラインコンタクトホールの位置
がＬＯＣＯＳ側にずれた場合においても、ＬＯＣＯＳの
突き抜けは良好に防止される。また本実施例において
は、特にＰＰＬによるＬＯＣＯＳを採用しているので、
バーズビークにおける歪が低減されており、これらの効
果により接合リーク電流は１桁以上改善することができ
た。
【００３８】実施例４
本実施例は、サリサイドプロセスにセルフアラインコン
タクト構造を併用した半導体装置に本発明を適用した例
であり、このプロセスを図４および図５を参照して説明
する。本実施例で採用した被処理基板は、図４（ａ）に
示すようにまずシリコンからなる半導体基板１上に常法
によりＬＯＣＯＳ７、ゲート絶縁膜２、多結晶シリコン
層３および高融点金属シリサイド層４からなるポリサイ
ド構造のゲート電極５、オフセット絶縁膜１４、ゲート
電極５の側面のＬＤＤサイドウォールスペーサ６を形成
し、さらに全面にＴｉからなるエッチングストッパ形成
層１３を形成したものである。これらのうち、ＬＯＣＯ
Ｓ７は例えば４００ｎｍの厚さに、ゲート絶縁膜２は半
導体基板１の熱酸化により８ｎｍの厚さに、多結晶シリ
コン層３は減圧ＣＶＤにより１００ｎｍの厚さに、高融
点金属シリサイド層４はＷＳｉ2 をプラズマＣＶＤによ
り１００ｎｍの厚さにそれぞれ形成した。またオフセッ
ト絶縁膜１４は例えばＳｉＯ2 を常圧ＣＶＤにより２０
０ｎｍの厚さに形成後、これをエキシマレーザリソグラ
フィと市販のＳｉＯ2 エッチャにより０．３５μｍのゲ
ート電極幅にパターニングしたものであり、このオフセ
ット絶縁膜１４をエッチングマスクとして高融点金属シ
リサイド層４と多結晶シリコン層３を連続的にパターニ
ングしてゲート電極５を形成した。この後、全面にふた
たび常圧ＣＶＤにより一例としてＳｉＯ2 を例えば２０
０ｎｍの厚さに形成し、これをエッチバックしてゲート
電極５およびオフセット絶縁膜１４の側面にＬＤＤサイ
ドウォールスペーサ６を形成する。なおこのＬＤＤサイ
ドウォールスペーサ６の形成工程前後には、常法により
ＬＤＤ構造形成のためのイオン注入工程と活性化熱処理
工程を挿入する。つぎに下記ＲＦスパッタリング条件に
より、全面にＴｉからなるエッチングストッパ形成層１
３を例えば１００ｎｍの厚さに形成した。 ターゲット Ｔｉ Ａｒ ２０ ｓｃｃｍ ガス圧力 ０．１ Ｐａ ＲＦ電源パワー ２．０ ｋＷ（１３．５６ＭＨｚ） 時間 ６０ ｓｅｃ 通常のサリサイドプロセスであれば、Ｔｉ層の厚さは３
０ｎｍ程度で充分であるが、本実施例においてはシリサ
イド形成とエッチバックによるエッチングストッパ層形
成用とを兼ねた用途であるので、１００ｎｍと厚く形成
する。
タクト構造を併用した半導体装置に本発明を適用した例
であり、このプロセスを図４および図５を参照して説明
する。本実施例で採用した被処理基板は、図４（ａ）に
示すようにまずシリコンからなる半導体基板１上に常法
によりＬＯＣＯＳ７、ゲート絶縁膜２、多結晶シリコン
層３および高融点金属シリサイド層４からなるポリサイ
ド構造のゲート電極５、オフセット絶縁膜１４、ゲート
電極５の側面のＬＤＤサイドウォールスペーサ６を形成
し、さらに全面にＴｉからなるエッチングストッパ形成
層１３を形成したものである。これらのうち、ＬＯＣＯ
Ｓ７は例えば４００ｎｍの厚さに、ゲート絶縁膜２は半
導体基板１の熱酸化により８ｎｍの厚さに、多結晶シリ
コン層３は減圧ＣＶＤにより１００ｎｍの厚さに、高融
点金属シリサイド層４はＷＳｉ2 をプラズマＣＶＤによ
り１００ｎｍの厚さにそれぞれ形成した。またオフセッ
ト絶縁膜１４は例えばＳｉＯ2 を常圧ＣＶＤにより２０
０ｎｍの厚さに形成後、これをエキシマレーザリソグラ
フィと市販のＳｉＯ2 エッチャにより０．３５μｍのゲ
ート電極幅にパターニングしたものであり、このオフセ
ット絶縁膜１４をエッチングマスクとして高融点金属シ
リサイド層４と多結晶シリコン層３を連続的にパターニ
ングしてゲート電極５を形成した。この後、全面にふた
たび常圧ＣＶＤにより一例としてＳｉＯ2 を例えば２０
０ｎｍの厚さに形成し、これをエッチバックしてゲート
電極５およびオフセット絶縁膜１４の側面にＬＤＤサイ
ドウォールスペーサ６を形成する。なおこのＬＤＤサイ
ドウォールスペーサ６の形成工程前後には、常法により
ＬＤＤ構造形成のためのイオン注入工程と活性化熱処理
工程を挿入する。つぎに下記ＲＦスパッタリング条件に
より、全面にＴｉからなるエッチングストッパ形成層１
３を例えば１００ｎｍの厚さに形成した。 ターゲット Ｔｉ Ａｒ ２０ ｓｃｃｍ ガス圧力 ０．１ Ｐａ ＲＦ電源パワー ２．０ ｋＷ（１３．５６ＭＨｚ） 時間 ６０ ｓｅｃ 通常のサリサイドプロセスであれば、Ｔｉ層の厚さは３
０ｎｍ程度で充分であるが、本実施例においてはシリサ
イド形成とエッチバックによるエッチングストッパ層形
成用とを兼ねた用途であるので、１００ｎｍと厚く形成
する。
【００３９】図４（ａ）に示す被処理基板をＲＴＡ装置
により下記条件により２段階熱処理を施す。 第１の熱処理（Ｃ４９ ＴｉＳｉ2 形成工程） 温度 ６５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ 第２の熱処理（Ｃ５４ ＴｉＳｉ2 形成工程） 温度 ８５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ この第２の熱処理により、図４（ｂ）に示すように半導
体基板１の不純物拡散領域表面にはＣ５４構造の低抵抗
ＴｉＳｉ2 からなるシリサイド層８が形成される。ＬＯ
ＣＯＳ７やＬＤＤサイドウォールスペーサ６表面その他
には、未反応のエッチングストッパ形成層１３が厚く残
っている。
により下記条件により２段階熱処理を施す。 第１の熱処理（Ｃ４９ ＴｉＳｉ2 形成工程） 温度 ６５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ 第２の熱処理（Ｃ５４ ＴｉＳｉ2 形成工程） 温度 ８５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ この第２の熱処理により、図４（ｂ）に示すように半導
体基板１の不純物拡散領域表面にはＣ５４構造の低抵抗
ＴｉＳｉ2 からなるシリサイド層８が形成される。ＬＯ
ＣＯＳ７やＬＤＤサイドウォールスペーサ６表面その他
には、未反応のエッチングストッパ形成層１３が厚く残
っている。
【００４０】この後通常のサリサイドプロセスであれば
未反応のＴｉはＮＨ3 ／Ｈ2 Ｏ2 混合水溶液等により等
方的にウェットエッチング除去するが、本実施例におい
ては、一例としてＥＣＲプラズマエッチング装置を用い
た異方性エッチングにより、エッチングストッパ形成層
１３をエッチバックにより除去する。エッチング条件の
一例を下記に示す。 Ｃｌ2 １００ ｓｃｃｍ 圧力 １．０ Ｐａ マイクロ波電力 ９００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ６０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比１０を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上やＬＤＤ
サイドウォールスペーサ６上にのみＴｉが残り、エッチ
ングストッパ層１２が残置形成される。また半導体基板
１の素子形成領域にはシリサイド層８が自己整合的に残
る。この状態を図４（ｃ）に示す。
未反応のＴｉはＮＨ3 ／Ｈ2 Ｏ2 混合水溶液等により等
方的にウェットエッチング除去するが、本実施例におい
ては、一例としてＥＣＲプラズマエッチング装置を用い
た異方性エッチングにより、エッチングストッパ形成層
１３をエッチバックにより除去する。エッチング条件の
一例を下記に示す。 Ｃｌ2 １００ ｓｃｃｍ 圧力 １．０ Ｐａ マイクロ波電力 ９００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ６０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチバック条件はＳｉＯ2 との選択比１０を確保で
きる条件であり、またオーバーエッチング量が極くわず
かであるので、ＬＯＣＯＳ７のバーズビーク上やＬＤＤ
サイドウォールスペーサ６上にのみＴｉが残り、エッチ
ングストッパ層１２が残置形成される。また半導体基板
１の素子形成領域にはシリサイド層８が自己整合的に残
る。この状態を図４（ｃ）に示す。
【００４１】この後、例えば常圧ＣＶＤ法によりＳｉＯ
2 を８００ｎｍ堆積し、ＣＭＰ(Chemical Mechanical P
olishing) により平坦化して層間絶縁膜９を形成する。
ＣＭＰは省略することも可能であるが、上層配線の平坦
化や露光の精度を確保するためには用いることが好まし
い。この後図５（ｄ）に示すように、フォトレジスト塗
布とエキシマレーザリソグラフィにより、０．３５μｍ
の開口径を有するレジストマスク１１を形成する。この
際、露光のアライメントずれにより、レジストマスク１
１の開口は、一部ＬＯＣＯＳ７のバーズビーク上にかか
って形成された。
2 を８００ｎｍ堆積し、ＣＭＰ(Chemical Mechanical P
olishing) により平坦化して層間絶縁膜９を形成する。
ＣＭＰは省略することも可能であるが、上層配線の平坦
化や露光の精度を確保するためには用いることが好まし
い。この後図５（ｄ）に示すように、フォトレジスト塗
布とエキシマレーザリソグラフィにより、０．３５μｍ
の開口径を有するレジストマスク１１を形成する。この
際、露光のアライメントずれにより、レジストマスク１
１の開口は、一部ＬＯＣＯＳ７のバーズビーク上にかか
って形成された。
【００４２】図５（ｄ）に示す被処理基板を、ヘリコン
波プラズマエッチング装置を用いて、一例として下記エ
ッチング条件によりセルフアラインコンタクトホール１
０を開口する。 Ｃ4 Ｆ8 ３０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ヘリコン波電源電力 ２５００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアス １５０ Ｗ（４００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対ＴｉおよびＴｉＳｉ2 選択比４
０を確保できる条件である。したがって、セルフアライ
ンコンタクトホール１０はＬＯＣＯＳ７のバーズビーク
上にかかり、しかもオーバーエッチングを充分におこな
ったにかかわらず、ここに残置形成されたＴｉからなる
エッチングストッパ層１２の寄与により、ＬＯＣＯＳの
突き抜けは全く発生しなかった。
波プラズマエッチング装置を用いて、一例として下記エ
ッチング条件によりセルフアラインコンタクトホール１
０を開口する。 Ｃ4 Ｆ8 ３０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ヘリコン波電源電力 ２５００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアス １５０ Ｗ（４００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対ＴｉおよびＴｉＳｉ2 選択比４
０を確保できる条件である。したがって、セルフアライ
ンコンタクトホール１０はＬＯＣＯＳ７のバーズビーク
上にかかり、しかもオーバーエッチングを充分におこな
ったにかかわらず、ここに残置形成されたＴｉからなる
エッチングストッパ層１２の寄与により、ＬＯＣＯＳの
突き抜けは全く発生しなかった。
【００４３】この後レジストマスク１１をアッシング除
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、サリサイドプロセスにおける未反応のＴｉ
を、ウェットエッチングではなくドライプロセスのエッ
チバックにより除去することで、ＬＯＣＯＳバーズビー
ク上にエッチングストッパ層を残置形成することができ
る。このエッチングストッパ層の寄与により、セルフア
ラインコンタクトホールの位置がＬＯＣＯＳ側にずれた
場合においても、ＬＯＣＯＳの突き抜けは良好に防止さ
れる。本実施例においては、コンタクト抵抗および接合
リーク電流は従来より１桁改善することができた。
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、サリサイドプロセスにおける未反応のＴｉ
を、ウェットエッチングではなくドライプロセスのエッ
チバックにより除去することで、ＬＯＣＯＳバーズビー
ク上にエッチングストッパ層を残置形成することができ
る。このエッチングストッパ層の寄与により、セルフア
ラインコンタクトホールの位置がＬＯＣＯＳ側にずれた
場合においても、ＬＯＣＯＳの突き抜けは良好に防止さ
れる。本実施例においては、コンタクト抵抗および接合
リーク電流は従来より１桁改善することができた。
【００４４】以上の各実施例は、エッチングストッパ形
成層をエッチバックすることにより、ＬＯＣＯＳのバー
ズビーク上にエッチングストッパ層を形成した例であ
る。以下の各実施例においては、ＬＯＣＯＳ形成用の選
択酸化マスクを用い、選択酸化後にこれを異方性エッチ
ングすることによりバーズビーク上に残し、エッチング
ストッパ層とした例である。
成層をエッチバックすることにより、ＬＯＣＯＳのバー
ズビーク上にエッチングストッパ層を形成した例であ
る。以下の各実施例においては、ＬＯＣＯＳ形成用の選
択酸化マスクを用い、選択酸化後にこれを異方性エッチ
ングすることによりバーズビーク上に残し、エッチング
ストッパ層とした例である。
【００４５】実施例５
本実施例は選択酸化マスクを平行平板型ＲＩＥ装置を用
いて異方性エッチングすることより、ＬＯＣＯＳバーズ
ビーク上にエッチングストッパ層を残置形成した例であ
り、このプロセスを図６および図７を参照して説明す
る。本実施例で用いた被処理基板は図６（ａ）に示すよ
うに、シリコン等の半導体基板１を熱酸化してパッド酸
化膜１５を形成し、この上に減圧ＣＶＤ等によりＳｉ3
Ｎ4 からなる選択酸化マスク１６を形成後、パッド酸化
膜１５および選択酸化マスク１６をパターニングしたも
のである。
いて異方性エッチングすることより、ＬＯＣＯＳバーズ
ビーク上にエッチングストッパ層を残置形成した例であ
り、このプロセスを図６および図７を参照して説明す
る。本実施例で用いた被処理基板は図６（ａ）に示すよ
うに、シリコン等の半導体基板１を熱酸化してパッド酸
化膜１５を形成し、この上に減圧ＣＶＤ等によりＳｉ3
Ｎ4 からなる選択酸化マスク１６を形成後、パッド酸化
膜１５および選択酸化マスク１６をパターニングしたも
のである。
【００４６】この後、図６（ｂ）に示すように、熱酸化
によりＬＯＣＯＳ７を例えば４００ｎｍの厚さに形成す
る。ＬＯＣＯＳ７のバーズビーク上には、選択酸化マス
ク１６の端部が湾曲した形状でのりあげている。この段
階までは通常のプロセスにより形成することができる。
によりＬＯＣＯＳ７を例えば４００ｎｍの厚さに形成す
る。ＬＯＣＯＳ７のバーズビーク上には、選択酸化マス
ク１６の端部が湾曲した形状でのりあげている。この段
階までは通常のプロセスにより形成することができる。
【００４７】つぎに平行平板型ＲＩＥ装置により、一例
として下記エッチング条件により選択酸化マスク１６を
異方性エッチングする。この異方性エッチングは、全面
エッチバックでもよいし、バーズビークを含めたＬＯＣ
ＯＳ７上にレジストマスクをパターニングし、レジスト
マスクから露出する選択酸化マスク１６を選択的に除去
する方法であってもよい。 ＣＨＦ3 ３０ ｓｃｃｍ Ｏ2 ３０ ｓｃｃｍ Ａｒ ３００ ｓｃｃｍ ガス圧力 ２００ Ｐａ ＲＦ電力 ５００ Ｗ（３８０ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本異方性エッチング条件はＳｉＯ2 との選択比は５を確
保できる条件であり、またオーバーエッチング量が極く
わずかであるので、ＬＯＣＯＳ７のバーズビーク上にの
みＳｉ3 Ｎ4 が残り、エッチングストッパ層１２が残置
形成される。レジストマスクを用いた場合はこれを除去
し、図６（ｃ）に示す状態とする。
として下記エッチング条件により選択酸化マスク１６を
異方性エッチングする。この異方性エッチングは、全面
エッチバックでもよいし、バーズビークを含めたＬＯＣ
ＯＳ７上にレジストマスクをパターニングし、レジスト
マスクから露出する選択酸化マスク１６を選択的に除去
する方法であってもよい。 ＣＨＦ3 ３０ ｓｃｃｍ Ｏ2 ３０ ｓｃｃｍ Ａｒ ３００ ｓｃｃｍ ガス圧力 ２００ Ｐａ ＲＦ電力 ５００ Ｗ（３８０ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本異方性エッチング条件はＳｉＯ2 との選択比は５を確
保できる条件であり、またオーバーエッチング量が極く
わずかであるので、ＬＯＣＯＳ７のバーズビーク上にの
みＳｉ3 Ｎ4 が残り、エッチングストッパ層１２が残置
形成される。レジストマスクを用いた場合はこれを除去
し、図６（ｃ）に示す状態とする。
【００４８】この後、パッド酸化膜１５が残存する場合
にはこれを除去し、常法により半導体基板１表面を熱酸
化してゲート絶縁膜２を形成する。さらに多結晶シリコ
ン層３およびＷＳｉx 層４からなるゲート電極５を形成
する。多結晶シリコン層３は例えば減圧ＣＶＤにより１
００ｎｍ、ＷＳｉx 層４は例えばプラズマＣＶＤにより
１００ｎｍ形成し、これをエキシマレーザリソグラフィ
とＥＣＲプラズマエッチング装置により０．３５μｍの
ゲート電極長に加工した。この後、例えば常圧ＣＶＤに
よりＳｉＯ2 を２００ｎｍの厚さに形成し、ＥＣＲプラ
ズマエッチング装置によりエッチバックしてゲート電極
５の側面にＬＤＤサイドウォールスペーサ６を形成す
る。この状態を図６（ｄ）に示す。ゲート電極５上にオ
フセット絶縁膜を形成しておいてもよい。ＬＤＤ構造の
不純物拡散層形成のためのイオン注入等は、これも常法
に準じて施せばよい。
にはこれを除去し、常法により半導体基板１表面を熱酸
化してゲート絶縁膜２を形成する。さらに多結晶シリコ
ン層３およびＷＳｉx 層４からなるゲート電極５を形成
する。多結晶シリコン層３は例えば減圧ＣＶＤにより１
００ｎｍ、ＷＳｉx 層４は例えばプラズマＣＶＤにより
１００ｎｍ形成し、これをエキシマレーザリソグラフィ
とＥＣＲプラズマエッチング装置により０．３５μｍの
ゲート電極長に加工した。この後、例えば常圧ＣＶＤに
よりＳｉＯ2 を２００ｎｍの厚さに形成し、ＥＣＲプラ
ズマエッチング装置によりエッチバックしてゲート電極
５の側面にＬＤＤサイドウォールスペーサ６を形成す
る。この状態を図６（ｄ）に示す。ゲート電極５上にオ
フセット絶縁膜を形成しておいてもよい。ＬＤＤ構造の
不純物拡散層形成のためのイオン注入等は、これも常法
に準じて施せばよい。
【００４９】この後、例えば常圧ＣＶＤ法によりＳｉＯ
2 を８００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶
縁膜９を形成する。ＣＭＰは省略することも可能である
が、上層配線の平坦化や露光の精度を確保するためには
用いることが好ましい。この後図７（ｅ）に示すよう
に、フォトレジスト塗布とエキシマレーザリソグラフィ
により、０．３５μｍの開口径を有するレジストマスク
１１を形成する。この際、露光のアライメントずれによ
り、レジストマスク１１の開口は、一部ＬＯＣＯＳ７の
バーズビーク上にかかって形成された。
2 を８００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶
縁膜９を形成する。ＣＭＰは省略することも可能である
が、上層配線の平坦化や露光の精度を確保するためには
用いることが好ましい。この後図７（ｅ）に示すよう
に、フォトレジスト塗布とエキシマレーザリソグラフィ
により、０．３５μｍの開口径を有するレジストマスク
１１を形成する。この際、露光のアライメントずれによ
り、レジストマスク１１の開口は、一部ＬＯＣＯＳ７の
バーズビーク上にかかって形成された。
【００５０】図７（ｅ）に示す被処理基板をＥＣＲプラ
ズマエッチング装置を用いて、一例として下記エッチン
グ条件によりセルフアラインコンタクトホール１０を開
口する。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ０．２ Ｐａ マイクロ波電力 １２００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ２５０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０を確保で
きる条件である。したがって、セルフアラインコンタク
トホール１０はＬＯＣＯＳ７のバーズビーク上にかか
り、しかもオーバーエッチングを充分におこなったにか
かわらず、ここに残置形成されたエッチングストッパ層
１２の寄与により、ＬＯＣＯＳの突き抜けは全く発生し
なかった。
ズマエッチング装置を用いて、一例として下記エッチン
グ条件によりセルフアラインコンタクトホール１０を開
口する。 Ｃ4 Ｆ8 ２０ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ０．２ Ｐａ マイクロ波電力 １２００ Ｗ（２．４５ＧＨｚ） ＲＦバイアス ２５０ Ｗ（８００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０を確保で
きる条件である。したがって、セルフアラインコンタク
トホール１０はＬＯＣＯＳ７のバーズビーク上にかか
り、しかもオーバーエッチングを充分におこなったにか
かわらず、ここに残置形成されたエッチングストッパ層
１２の寄与により、ＬＯＣＯＳの突き抜けは全く発生し
なかった。
【００５１】この後レジストマスク１１をアッシング除
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に選択酸化マスク
の異方性エッチングによるエッチングストッパ層を残置
形成しておくことにより、セルフアラインコンタクトホ
ールの位置がＬＯＣＯＳ側にずれた場合においても、Ｌ
ＯＣＯＳの突き抜けは良好に防止される。またこれによ
り、接合リーク電流は従来より１桁改善することができ
た。
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に選択酸化マスク
の異方性エッチングによるエッチングストッパ層を残置
形成しておくことにより、セルフアラインコンタクトホ
ールの位置がＬＯＣＯＳ側にずれた場合においても、Ｌ
ＯＣＯＳの突き抜けは良好に防止される。またこれによ
り、接合リーク電流は従来より１桁改善することができ
た。
【００５２】実施例６
本実施例は前実施例５に準拠するものであり、選択酸化
マスク１６の異方性エッチングおよびセルフアラインコ
ンタクトホール１０エッチングにＩＣＰエッチング装置
を用いた点のみが異なる。したがって、実施例５と重複
する説明は省略し、相違点のみを同じく図６および図７
を参照して説明する。
マスク１６の異方性エッチングおよびセルフアラインコ
ンタクトホール１０エッチングにＩＣＰエッチング装置
を用いた点のみが異なる。したがって、実施例５と重複
する説明は省略し、相違点のみを同じく図６および図７
を参照して説明する。
【００５３】図６（ｂ）の状態迄の工程は前実施例５と
同様でよい。この被処理基板をＩＣＰエッチング装置に
より、一例として下記エッチング条件を用いて選択酸化
マスク１６を異方性エッチングした。この異方性エッチ
ングは、全面エッチバックでもよいし、バーズビークを
含めたＬＯＣＯＳ７上にレジストマスクをパターニング
し、レジストマスクから露出する選択酸化マスク１６を
選択的に除去する方法であってもよい。 ＣＨＦ3 ３０ ｓｃｃｍ 圧力 １．０ Ｐａ ＩＣＰ電源電力 １５００ Ｗ（２．０ＭＨｚ） ＲＦバイアス ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ オーバーエッチング ５ ％ 異方性エッチング終了後の被エッチング基板を図６
（ｃ）に示す。
同様でよい。この被処理基板をＩＣＰエッチング装置に
より、一例として下記エッチング条件を用いて選択酸化
マスク１６を異方性エッチングした。この異方性エッチ
ングは、全面エッチバックでもよいし、バーズビークを
含めたＬＯＣＯＳ７上にレジストマスクをパターニング
し、レジストマスクから露出する選択酸化マスク１６を
選択的に除去する方法であってもよい。 ＣＨＦ3 ３０ ｓｃｃｍ 圧力 １．０ Ｐａ ＩＣＰ電源電力 １５００ Ｗ（２．０ＭＨｚ） ＲＦバイアス ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ オーバーエッチング ５ ％ 異方性エッチング終了後の被エッチング基板を図６
（ｃ）に示す。
【００５４】以下、図７（ｅ）に示すまでの工程、すな
わちゲート電極５形成工程、層間絶縁膜９形成工程、お
よびレジストマスク１１形成工程等は前実施例５と同様
でよい。この後、再びＩＣＰエッチング装置により、一
例として下記エッチング条件によりセルフアラインコン
タクトホール１０を開口する。 Ｃ3 Ｆ8 ５０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ＩＣＰ電源電力 ２０００ Ｗ（２．０ＭＨｚ） ＲＦバイアス ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０を確保で
きる条件である。したがって、セルフアラインコンタク
トホール１０はＬＯＣＯＳ７のバーズビーク上にかか
り、しかもオーバーエッチングを充分におこなったにか
かわらず、ここに残置形成されたエッチングストッパ層
１２の寄与により、ＬＯＣＯＳの突き抜けは全く発生し
なかった。異方性エッチング終了後の被エッチング基板
を図７（ｆ）に示す。
わちゲート電極５形成工程、層間絶縁膜９形成工程、お
よびレジストマスク１１形成工程等は前実施例５と同様
でよい。この後、再びＩＣＰエッチング装置により、一
例として下記エッチング条件によりセルフアラインコン
タクトホール１０を開口する。 Ｃ3 Ｆ8 ５０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ＩＣＰ電源電力 ２０００ Ｗ（２．０ＭＨｚ） ＲＦバイアス ２００ Ｗ（１．８ＭＨｚ） 上部電極温度 ２５０ ℃ 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０を確保で
きる条件である。したがって、セルフアラインコンタク
トホール１０はＬＯＣＯＳ７のバーズビーク上にかか
り、しかもオーバーエッチングを充分におこなったにか
かわらず、ここに残置形成されたエッチングストッパ層
１２の寄与により、ＬＯＣＯＳの突き抜けは全く発生し
なかった。異方性エッチング終了後の被エッチング基板
を図７（ｆ）に示す。
【００５５】この後の工程は前実施例５と同様である。
本実施例によれば、選択酸化マスクの異方性エッチング
にＩＣＰエッチング装置を採用することにより、前実施
例５の効果に加えて低ダメージかつ均一性の高いセルフ
アラインコンタクトホールを形成することができた。
本実施例によれば、選択酸化マスクの異方性エッチング
にＩＣＰエッチング装置を採用することにより、前実施
例５の効果に加えて低ダメージかつ均一性の高いセルフ
アラインコンタクトホールを形成することができた。
【００５６】実施例７
本実施例はＬＯＣＯＳの形成にＰＰＬを用いた例であ
る。その他の工程は前実施例５と同様であるので、重複
する説明は省略し、相違点のみを同じく図６および図７
を参照して説明する。本実施例におけるＬＯＣＯＳ７
は、以下の製法によった。まず図６（ａ）に示すように
半導体基板１上に熱酸化によりパッド酸化膜１５を１０
ｎｍ形成する。この後、例えば減圧ＣＶＤにより多結晶
シリコン層を４８ｎｍを形成し、熱酸化によりこの多結
晶シリコン層の８ｎｍ相当分を酸化膜に変換後、耐酸化
マスクとなるＳｉ3 Ｎ4 層を減圧ＣＶＤで１００ｎｍ形
成する（多結晶シリコン層とこれを酸化形成した酸化膜
はいずれも図示せず）。この後、Ｓｉ3 Ｎ4 層のみをレ
ジストマスクパターニングとＲＩＥにより耐酸化マスク
の形状にパターニング後、常法の熱酸化によりＬＯＣＯ
Ｓ７を４００ｎｍの厚さに形成した。この状態を図６
（ｂ）に示す。
る。その他の工程は前実施例５と同様であるので、重複
する説明は省略し、相違点のみを同じく図６および図７
を参照して説明する。本実施例におけるＬＯＣＯＳ７
は、以下の製法によった。まず図６（ａ）に示すように
半導体基板１上に熱酸化によりパッド酸化膜１５を１０
ｎｍ形成する。この後、例えば減圧ＣＶＤにより多結晶
シリコン層を４８ｎｍを形成し、熱酸化によりこの多結
晶シリコン層の８ｎｍ相当分を酸化膜に変換後、耐酸化
マスクとなるＳｉ3 Ｎ4 層を減圧ＣＶＤで１００ｎｍ形
成する（多結晶シリコン層とこれを酸化形成した酸化膜
はいずれも図示せず）。この後、Ｓｉ3 Ｎ4 層のみをレ
ジストマスクパターニングとＲＩＥにより耐酸化マスク
の形状にパターニング後、常法の熱酸化によりＬＯＣＯ
Ｓ７を４００ｎｍの厚さに形成した。この状態を図６
（ｂ）に示す。
【００５７】この後の工程、すなわち選択酸化マスク１
６の除去工程からセルフアラインコンタクトホール１０
の開口工程は前実施例５と同様でよい。本実施例によれ
ば、前実施例５の効果に加え、ＰＰＬによるＬＯＣＯＳ
を採用しているので、バーズビークにおける歪が低減さ
れており、これらの効果により接合リーク電流は１桁以
上改善することができた。
６の除去工程からセルフアラインコンタクトホール１０
の開口工程は前実施例５と同様でよい。本実施例によれ
ば、前実施例５の効果に加え、ＰＰＬによるＬＯＣＯＳ
を採用しているので、バーズビークにおける歪が低減さ
れており、これらの効果により接合リーク電流は１桁以
上改善することができた。
【００５８】実施例８
本実施例はサリサイドプロセスにセルフアラインコンタ
クト構造を併用した半導体装置に本発明を適用した例で
あり、このプロセスを図６およびこれに続く図８を参照
して説明する。図６（ｂ）に示すＬＯＣＯＳ形成工程ま
では前実施例５と同様でよい。この後、ヘリコン波プラ
ズマエッチング装置を用いて、一例として下記エッチン
グ条件により選択酸化マスク１６を異方性エッチングす
る。 ＣＨＦ3 ３０ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ０．５ Ｐａ ヘリコン波電源電力 １５００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアス １００ Ｗ（４００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 異方性エッチング終了後の状態を図６（ｃ）に示す。
クト構造を併用した半導体装置に本発明を適用した例で
あり、このプロセスを図６およびこれに続く図８を参照
して説明する。図６（ｂ）に示すＬＯＣＯＳ形成工程ま
では前実施例５と同様でよい。この後、ヘリコン波プラ
ズマエッチング装置を用いて、一例として下記エッチン
グ条件により選択酸化マスク１６を異方性エッチングす
る。 ＣＨＦ3 ３０ ｓｃｃｍ Ａｒ ５０ ｓｃｃｍ ガス圧力 ０．５ Ｐａ ヘリコン波電源電力 １５００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアス １００ Ｗ（４００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５ ％ 異方性エッチング終了後の状態を図６（ｃ）に示す。
【００５９】図６（ｄ）に示すゲート電極５、ＬＤＤサ
イドウォールスペーサ６形成工程も前実施例５と同様で
よい。つぎに下記ＲＦスパッタリング条件により、全面
にＴｉ層１７を例えば３０ｎｍの厚さに形成した。 ターゲット Ｔｉ Ａｒ ２０ ｓｃｃｍ ガス圧力 ０．１ Ｐａ ＲＦ電源パワー ２．０ ｋＷ（１３．５６ＭＨｚ） 時間 ６０ ｓｅｃ Ｔｉ層１７形成後の状態を図８（ｅ）に示す。
イドウォールスペーサ６形成工程も前実施例５と同様で
よい。つぎに下記ＲＦスパッタリング条件により、全面
にＴｉ層１７を例えば３０ｎｍの厚さに形成した。 ターゲット Ｔｉ Ａｒ ２０ ｓｃｃｍ ガス圧力 ０．１ Ｐａ ＲＦ電源パワー ２．０ ｋＷ（１３．５６ＭＨｚ） 時間 ６０ ｓｅｃ Ｔｉ層１７形成後の状態を図８（ｅ）に示す。
【００６０】図８（ｅ）に示す被処理基板をＲＴＡ装置
に搬入し、一例として下記条件により２段階熱処理を施
す。 第１の熱処理（Ｃ４９ ＴｉＳｉ2 形成工程） 温度 ６５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ 第２の熱処理（Ｃ５４ ＴｉＳｉ2 形成工程） 温度 ８５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ この第２の熱処理により、半導体基板１の不純物拡散領
域表面にはＣ５４構造の低抵抗ＴｉＳｉ2 からなるシリ
サイド層８が形成される。ＬＯＣＯＳ７やＬＤＤサイド
ウォールスペーサ６表面その他には、未反応のＴｉ層１
７が残っているので、例えば下記ウェットエッチング条
件によりこれを除去する。 ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ １：２：２ 時間 １０ ｍｉｎ． この後、シリサイド層８の安定化熱処理を一例として下
記条件により施す。 雰囲気 Ｎ2 被処理基板温度 ８００ ℃ 時間 ３０ ｓｅｃ． 安定化熱処理終了後の状態を図８（ｆ）に示す。
に搬入し、一例として下記条件により２段階熱処理を施
す。 第１の熱処理（Ｃ４９ ＴｉＳｉ2 形成工程） 温度 ６５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ 第２の熱処理（Ｃ５４ ＴｉＳｉ2 形成工程） 温度 ８５０ ℃ 雰囲気 Ｎ2 時間 ３０ ｓｅｃ この第２の熱処理により、半導体基板１の不純物拡散領
域表面にはＣ５４構造の低抵抗ＴｉＳｉ2 からなるシリ
サイド層８が形成される。ＬＯＣＯＳ７やＬＤＤサイド
ウォールスペーサ６表面その他には、未反応のＴｉ層１
７が残っているので、例えば下記ウェットエッチング条
件によりこれを除去する。 ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ １：２：２ 時間 １０ ｍｉｎ． この後、シリサイド層８の安定化熱処理を一例として下
記条件により施す。 雰囲気 Ｎ2 被処理基板温度 ８００ ℃ 時間 ３０ ｓｅｃ． 安定化熱処理終了後の状態を図８（ｆ）に示す。
【００６１】この後、例えば常圧ＣＶＤ法によりＳｉＯ
2 を８００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶
縁膜９を形成する。ＣＭＰは省略することも可能である
が、上層配線の平坦化や露光の精度を確保するためには
用いることが好ましい。この後図８（ｇ）に示すよう
に、フォトレジスト塗布とエキシマレーザリソグラフィ
により、０．３５μｍの開口径を有するレジストマスク
１１を形成する。この際、露光のアライメントずれによ
り、レジストマスク１１の開口は、一部ＬＯＣＯＳ７の
バーズビーク上にかかって形成された。
2 を８００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶
縁膜９を形成する。ＣＭＰは省略することも可能である
が、上層配線の平坦化や露光の精度を確保するためには
用いることが好ましい。この後図８（ｇ）に示すよう
に、フォトレジスト塗布とエキシマレーザリソグラフィ
により、０．３５μｍの開口径を有するレジストマスク
１１を形成する。この際、露光のアライメントずれによ
り、レジストマスク１１の開口は、一部ＬＯＣＯＳ７の
バーズビーク上にかかって形成された。
【００６２】図８（ｇ）に示す被処理基板をヘリコン波
プラズマエッチング装置を用いて、一例として下記エッ
チング条件によりセルフアラインコンタクトホール１０
を開口する。 Ｃ4 Ｆ8 ３０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ヘリコン波電源電力 ２５００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアス １５０ Ｗ（４００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０、対Ｔｉ
Ｓｉ2 選択比４０を確保できる条件である。したがっ
て、セルフアラインコンタクトホール１０はＬＯＣＯＳ
７のバーズビーク上にかかり、しかもオーバーエッチン
グを充分におこなったにかかわらず、ここに残置形成さ
れたＴｉからなるエッチングストッパ層１２の寄与によ
り、ＬＯＣＯＳの突き抜けは全く発生しなかった。この
状態を図８（ｈ）に示す。
プラズマエッチング装置を用いて、一例として下記エッ
チング条件によりセルフアラインコンタクトホール１０
を開口する。 Ｃ4 Ｆ8 ３０ ｓｃｃｍ Ａｒ １００ ｓｃｃｍ ガス圧力 ０．２ Ｐａ ヘリコン波電源電力 ２５００ Ｗ（１３．５６ＭＨｚ） ＲＦバイアス １５０ Ｗ（４００ｋＨｚ） 被エッチング基板温度 ２０ ℃ オーバーエッチング ５０ ％ 本エッチング条件は、対Ｓｉ3 Ｎ4 選択比３０、対Ｔｉ
Ｓｉ2 選択比４０を確保できる条件である。したがっ
て、セルフアラインコンタクトホール１０はＬＯＣＯＳ
７のバーズビーク上にかかり、しかもオーバーエッチン
グを充分におこなったにかかわらず、ここに残置形成さ
れたＴｉからなるエッチングストッパ層１２の寄与によ
り、ＬＯＣＯＳの突き抜けは全く発生しなかった。この
状態を図８（ｈ）に示す。
【００６３】この後レジストマスク１１をアッシング除
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に選択酸化マスク
の異方性エッチングにより形成したエッチングストッパ
層を残置形成しておき、この状態でサリサイドプロセス
を適用することにより、セルフアラインコンタクトホー
ルの位置がＬＯＣＯＳ側にずれた場合においても、ＬＯ
ＣＯＳの突き抜けは良好に防止される。本実施例によれ
ば、コンタクト抵抗および接合リーク電流は従来より１
桁改善することができた。
去し、図示は省略するが常法に準じてＷのブランケット
ＣＶＤとエッチバックによりセルフアラインコンタクト
ホール１０内にコンタクトプラグを形成した。本実施例
によれば、ＬＯＣＯＳバーズビーク上に選択酸化マスク
の異方性エッチングにより形成したエッチングストッパ
層を残置形成しておき、この状態でサリサイドプロセス
を適用することにより、セルフアラインコンタクトホー
ルの位置がＬＯＣＯＳ側にずれた場合においても、ＬＯ
ＣＯＳの突き抜けは良好に防止される。本実施例によれ
ば、コンタクト抵抗および接合リーク電流は従来より１
桁改善することができた。
【００６４】 以上、本発明を実施例２，３，４により
説明したが、本発明はこれら実施例に何ら限定されるも
のではない。
説明したが、本発明はこれら実施例に何ら限定されるも
のではない。
【００６５】 例えば、エッチングストッパ層として、
多結晶シリコンおよびＴｉを例示したが、非晶質シリコ
ンや、Ｔｉ以外の遷移金属、例えばＣｏ、Ｐｔ、Ｎｉあ
るいはＰｄ等を用いてもよい。またシリサイド材料とし
て、ＴｉＳｉ2 の他にＣｏＳｉ2 、ＰｔＳｉ2 、ＮｉＳ
ｉ2 あるいはＰｄＳｉ2 等各種金属シリサイドを適用す
ることができる。
多結晶シリコンおよびＴｉを例示したが、非晶質シリコ
ンや、Ｔｉ以外の遷移金属、例えばＣｏ、Ｐｔ、Ｎｉあ
るいはＰｄ等を用いてもよい。またシリサイド材料とし
て、ＴｉＳｉ2 の他にＣｏＳｉ2 、ＰｔＳｉ2 、ＮｉＳ
ｉ2 あるいはＰｄＳｉ2 等各種金属シリサイドを適用す
ることができる。
【００６６】
【発明の効果】以上の説明から明らかなように、本発明
によればＬＯＣＯＳバーズビーク上にエッチングストッ
パ層を残置形成することにより、セルフアラインコンタ
クトホール加工におけるＬＯＣＯＳの突き抜けを効果的
に防止することができる。エッチングストッパ層はエッ
チバックあるいは異方性エッチングにより容易に形成す
ることができる。また不純物拡散領域を含めた半導体基
板上全面にエッチングストッパ層を形成しておく従来技
術と比較して、セルフアラインコンタクトホール開口後
にエッチングストッパ層を別途除去する必要がない。こ
のため浅い接合に対するダメージが軽減される。以上に
より、接合リーク電流が従来の半導体装置より１桁軽減
でき、信頼性の高い半導体装置およびその製造方法を提
供することができる。
によればＬＯＣＯＳバーズビーク上にエッチングストッ
パ層を残置形成することにより、セルフアラインコンタ
クトホール加工におけるＬＯＣＯＳの突き抜けを効果的
に防止することができる。エッチングストッパ層はエッ
チバックあるいは異方性エッチングにより容易に形成す
ることができる。また不純物拡散領域を含めた半導体基
板上全面にエッチングストッパ層を形成しておく従来技
術と比較して、セルフアラインコンタクトホール開口後
にエッチングストッパ層を別途除去する必要がない。こ
のため浅い接合に対するダメージが軽減される。以上に
より、接合リーク電流が従来の半導体装置より１桁軽減
でき、信頼性の高い半導体装置およびその製造方法を提
供することができる。
【図１】本発明を適用した半導体装置の概略断面図であ
る。
る。
【図２】実施例１ないし３の半導体装置の製造方法の前
半を、その工程順に説明する概略断面図である。
半を、その工程順に説明する概略断面図である。
【図３】実施例１ないし３の半導体装置の製造方法の後
半を、その工程順に説明する概略断面図である。
半を、その工程順に説明する概略断面図である。
【図４】実施例４の半導体装置の製造方法の前半を、そ
の工程順に説明する概略断面図である。
の工程順に説明する概略断面図である。
【図５】実施例４の半導体装置の製造方法の後半を、そ
の工程順に説明する概略断面図である。
の工程順に説明する概略断面図である。
【図６】実施例５ないし８の半導体装置の製造方法の前
半を、その工程順に説明する概略断面図である。
半を、その工程順に説明する概略断面図である。
【図７】実施例５ないし７の半導体装置の製造方法の後
半を、その工程順に説明する概略断面図である。
半を、その工程順に説明する概略断面図である。
【図８】実施例８の半導体装置の製造方法の後半を、そ
の工程順に説明する概略断面図である。
の工程順に説明する概略断面図である。
【図９】従来の半導体装置の問題点を示す概略断面図で
ある。
ある。
１…半導体基板、２…ゲート絶縁膜、３…多結晶シリコ
ン層、４…高融点金属シリサイド層、５…ゲート電極、
６…ＬＤＤサイドウォールスペーサ、６ａ…ＬＤＤサイ
ドウォールスペーサの突き抜け、７…ＬＯＣＯＳ、７ａ
…ＬＯＣＯＳの突き抜け、８…シリサイド層、９…層間
絶縁膜、１０…セルフアラインコンタクトホール、１１
…レジストマスク、１２…エッチングストッパ層、１３
…エッチングストッパ形成層、１４…オフセット絶縁
膜、１５…パッド酸化膜、１６…選択酸化マスク、１７
…Ｔｉ層
ン層、４…高融点金属シリサイド層、５…ゲート電極、
６…ＬＤＤサイドウォールスペーサ、６ａ…ＬＤＤサイ
ドウォールスペーサの突き抜け、７…ＬＯＣＯＳ、７ａ
…ＬＯＣＯＳの突き抜け、８…シリサイド層、９…層間
絶縁膜、１０…セルフアラインコンタクトホール、１１
…レジストマスク、１２…エッチングストッパ層、１３
…エッチングストッパ形成層、１４…オフセット絶縁
膜、１５…パッド酸化膜、１６…選択酸化マスク、１７
…Ｔｉ層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/28
H01L 21/316
Claims (4)
- 【請求項１】 少なくともＬＯＣＯＳにより端縁を区画
された不純物拡散領域上の層間絶縁膜に、前記不純物拡
散領域に臨んで自己整合的に形成されたコンタクトホー
ルを有する半導体装置において、 前記ＬＯＣＯＳのバーズビーク上に選択的に残置形成さ
れたエッチングストッパ層を有し、 前記エッチングストッパ層は、非晶質シリコン、非単結
晶シリコンおよび遷移金属のうちのいずれか一種からな
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にＬＯＣＯＳを形成し、少
なくとも前記ＬＯＣＯＳの端縁により、前記半導体基板
の不純物拡散領域を区画する工程、 前記ＬＯＣＯＳのバーズビーク上に、非晶質シリコン、
非単結晶シリコンおよび遷移金属のうちのいずれか一種
からなるエッチングストッパ層を選択的に残置形成する
工程、 前記不純物拡散領域上に層間絶縁膜を全面に形成する工
程、 前記層間絶縁膜に、前記不純物拡散領域に望むコンタク
トホールを自己整合的に形成する工程を有することを特
徴とする半導体装置の製造方法。 - 【請求項３】 前記エッチングストッパ層は、 前記半導体基板上に全面に形成されたエッチングストッ
パ形成層をエッチバックすることにより、前記ＬＯＣＯ
Ｓのバーズビーク上に選択的に残置形成することを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記エッチングストッパ層は遷移金属か
らなり、 前記エッチングストッパ形成層と前記不純物拡散領域と
の反応により、前記不純物拡散領域表面に自己整合的に
遷移金属シリサイド層を形成後、 未反応の前記エッチングストッパ形成層をエッチバック
することを特徴とする請求項２記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15717796A JP3487080B2 (ja) | 1996-06-18 | 1996-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15717796A JP3487080B2 (ja) | 1996-06-18 | 1996-06-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012723A JPH1012723A (ja) | 1998-01-16 |
| JP3487080B2 true JP3487080B2 (ja) | 2004-01-13 |
Family
ID=15643878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15717796A Expired - Fee Related JP3487080B2 (ja) | 1996-06-18 | 1996-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487080B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010096112A (ko) * | 2000-04-17 | 2001-11-07 | 박종섭 | 디램셀 및 그의 제조방법 |
| JP2002016074A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置およびその製造方法 |
| KR100434697B1 (ko) | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP5046506B2 (ja) * | 2005-10-19 | 2012-10-10 | 東京エレクトロン株式会社 | 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体 |
-
1996
- 1996-06-18 JP JP15717796A patent/JP3487080B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1012723A (ja) | 1998-01-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |