JP3360480B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、さらに詳しくは、セルフアラインコンタクトによ
る多層配線を有し、かつコンタクト部の不純物拡散層上
に、遷移金属シリサイド層を有する半導体装置の製造方
法に関する。

【０００２】

【従来の技術】ＬＳＩ等の半導体装置の高集積度化、高
性能化が進展するに伴い、多層配線間の電気的接続を得
るための接続孔の開口幅もクォータミクロン以下に縮小
されつつある。従来より接続孔のパターニングには、層
間絶縁膜上にリソグラフィによりレジストパターンを形
成し、これをマスクとして層間絶縁膜をプラズマエッチ
ングする方法が採用されてきた。

【０００３】接続孔等のデザインルールの微細化にとも
ない、リソグラフィ時の露光アライメントずれにより接
続孔の形成部位にずれが生じ、コンタクト面積が減少し
たり、接続孔底部の半導体基板に、エッチングダメージ
を発生する場合がある。この問題を原理的に回避する手
法として、セルフアラインコンタクト（ＳＡＣ；Ｓｅｌ
ｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）構造が提案され
ている。セルフアラインコンタクトは、ゲート電極等の
配線層側面に形成したサイドウォールを利用すること
で、不純物拡散層上等に自己整合的に接続孔を形成する
方法である。この方法の採用により、リソグラフィによ
るレジストパターニングを用いることなく、微細で合わ
せずれのない接続孔を、目的とする個所に形成すること
が可能となる。従来のセルフアラインコンタクトを用い
た半導体装置の製造方法の一例を、ＭＯＳＩＣのプロセ
スを例にとり、図６（ａ）〜（ｄ）を参照して説明す
る。

【０００４】図６（ａ）〜（ｄ）は従来のセルフアライ
ンコンタクトを用いたＭＯＳＩＣの製造工程を示す概略
断面図である。まず図６（ａ）に示すように、シリコン
からなる半導体基板１に素子分離領域２を形成する。熱
酸化膜の形成および多結晶シリコン層、オフセット酸化
膜層を順次形成後パターニングし、ゲート酸化膜３、ゲ
ート電極４およびオフセット酸化膜５を形成し、さらに
不純物を浅くイオン注入する。

【０００５】つぎに全面に絶縁層を厚く堆積後エッチバ
ックし、ゲート電極４およびオフセット酸化膜５の側面
にサイドウォール１０を形成するとともに、半導体基板
１表面を露出し、セルフアラインコンタクト１１を開口
する。この段階で再度イオン注入し、活性化熱処理を加
えて不純物拡散層７を形成する。この状態が図６（ｂ）
である。

【０００６】続けて全面に多結晶シリコン層を堆積し、
パターニングしてセルフアラインコンタクトプラグ１２
を形成する。セルフアラインコンタクトプラグ１２と不
純物拡散層７とのコンタクト面は、隣りあう複数のゲー
ト電極４と所定の間隔を保って自己整合的に形成され
る。この状態を図６（ｃ）に示す。

【０００７】以上がセルフアラインコンタクトを用いた
プロセスの主要部である。この後は常法により、平坦化
された層間絶縁膜１３を形成し、広い不純物拡散層７に
臨む開口部を形成後、全面にＴｉ／ＴｉＮの積層構造膜
およびブランケットＷ層を堆積し、エッチバックして開
口部内に密着層兼バリアメタル層１４とＷプラグ１５を
埋め込む。さらにＴｉ層１６とＡｌ層１７からなる上層
配線を形成し、ＭＯＳＩＣを完成する。この状態を図６
（ｄ）に示す。

【０００８】低オーミックコンタクト値を有し、安定し
たセルフアラインコンタクトを形成するためには、コン
タクト面の絶縁層を残渣なく完全に除去しなければなら
ない。このためには、厚く堆積した絶縁層をエッチバッ
クする際に、オーバーエッチングを加える必要がある。
この絶縁層の厚さが半導体基板内でほぼ一様に形成され
た場合は、オーバーエッチング量は少なくてよい。しか
し、実際にはある程度の厚さむらは必ず存在し、厚い部
分の絶縁層を完全に除去するに際には、薄い部分では過
度のオーバーエッチングが施されることとなる。このた
め、半導体基板表面が長時間のイオン照射に曝され、結
晶欠陥等のダメージが入りやすく、最終的に形成される
ＭＯＳＩＣの接合リークが大きくなり、安定した動作が
望めなくなる。この問題を回避する方法として、セルフ
アラインコンタクトを形成すべき個所の半導体基板上
に、エッチングストッパ層を形成しておく方法もある。
しかし実プロセスにおいては、このエッチングストッパ
層を別途除去するステップが必要となり、スループット
の低下や、新たなコンタミネーションの問題が生じる。

【０００９】また一般的にセルフアラインコンタクトを
形成する場所は、複数のゲート電極が隣接する、狭隘な
ソース・ドレイン領域であり、したがってコンタクト面
積も小さい。さらに、近年の高集積化されたＭＩＳ型ト
ランジスタにおいては、ゲート電極幅の縮小と同時に不
純物拡散層の深さの低減も重要である。これはショート
チャネル効果を低減し、ソース・ドレイン耐圧を確保す
るためである。一例として、０．２５μｍのゲート電極
幅のＭＩＳ型トランジスタにおいては、不純物拡散層の
深さは０．０８μｍ（８０ｎｍ）以下にシャロー化する
ことが求められる。これらはいずれも、コンタクト抵抗
値やソース・ドレイン領域のシート抵抗値の増大につな
がり、半導体デバイスの応答速度と動作限界周波数の低
下をもたらす。ＭＩＳ型トランジスタの動作限界周波数
は、ゲート遅延時間と反比例の関係にあるからである。
この現象は、特に高速動作を要求されるマイクロプロセ
ッサ等では問題が大きい。

【００１０】ソース・ドレイン領域のシート抵抗値を下
げるための対策として、不純物拡散層上のみに自己整合
的に低抵抗な遷移金属シリサイド層を形成するサリサイ
ド（Ｓａｌｉｃｉｄｅ；Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓ
ｉｌｉｃｉｄｅ）プロセスが、例えばＩＥＥＥ Ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ ３８−１，８８，（１９９１）に報告されて
いる。しかしながら、ゲート電極側面のサイドウォール
を用いて微細な接続孔を形成するセルフアラインコンタ
クト構造においては、サリサイドを形成するための遷移
金属をこの接続孔底部に形成する際に、通常のスパッタ
リング等の堆積手法ではステップカバレッジが不足す
る。このため、低抵抗で安定したサリサイドをソース・
ドレイン領域に形成できない問題がある。

【００１１】さらに、たとえ遷移金属をサイドウォール
コンタクト底部に形成できたとしても、狭隘な不純物拡
散層領域にサリサイドプロセスを適用すると、遷移金属
シリサイドの結晶粒が凝集してその表面が粗面化し、例
えばＴｉＳｉ₂の場合では、本来は数十Ω／□と低い値
を有するシート抵抗値が、数百Ω／□にまで増大する場
合がある。

【００１２】また不純物拡散層のシャロー化に合わせ、
遷移金属シリサイド層の薄膜化も必要となる。この遷移
金属シリサイド層の薄膜化も結晶粒の凝集を進める方向
に働く。したがって、狭隘なサイドウォールコンタクト
底部の不純物拡散層領域に、薄い遷移金属シリサイド層
を形成するに際しては、結晶粒の凝集を防止し、平滑な
表面を安定して得られるサリサイドプロセスの開発が求
められる。

【００１３】

【発明が解決しようとする課題】本発明は上述したセル
フアラインコンタクトプロセスにおける各種問題点を解
決することをその目的とする。すなわち本発明の課題
は、セルフアラインコンタクトによる多層配線を有する
半導体装置に、サリサイドプロセスを適用した場合に生
じるコンタクト抵抗の増大を防止し、微細なデザインル
ールにもとづくＭＯＳＩＣ等の半導体装置の高速動作、
低動作電圧および低消費電力に寄与することができる半
導体装置の製造方法を提供することである。

【００１４】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート電極が形成された半導体基板上に絶縁
層を全面に形成する工程と、この絶縁層をエッチバック
して半導体基板に形成された不純物拡散層を露出すると
共にゲート電極側面にサイドウォールを形成する工程
と、自己整合的に接続孔を形成する工程とを具備する半
導体装置の製造方法であって、この絶縁層を全面に形成
する工程の前に、（Ａ）ゲート電極の側壁にＬＤＤサイドウォールを形成
する工程と、 （Ｂ） 前記半導体基板に形成された少なくとも不純物拡
散層上に、遷移金属層を形成する工程と、（Ｃ） 熱処理を施し、前記不純物拡散層上に自己整合的
に遷移金属シリサイド層を形成すると共に、ＬＤＤサイ
ドウォールの側面に遷移金属シリサイドの這い上がり部
が形成される工程と、（Ｄ） 前記不純物拡散層上以外の前記遷移金属層を除去
する工程と、（Ｅ）ＬＤＤサイドウォール及び遷移金属シリサイドの
這い上がり部を除去する工程、 を有し、工程（Ｅ）の後、前記絶縁層を全面に形成する ことを特
徴とするものである。本発明で言う所の遷移金属とは、
周知の周期律表から定義されるものであり、当然のこと
ながら、ＷやＭｏ等の高融点金属が含まれる。

【００１５】本発明の半導体装置の製造方法において
は、ＬＤＤサイドウォールは、化学的気相成長法に基づ
く絶縁膜の堆積、および、該絶縁膜のエッチバックによ
り形成される構成とすることができる。

【００１６】

【作用】本発明の骨子は、サイドウォールコンタクトに
よる接続孔底部の不純物拡散層のみならず、サイドウォ
ール下方の不純物拡散層の少なくとも一部に、連続して
延在する遷移金属シリサイド層を設けた半導体装置の製
造方法にある。

【００１７】すなわち、狭隘なセルフアラインコンタク
ト底部にのみならず、サイドウォール下部の少なくとも
一部に延在してシリサイド層を適用した構造とすること
により、ソース・ドレイン領域のシート抵抗の低減が可
能となる。

【００１８】かかる装置構造は、セルフアラインコンタ
クトを形成する前の段階で不純物拡散層の露出面に対し
てサリサイドプロセスを適用し、この後セルフアライン
コンタクトを開口する製造方法により実現される。この
製造方法によれば、比較的広い露出面積を有する不純物
拡散層にサリサイドプロセスを適用することとなる。こ
のため、形成される遷移金属シリサイド層の結晶粒の凝
集を防止し、平滑な表面が得られるので、安定で低抵抗
のセルフアラインコンタクトが実現できる。

【００１９】さらに、セルフアラインコンタクト形成の
ための全面エッチバックの際に、露出する不純物拡散層
表面には遷移金属シリサイド層がすでに形成されている
ので、この層がエッチングストッパの機能を果たし、オ
ーバーエッチング時にも下地の不純物拡散層にダメージ
が入ることがない。このため、接合リークの少ない安定
な動作特性を有するＭＯＳＩＣの製造が可能となる。し
かも、サリサイドプロセスの選択性の不備により、シリ
サイド層の這い上がりが発生した場合にも、安定した動
作を有するＭＯＳＩＣを形成することが可能である。

【００２０】

【実施例】以下、本発明の具体的実施例及び参考例につ
き、添付図面を参照して説明する。なお従来技術の説明
で参照した図６中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。

【００２１】（参考例１） 参考例１ はＬＤＤ構造のＭＯＳＩＣの製造方法に関し、
これを図１（ａ）〜（ｃ）および図２（ｄ）〜（ｆ）を
参照して説明する。

【００２２】まずシリコンからなる半導体基板１に素子
分離領域２を形成する。熱酸化膜の形成および多結晶シ
リコン層、オフセット酸化膜層を順次形成後パターニン
グし、ゲート酸化膜３、ゲート電極４およびオフセット
酸化膜５を形成し、さらに不純物を浅くイオン注入す
る。つぎにＴＥＯＳを原料ガスとした減圧ＣＶＤによ
り、ＳｉＯ₂膜を全面に、例えば４０ｎｍの厚さに形成
後、全面エッチバックしてＬＤＤサイドウォール６をゲ
ート電極４の側面に形成する。さらにＮ−ｃｈにはＡｓ
を、Ｐ−ｃｈにはＢＦ₂を３×１０¹⁵／ｃｍ²のドーズ量
でそれぞれイオン注入する。さらに１０５０℃で１０秒
間活性化熱処理を施し、浅い不純物拡散層７を形成す
る。常法に準じ、ここまで形成した状態を図１（ａ）に
示す。同図に示されるように、複数のゲート電極４間に
は狭い面積の不純物拡散層７が、それ以外の半導体基板
１の露出面には広い面積の不純物拡散層７が形成されて
いる。

【００２３】つぎに、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置によ
り、不純物拡散層７表面の自然酸化膜（図示せず）をソ
フトエッチングする。低基板バイアス電圧と高密度プラ
ズマソースの採用により、不純物拡散層にイオンダメー
ジを与えたり、面粗れを発生することなく、不純物拡散
層７表面は均一に清浄化される。

【００２４】 Ａｒ １０ｓｃｃｍ ガス圧力 ０．０６Ｐａ ＩＣＰ電源パワー １０００Ｗ ＲＦバイアス電圧 １００Ｖ 基板温度 常温

【００２５】この直後に、ＲＦスパッタリング装置等に
より、図１（ｂ）に示すようにＴｉからなる遷移金属層
８を一例として下記条件により形成する。

【００２６】 Ａｒ １００ｓｃｃｍ ガス圧力 ０．４７Ｐａ ＲＦ電源パワー １０００Ｗ 基板温度 １５０℃ 膜厚 ３０ｎｍ

【００２７】この際に、ＩＣＰエッチング装置とＲＦス
パッタリング装置等がゲートバルブで連接され、半導体
基板が大気に触れることなく搬送可能な連続処理装置を
用いることが望ましい。

【００２８】この後、６００℃の第１の熱処理を加えて
不純物拡散層７上の遷移金属を選択的にシリサイド化す
る。さらに素子分離領域２上やオフセット酸化膜５上等
の未反応の遷移金属層を、アンモニア過水（ＮＨ₃とＨ₂
Ｏ₂の混合水溶液）を用いてウェットエッチングし除去
する。この後、８００℃の第２の熱処理により、不純物
拡散層７上に安定なＣ５４結晶構造のＴｉＳｉ₂からな
る遷移金属シリサイド層９を形成する。この状態を図１
（ｃ）に示す。

【００２９】つぎに、ＴＥＯＳと酸化性ガスを用いた減
圧ＣＶＤにより、絶縁層に相当する厚い酸化膜（図示せ
ず）を全面に形成する。

【００３０】 ＴＥＯＳ ５０ｓｃｃｍ ガス圧力 ４０Ｐａ 基板温度 ７２０℃ 膜厚 ３００ｎｍ

【００３１】つづけて、ＲＩＥ装置により、この厚い酸
化膜を全面エッチバックする。

【００３２】 Ｃ₄Ｆ₈ ５０ｓｃｃｍ ガス圧力 ２Ｐａ ＲＦ電源パワー １２００Ｗ（１３．５６ＭＨｚ） 基板温度 常温

【００３３】本エッチバック工程により、ＬＤＤサイド
ウォール６の側面にさらにサイドウォール１０が形成さ
れる。このサイドウォール１０により、複数のゲート電
極４に挟まれた狭い不純物拡散層７領域にはセルフアラ
インコンタクト１１が形成される。セルフアラインコン
タクト１１およびサイドウォール１０下部の不純物拡散
層７表面には、遷移金属シリサイド層９が延在してい
る。この状態を図２（ｄ）に示す。

【００３４】以上が参考例１の要部である。この後は常
法に準拠し、図２（ｅ）に示すようにセルフアラインコ
ンタクトプラグ１２をｎ⁺多結晶シリコンにより形成す
る。さらに、平坦化された層間絶縁膜１３を形成後、広
い不純物拡散層７領域に臨む開口部を形成し、Ｔｉ／Ｔ
ｉＮ層のスパッタリングおよびブランケットＣＶＤによ
るＷ層を形成後、全面エッチバックにより密着層兼バリ
アメタル層１４とＷプラグ１５を開口部内に埋め込む。
さらにＴｉ層１６とＡｌ層１７をパターニング形成し、
第１層金属配線を形成する。以上でＭＯＳＩＣが完成す
る。この状態を図２（ｆ）に示す。

【００３５】参考例１によれば、複数のゲート電極に挟
まれた狭い不純物拡散層上に、予め遷移金属シリサイド
層を形成しておき、この後セルフアラインコンタクトを
開口することにより、結晶粒の凝集のない平滑な遷移金
属シリサイド層が形成できる。またサイドウォールコン
タクト開口時の全面エッチバックにおいては、遷移金属
シリサイド層がエッチングストッパの機能を果たすの
で、浅い不純物拡散層が削られることがない。

【００３６】（実施例１） 実施例１ は、サリサイドプロセスにおいて、遷移金属シ
リサイド層がＬＤＤサイドウォール表面にまで不所望に
形成される現象、いわゆる遷移金属シリサイドの這い上
がり現象が生じた場合を想定し、その対策を講じたもの
であり、これを図３（ａ）〜（ｃ）を参照して説明す
る。

【００３７】実施例１においては、参考例１で説明に供
した図１（ａ）〜（ｂ）に示す工程、すなわちＴｉから
なる遷移金属層８を全面に形成する迄の工程は参考例１
と同様であるので、重複する説明を省略する。この後、
８００℃の熱処理を加え、不純物拡散層７上のＴｉから
なる遷移金属層８をＴｉＳｉ₂からなる安定な遷移金属
シリサイド層９に変換し、さらに未反応の遷移金属層８
をアンモニア過水で除去する。実施例１においては、Ｌ
ＤＤサイドウォール６の側面にも、遷移金属シリサイド
層の這い上がり部９ａが形成されている。この状態を図
３（ａ）に示す。遷移金属層８の未反応部分（図示せ
ず）は、この段階では除去せずそのまま残置しておいて
もよい。

【００３８】つぎに、遷移金属シリサイド層の這い上が
り部９ａを除去するため、オフセット酸化膜５上にゲー
ト電極４幅より狭いレジストマスク（図示せず）を形成
し、オフセット酸化膜５、ゲート電極４およびゲート酸
化膜３を、一例として有磁場マイクロ波プラズマエッチ
ング装置で、下記条件により再度パターニングする。

【００３９】 ＣＣｌ₃Ｆ₃ ６５ｓｃｃｍ ＳＦ₆ ５ｓｃｃｍ ガス圧力 １．３Ｐａ マイクロ波パワー ７００Ｗ（２．４５ＧＨｚ） ＲＦパワー １０００Ｗ（１３．５６ＭＨｚ） 基板温度 常温

【００４０】本エッチング工程により、遷移金属シリサ
イド層の這い上がり部９ａが除去されるとともに、ＬＤ
Ｄサイドウォール６も除去される。またオフセット酸化
膜５、ゲート電極４およびゲート酸化膜３の幅も縮小さ
れる。この状態を図３（ｂ）に示す。

【００４１】つぎに、ＴＥＯＳと酸化性ガスを用いた減
圧ＣＶＤにより、絶縁層に相当する厚い酸化膜（図示せ
ず）を全面に形成する。

【００４２】 ＴＥＯＳ ５０ｓｃｃｍ ガス圧力 ４０Ｐａ 基板温度 ７２０℃ 膜厚 ３００ｎｍ

【００４３】つづけてＲＩＥ装置により厚い酸化膜を全
面エッチバックする。

【００４４】 Ｃ₄Ｆ₈ ５０ｓｃｃｍ ガス圧力 ２Ｐａ ＲＦ電源パワー １２００Ｗ（１３．５６ＭＨｚ） 基板温度 常温

【００４５】本エッチバック工程により、ゲート電極４
の側面にサイドウォール１０が形成される。このサイド
ウォール１０により、複数のゲート電極４に挟まれた狭
い不純物拡散層７領域にはセルフアラインコンタクト１
１が形成される。セルフアラインコンタクト１１底部お
よびサイドウォール１０下部の一部の不純物拡散層７表
面には遷移金属シリサイド層９が延在している。この状
態を図３（ｃ）に示す。

【００４６】以上が実施例１の要部である。この後のセ
ルフアラインコンタクトプラグを形成する工程以後は、
参考例１と同様であるので重複する説明を省略する。

【００４７】この実施例１によれば、複数のゲート電極
に挟まれた狭い不純物拡散層上に、予め遷移金属シリサ
イド層を形成しておき、この後セルフアラインコンタク
トを開口することにより、結晶粒の凝集のない平滑な遷
移金属シリサイド層が形成できる。またサイドウォール
コンタクト開口時の全面エッチバックにおいては、遷移
金属シリサイド層がエッチングストッパの機能を果たす
ので、浅い不純物拡散層が削られることがない。さら
に、サリサイドプロセスの選択性の不備により、シリサ
イド層の這い上がりが発生した場合にも、安定した動作
を有するＭＯＳＩＣを形成することが可能である。

【００４８】（参考例２） 参考例２ は、ゲート電極パターニング後、全面酸化して
ゲート電極側面に熱酸化膜を形成し、この後全面エッチ
バックしてＬＤＤサイドウォールを形成した例であり、
これを図４（ａ）〜（ｂ）を参照して説明する。

【００４９】まずシリコンからなる半導体基板１に素子
分離領域２を形成する。熱酸化膜の形成および多結晶シ
リコン層、オフセット酸化膜層を順次形成後パターニン
グし、ゲート酸化膜３、ゲート電極４およびオフセット
酸化膜５を形成しさらに不純物を浅くイオン注入する。

【００５０】つぎに一例として下記熱酸化条件により、
ゲート電極４の側面にウェット酸化により熱酸化膜１８
を形成する。

【００５１】 Ｈ₂ ６．０ｓｌｍ Ｏ₂ ４．０ｓｌｍ 基板温度 ８５０℃ 膜厚 ２０ｎｍ

【００５２】本熱酸化工程では、多結晶シリコンからな
るゲート電極４側面が２０ｎｍの厚さに酸化される一
方、露出する半導体基板１表面にも薄い熱酸化膜が形成
される。この状態を図４（ａ）に示す。

【００５３】この後、全面エッチバックを短時間施し
て、ＬＤＤサイドウォールをゲート電極４の側面に形成
する。ＲＩＥによるエッチバック条件の一例を下記に示
す。

【００５４】 Ｃ₄Ｆ₈ ５０ｓｃｃｍ ガス圧力 ２Ｐａ ＲＦ電源パワー １２００Ｗ（１３．５６ＭＨｚ） 基板温度 常温

【００５５】つぎにＮ−ｃｈにはＡｓを、Ｐ−ｃｈには
ＢＦ₂を３×１０¹⁵／ｃｍ²ドーズ量でそれぞれイオン注
入する。さらに１０５０℃で１０秒間活性化熱処理を施
し、不純物拡散層７を形成する。ここまで形成した状態
を図４（ｂ）に示す。

【００５６】この後のプロセスフローは、参考例１にお
いて図１（ｂ）以下を参照して説明したものと同様であ
るので重複する説明を省略する。

【００５７】（参考例３） 参考例３ は、ゲート電極パターニング後、全面窒化して
ゲート電極側面に熱窒化膜を形成し、この後全面エッチ
バックして、窒化膜によるＬＤＤサイドウォールを形成
した例であり、これを再び図４（ａ）〜（ｂ）を参照し
て説明する。

【００５８】まずシリコンからなる半導体基板１に素子
分離領域２を形成する。熱酸化膜の形成および多結晶シ
リコン層、オフセット酸化膜層を順次形成後パターニン
グし、ゲート酸化膜３、ゲート電極４およびオフセット
酸化膜５を形成しさらに不純物を浅くイオン注入する。

【００５９】つぎに一例として下記熱窒化条件により、
ゲート電極４の側面に熱窒化膜１８を形成する。

【００６０】 Ｈ₂ ６．０ｓｌｍ Ｎ₂ ４．０ｓｌｍ 基板温度 ８５０℃ 膜厚 ２０ｎｍ

【００６１】本熱窒化工程では、多結晶シリコンからな
るゲート電極４側面が２０ｎｍの厚さに窒化される一
方、露出する半導体基板１表面にも薄い熱窒化膜が形成
される。この状態を図４（ａ）に示す。

【００６２】この後、全面エッチバックを短時間施し
て、ＬＤＤサイドウォールをゲート電極４の側面に形成
する。有磁場マイクロ波プラズマエッチング装置による
エッチバック条件の一例を下記に示す。

【００６３】 ＣＣｌ₃Ｆ₃ ６５ｓｃｃｍ ＳＦ₆ ５ｓｃｃｍ ガス圧力 １．３Ｐａ マイクロ波パワー ７００Ｗ（２．４５ＧＨｚ） ＲＦ電源パワー １０００Ｗ（１３．５６ＭＨｚ） 基板温度 常温

【００６４】つぎにＮ−ｃｈにはＡｓを、Ｐ−ｃｈには
ＢＦ₂を３×１０¹⁵／ｃｍ²のドーズ量でそれぞれイオン
注入する。さらに１０５０℃で１０秒間活性化熱処理を
施し、不純物拡散層７を形成する。ここまで形成した状
態を図４（ｂ）に示す。

【００６５】この後のプロセスフローは、参考例１にお
いて図１（ｂ）以下を参照して説明したものと同様であ
るので重複する説明を省略する。

【００６６】参考例３および前参考例２によれば、いず
れも参考例１の効果に加え、ＬＤＤサイドウォール形成
用の酸化膜または窒化膜を、熱処理のみで形成できるの
で、工程の簡略化に寄与する。サイドウォールの膜質も
よい。

【００６７】（実施例２） 実施例２ は、上記実施例１、参考例１〜参考例３で形成
したセルフアラインコンタクトに加え、さらにこの場所
に形成するセルフアラインコンタクトプラグを、多結晶
シリコンに替えてＣｏＳｉ₂とした例であり、これを図
２（ｅ）および図５（ａ）〜（ｂ）を参照して説明す
る。

【００６８】実施例２においては、図２（ｅ）に示すセ
ルフアラインコンタクト１１内に、多結晶シリコンによ
るセルフアラインコンタクトプラグ１２を形成する工程
までは、参考例１と同様であり、重複する説明は省略す
る。

【００６９】つぎに全面にＣｏ層１９を一例として下記
スパッタリング条件により形成する。この状態を図５
（ａ）に示す。

【００７０】 Ａｒ １００ｓｃｃｍ ガス圧力 ０．４７Ｐａ ＲＦ電源パワー １０００Ｗ（１３．５６ＭＨｚ） 基板温度 １５０℃ 膜厚 ３０ｎｍ

【００７１】この後６００℃の熱処理を施し、多結晶シ
リコンによるセルフアラインコンタクトプラグ１２上の
Ｃｏ層１９を、セルフアラインコンタクトプラグ１２中
に固相拡散させる。さらにセルフアラインコンタクトプ
ラグ１２上以外の未反応のＣｏ層を、塩酸過水（ＨＣｌ
とＨ₂Ｏ₂の混合水溶液）で除去する。さらに８００℃の
熱処理により、セルフアラインコンタクトプラグ１２
を、安定なＣｏＳｉ₂を主体とする材料に変換する。こ
の状態を図５（ｂ）に示す。Ｃｏ層１９は、セルフアラ
インコンタクトプラグ１２と接する部分以外は、あらか
じめエッチング除去しておいてもよい。

【００７２】ここで、ＣｏＳｉ₂を採用した理由とし
て、Ｃｏの場合はシリサイド化反応がＣｏ原子の拡散に
より進行するからである。このため、セルフアラインコ
ンタクトプラグ１２内に表面のＣｏ原子が拡散し、ほぼ
均一なＣｏＳｉ₂を主体とする材料に変換される。この
ように、金属が拡散してシリサイド反応が進むケースと
して、Ｃｏ以外にＮｉ、Ｐｄ、ＨｆおよびＺｒ等があ
る。

【００７３】一方、多結晶シリコンからなるセルフアラ
インコンタクトプラグ１２上にＴｉ層を形成した場合に
は、セルフアラインコンタクトプラグ１２の表面部分の
みがＴｉＳｉ₂となる。これは、ＴｉＳｉ₂のシリサイド
化反応は、Ｓｉ原子が拡散源となるためである。したが
って、シリサイド化反応の熱処理時間を必要以上長時間
施すと、セルフアラインコンタクトプラグ１２内の多結
晶シリコン中に、ボイドが発生する場合があるので、こ
の面の配慮が必要である。

【００７４】この後のプロセスは、参考例１において図
２（ｆ）を参照して説明した工程と同様であるので、重
複する説明は省略する。

【００７５】実施例２によれば、参考例１で述べた効果
に加え、セルフアラインコンタクトプラグ自体を低抵抗
化できる効果を有する。

【００７６】以上、本発明を５例の実施例及び参考例に
より説明したが、本発明はこれら実施例に何ら限定され
るものではない。

【００７７】例えば、遷移金属としてＴｉをとりあげた
が、他にＣｏ、Ｎｉ、Ｃｕ、Ｒｕ、Ｗ、Ｍｏ、Ｐｔ、Ａ
ｕ、Ｐｄ、ＺｒおよびＨｆ等の各種遷移金属を用いる場
合も同様である。その成膜法もスパッタリングの他にＣ
ＶＤや蒸着等を用いてもよい。ただし清浄化された不純
物拡散層表面を再汚染しないためのプロセス上の配慮は
必要である。

【００７８】サリサイドプロセスを適用する半導体装置
として、ＭＯＳＩＣの他にバイポーラＩＣやＢｉＭＯＳ
−ＩＣ、ＣＣＤ装置等各種シリコン半導体デバイスに適
用できる。また不純物拡散層に臨んで開口するセルフア
ラインコンタクトのみならず、多結晶シリコン等の配線
層やゲート電極等に臨んで開口するセルフアラインコン
タクトに適用できることは自明である。さらにゲート電
極側面以外に、半導体基板上の各種段差側面に形成され
たサイドウォールにより、セルフアラインコンタクトを
開口する場合に本発明を適用できることも明らかであ
る。その他、本発明の技術的思想の範囲内で、エッチン
グ装置やプロセス条件は適宜変更が可能である。

【００７９】

【発明の効果】以上の説明から明らかなように、本発明
の半導体装置は、セルフアラインコンタクト底部と、サ
イドウォール下部の少なくとも一部にわたって延在する
遷移金属シリサイド層を有する構造であるので、ソース
・ドレイン領域のシート抵抗の低減が可能となる。

【００８０】また、本発明の半導体装置の製造方法によ
れば、セルフアラインコンタクトを開口すべき不純物拡
散層上に、予め遷移金属シリサイド層を形成しておくの
で、シリサイド化反応における結晶粒の凝集を防止で
き、平滑な表面の遷移金属シリサイド層が形成できる。
またセルフアラインコンタクト開口時のエッチングスト
ッパとしての機能を遷移金属シリサイド層が果たすの
で、浅い不純物拡散層がダメージを受けることがない。
このため、ソース・ドレイン領域のシート抵抗の低減と
ともに、接合リークの低減も可能となる。すなわち、微
細なデザインルールの半導体装置におけるセルフアライ
ンコンタクトを安定に形成でき、半導体装置の高速動
作、低電圧動作および低消費電力等の諸特性の向上に寄
与する。

【図面の簡単な説明】

【図１】参考例１の工程の前半を、その工程順に説明す
る概略断面図であり、（ａ）はＭＯＳＩＣの不純物拡散
層を形成した状態、（ｂ）は全面に遷移金属層を形成し
た状態、（ｃ）は熱処理により、不純物拡散層上に選択
的に遷移金属シリサイド層を形成した状態である。

【図２】参考例１の工程の後半を、その工程順に説明す
る概略断面図であり、（ｄ）はセルフアラインコンタク
トを開口した状態、（ｅ）はセルフアラインコンタクト
プラグを形成した状態、（ｆ）は第１層金属配線を形成
した状態である。

【図３】本発明を適用した実施例１を、その工程順に説
明する概略断面図であり、（ａ）は熱処理により、不純
物拡散層上に選択的に遷移金属シリサイド層を形成する
際にＬＤＤサイドウォール上に遷移金属シリサイド層の
這い上がり部が形成された状態、（ｂ）は遷移金属シリ
サイド層の這い上がり部を除去した状態、（ｃ）はセル
フアラインコンタクトプラグを開口した状態である。

【図４】参考例２および参考例３を、その工程順に説明
する概略断面図であり、（ａ）はゲート電極パターニン
グ後、ゲート電極側面に熱酸化膜または熱窒化膜を形成
した状態、（ｂ）は熱酸化膜または熱窒化膜をエッチバ
ックして不純物拡散層表面を露出した状態である。

【図５】本発明を適用した実施例２を、その工程順に説
明する概略断面図であり、（ａ）は多結晶シリコンから
なるセルフアラインコンタクトプラグ上にＣｏ層を形成
した状態、（ｂ）は熱処理により、セルフアラインコン
タクトプラグをＣｏＳｉ₂を主体とする材料に変換した
状態である。

【図６】従来のセルフアラインコンタクトを用いた半導
体装置の製造方法を、その工程順に説明する概略断面図
であり、（ａ）はゲート電極をパターニングした状態、
（ｂ）はセルフアラインコンタクトを開口した状態、
（ｃ）はセルフアラインコンタクトプラグを形成した状
態、（ｄ）は第１層金属配線を形成した状態である。

【符号の説明】

１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ オフセット酸化膜 ６ ＬＤＤサイドウォール ７ 不純物拡散層 ８ 遷移金属層 ９ 遷移金属シリサイド層 ９ａ 遷移金属シリサイド層の這い上がり部 １０ サイドウォール １１ セルフアラインコンタクト １２ セルフアラインコンタクトプラグ １３ 層間絶縁膜 １４ 密着層兼バリアメタル層 １５ Ｗプラグ １６ Ｔｉ層 １７ Ａｌ層 １８ 熱酸化膜または熱窒化膜 １９ Ｃｏ層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−172775（ＪＰ，Ａ) 特開 昭63−292679（ＪＰ，Ａ) 特開 昭63−12168（ＪＰ，Ａ) 特開 平３−16141（ＪＰ，Ａ) 特開 昭54−78681（ＪＰ，Ａ) 特開 平１−191449（ＪＰ，Ａ) 特開 平３−278576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 301 H01L 29/78 H01L 21/336

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ゲート電極が形成された半導体基板上に絶
   縁層を全面に形成する工程と、前記絶縁層をエッチバッ
   クして前記半導体基板に形成された不純物拡散層を露出
   すると共にゲート電極側面にサイドウォールを形成する
   工程と、自己整合的に接続孔を形成する工程とを具備す
   る半導体装置の製造方法であって、 前記絶縁層を全面に形成する工程の前に、 （Ａ）ゲート電極の側壁にＬＤＤサイドウォールを形成
   する工程と、 （Ｂ）前記半導体基板に形成された少なくとも不純物拡
   散層上に、遷移金属層を形成する工程と、 （Ｃ）熱処理を施し、前記不純物拡散層上に自己整合的
   に遷移金属シリサイド層を形成すると共に、ＬＤＤサイ
   ドウォールの側面に遷移金属シリサイドの這い上がり部
   が形成される工程と、 （Ｄ）前記不純物拡散層上以外の前記遷移金属層を除去
   する工程と、 （Ｅ）ＬＤＤサイドウォール及び遷移金属シリサイドの
   這い上がり部を除去する工程、を有し、 工程（Ｅ）の後、前記絶縁層を全面に形成することを特
   徴とする半導体装置の製造方法。
2. 【請求項２】ＬＤＤサイドウォールは、化学的気相成長
   法に基づく絶縁膜の堆積、および、該絶縁膜のエッチバ
   ックにより形成されることを特徴とする請求項１に記載
   の半導体装置の製造方法。