JPH09148571A

JPH09148571A - 半導体装置の製造方法

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Publication number: JPH09148571A
Application number: JP30491095A
Authority: JP
Inventors: Tetsuo Gocho; 哲雄牛膓
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-11-24
Filing date: 1995-11-24
Publication date: 1997-06-06
Anticipated expiration: 2015-11-24
Also published as: JP3435943B2

Abstract

(57)【要約】【課題】デバイス動作速度の低下を招くことなく、集
積度向上を図ることのできる半導体装置の製造方法の提
供が望まれている。【解決手段】シリコン基体２０の上にゲート酸化膜２
１、ゲート電極２２、オフセット酸化膜２３からなるゲ
ート部２４を形成し、ゲート部２４の側壁部にサイドウ
ォールスペーサ２６を形成し、シリコン基体２０に不純
物拡散層を形成し、ゲート部２４及びサイドウォールス
ペーサ２６を覆って層間絶縁膜２８を形成し、層間絶縁
膜２８に、サイドウォールスペーサ２６に接してあるい
はその近傍に、不純物拡散層に到達するコンタクトホー
ル３０をエッチングで形成する。層間絶縁膜２８を形成
するに先立ち、不純物拡散層あるいはその形成予定領域
とサイドウォールスペーサ２６の下側とを連続して覆っ
た状態に、コンタクトホール３０形成のためのエッチン
グに対するエッチングストッパとなる導電膜２７を形成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば高度に微細
化・集積化された半導体装置の製造方法に係り、特に、
微細集積化が進行したＤＲＡＭやＳＲＡＭ等のメモリー
素子や、ＡＳＩＣ等の集積半導体回路の製造に適用する
ことができる半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体デバイスの高集積化、微細
化に伴い、ゲート電極と拡散層（ソース／ドレイン）上
へのコンタクトホールとの距離もそれ以前に比べ格段に
縮小されつつある。そして、このような縮小化に伴い、
ＬＤＤ（Lightly Doped Drain）構造の場合では、コン
タクホール形成の際のフォトレジストパターンの合わせ
ずれを考慮すると、ゲート電極の側部に形成されるサイ
ドウォールスペーサにコンタクトホールが掛かってしま
うことが多くなっている。ところで、ゲート電極と拡散
層上のコンタクトとの間においてはその耐圧確保が重要
であることから、ゲート電極と前記コンタクトとの間に
十分な厚さの絶縁膜を残す必要がある。しかし、前述し
たようにコンタクトホールがサイドウォールスペーサに
掛かってしまうと、前記の耐圧確保が困難になってしま
う。

【０００３】このような背景から、ＳｉＯ₂とエッチン
グ選択比がとれるＳｉ₃Ｎ₄をＬＤＤサイドウォールス
ペーサに用い、ＬＤＤサイドウォールスペーサの膜厚で
耐圧を確保する構造が提案されている。このような構造
を形成するには、例えば図４（ａ）〜（ｄ）に示す方法
が採られる。すなわち、まず、図４（ａ）に示すように
シリコン基板１上に従来公知の手法によってゲート酸化
膜２、ポリシリコンとタングステンシリサイドとからな
るポリサイド構造のゲート電極３、オフセット酸化膜４
を形成し、さらにこれらの側部にＳｉ₃Ｍ₄からなるサ
イドウォールスペーサ５を形成するとともに、イオン注
入等によってソース／ドレイン領域（図示略）を形成す
る。次に、図４（ｂ）に示すようにこれらを覆ってシリ
コン基板１上にＢＰＳＧ（ホウ素リンシリケートガラ
ス）等からなる層間絶縁膜６を堆積形成し、さらにその
上にフォトレジスト層７を形成した後これをパターニン
グする。このとき、前述したように微細化・高集積化、
およびフォトレジストパターンの合わせずれにより、図
４（ｂ）に示したように該フォトレジストの開口パター
ン７ａがサイドウォールスペーサ５の上にかかった状態
に形成されることがある。

【０００４】そして、図４（ｃ）に示すようにパターン
ニグしたフォトレジスト層７をマスクにして層間絶縁膜
６をエッチングし、コンタクトホール８を形成する。す
ると、本来Ｓｉ₃Ｎ₄はＳｉＯ₂に対してエッチング選
択比がとれるはずであるものの、サイドウォールスペー
サ５形成の際のＲＩＥ（反応性イオンエッチング）によ
るダメージや、このＲＩＥに先立ってＳｉ₃Ｎ₄膜をＬ
ＰＣＶＤ法等で形成した際、ゲート酸化膜２、ゲート電
極３、オフセット酸化膜４からなるゲート部の側壁部に
堆積した部分の膜質が疎になることなどにより、十分な
選択比が得られず、これによってコンタクトホール８
は、図４（ｃ）に示したようにサイドウォールスペーサ
５の外側を削った状態に形成されたものとなる。その
後、図４（ｄ）に示すようにこのコンタクトホール８内
にタングステンからなるコンタクト９を埋め込み、さら
にこれに接続するアルミ配線１０を形成する。

【０００５】

【発明が解決しようとする課題】しかしながら、図４
（ｄ）に示した構造にあっては、サイドウォールスペー
サ５をＳｉ₃Ｎ₄によって形成したにもかかわらず、結
果的には層間絶縁膜（ＳｉＯ₂）６との間で十分な選択
比がとれずにコンタクホール８がサイドウォールスペー
サ５を削った状態に形成されてしまうことから、ゲート
電極３と拡散層（ソース／ドレイン）上のコンタクト９
との間の絶縁膜（サイドウォールスペーサ５）の厚さが
薄くなってしまい、やはり耐圧が確保できなくなってし
まう。

【０００６】また、例えサイドウォールスペーサ５と層
間絶縁膜６との間で十分に高い選択比を得ることがで
き、したがって図５に示すようにサイドウォールスペー
サ５が削られることなくコンタクトホール１１が形成さ
れたとしても、実際のコンタクト１２と拡散層（ソース
／ドレイン）との接触面積はフォトレジストで開口され
たＡより小さいＢとなるため、コンタクト抵抗が増大し
てデバイス動作速度の低下を招いてしまう。

【０００７】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、デバイス動作速度の低下
を招くことなく、集積度向上を図ることのできる半導体
装置の製造方法を提供することにある。

【０００８】

【課題を解決するための手段】本発明の半導体装置の製
造方法では、シリコン基体の上にゲート酸化膜、ゲート
電極、オフセット酸化膜からなるゲート部を形成する工
程と、前記ゲート部の側壁部にサイドウォールスペーサ
を形成する工程と、シリコン基体表層部に不純物拡散層
を形成する工程と、前記ゲート部およびサイドウォール
スペーサを覆ってシリコン基体上に層間絶縁膜を形成す
る工程と、前記層間絶縁膜に、前記サイドウォールスペ
ーサに接してあるいはこれの近傍に位置するようにし
て、前記不純物拡散層に到達するコンタクトホールをエ
ッチングにより形成する工程とを備え、前記層間絶縁膜
を形成するに先立ち、前記不純物拡散層あるいはその形
成予定領域とサイドウォールスペーサの少なくとも下側
とを覆って、前記コンタクトホール形成のためのエッチ
ングに対するエッチングストッパとなる導電膜を形成す
る工程を有したことを前記課題の解決手段とした。

【０００９】この半導体装置の製造方法によれば、層間
絶縁膜を形成するに先立ち、コンタクトホール形成のた
めのエッチングに対するエッチングストッパとなる導電
膜を形成するので、コンタクトホール形成に際して、例
えフォトレジストの開口パターンがサイドウォールスペ
ーサの上にかかった状態に形成されても、少なくともサ
イドウォールスペーサの下側を削ることなく層間絶縁膜
をエッチングすることが可能になり、したがってコンタ
クトホールとゲート部との間の距離が十分に確保され
る。

【００１０】また、導電膜を、不純物拡散層とサイドウ
ォールスペーサの少なくとも下側とのみを覆って形成し
ているので、ゲート部を挟んで配設された不純物拡散層
どうしがショートすることがなく、さらに、不純物拡散
層とサイドウォールスペーサの少なくとも下側とを連続
して覆った状態に導電膜を形成するので、コンタクトホ
ールがサイドウォールスペーサに掛かってしまい不純物
拡散層上に到達した開口部の面積が小さくなってしまっ
ても、サイドウォールスペーサ上の導電膜が不純物拡散
層上にまで連続しているので、コンタクホール内に埋設
されるコンタクトの抵抗の増大が抑制される。

【００１１】

【発明の実施の形態】以下、本発明の半導体装置の製造
方法を、その実施の形態によって詳しく説明する。（第１実施形態例）本発明における半導体装置の製造方
法の第１実施形態例として、導電膜をシリサイドによっ
て形成するとともに、該シリサイドをサイドウォールス
ペーサ上にて這い上がりが生ずる条件でサリサイド法に
よって形成する場合について説明する。まず、図１
（ａ）に示すように、従来と同様にしてシリコン基板
（シリコン基体）２０上にゲート酸化膜２１、ポリシリ
コンとタングステンシリサイドとからなるポリサイド構
造のゲート電極２２、ＣＶＤ法によるＳｉＯ₂からなる
オフセット酸化膜２３を形成し、これによってゲート部
２４を形成する。具体的には、シリコン基板２０にゲー
ト酸化膜２１形成用の膜（図示略）、ゲート電極２２用
のＷＳｉ_x／ポリシリコンからなるポリサイド膜（図示
略）を形成し、さらにその上にオフセット酸化膜２３と
してＣＶＤ法によりＳｉＯ₂膜（図示略）を形成する。
そして、このＳｉＯ₂膜を、フォトレジストパターンを
マスクとしたドライエッチングによって所望するゲート
部形状とし、さらに残ったフォトレジストパターンを除
去した後、エッチング後のＳｉＯ₂膜（オフセット酸化
膜２３）をマスクとして再度エッチングを行い、ポリサ
イド膜、ゲート酸化膜２１形成用の膜を順次加工してゲ
ート酸化膜２１、ゲート電極２２、オフセット酸化膜２
３からなるゲート部２４を得る。

【００１２】次に、ＬＰＣＶＤ法により、図１（ｂ）に
示すようにゲート部２４を覆ってサイドウォールスペー
サ用のＳｉ₃Ｎ₄膜２５を形成する。ここでの成膜条件
としては、例えば以下の条件が採用される。装置；ＬＰＣＶＤガス；ＳｉＨ₂Ｃｌ₂＝５０sccm、ＮＨ₃＝２００scc
m、Ｎ₂＝２０００sccm 圧力；７０Ｐａ温度；７６０℃ なお、サイドウォールスペーサ用の膜としてＳｉ₃Ｎ₄
からなる膜を選択形成したが、他に例えば、ＳｉＯ₂か
らなる膜を形成してもよく、その場合には、ＳｉＯ₂膜
をＣＶＤ法によって形成すればよい。

【００１３】そして、形成したＳｉ₃Ｎ₄膜２５をエッ
チバックし、図１（ｃ）に示すようにゲート部２４の側
壁部にサイドウォールスペーサ２６を形成する。ここで
のエッチング処理条件としては、例えば以下の条件が採
用される。装置；枚葉式マグネトロンＲＩＥガス；ＣＨＦ₃＝１０sccm、ＣＯ＝９０sccm 圧力；２．７ＰａＲＦパワー；１４００Ｗサセプタ温度；２０℃

【００１４】次いで、スパッタ法によりゲート部２４、
サイドウォールスペーサ２６を覆ってシリコン基板２０
上にチタン（Ｔｉ）を３０〜４０ｎｍ程度に成膜し、さ
らに該チタンを、サリサイド法によってシリサイド化す
る。このシリサイド化の条件としては、前記サイドウォ
ールスペーサ２６上にシリサイドの這い上がりが生ずる
ようにして行うのが好ましく、具体的には、８００℃以
上で３０秒間以上の熱アニール処理を、Ｎ₂雰囲気ある
いは周期律表第０族の不活性ガス元素からなる雰囲気に
て行うといった条件が採用される。ここで、より這い上
がりを良好にするためには、熱アニール処理の雰囲気を
Ｎ₂雰囲気でなく周期律表第０族の不活性ガス元素から
なる雰囲気、例えばＡｒ雰囲気とするのがよい。このよ
うにＮ₂雰囲気でなくＡｒ等の不活性元素からなる雰囲
気で熱アニール処理を行うと、窒素（Ｎ₂）は一部のチ
タンと反応して安定なチタンナイトライドを生じ、これ
によって多少の這い上がり抑制効果を奏してしまうもの
の、Ａｒ等の場合には全く這い上がり抑制効果がないた
め、シリサイド化がより起こり易くなり、這い上がりが
一層良好となるからである。

【００１５】なお、本実施形態例では、Ｎ₂雰囲気にて
８００℃で３０秒の熱アニール処理を行い、成膜したチ
タンのシリサイド化を行う。このようにしてチタンのシ
リサイド化を行うと、シリコン基板２０表面において
は、シリコン基板２０中のＳｉとチタンとが反応してチ
タンシリサイドが形成される。また、サイドウォールス
ペーサ２６上においては、シリコン基板２０からチタン
または形成されたチタンシリサイドを通ってＳｉが供給
され、さらにはシリコン基板２０表面に形成されたチタ
ンシリサイドが成長することにより、特にその下側（シ
リコン基板２０側）でシリサイド化が進行し、やはりチ
タンシリサイドが形成される。

【００１６】そして、このようなシリサイド化を行った
後、未反応のチタンをアンモニア過水で除去し、図１
（ｄ）に示すようにサイドウォールスペーサ２６および
シリコン基板２０表面にチタンシリサイド膜２７のみを
残す。なお、シリコン基板２０表面に形成されたチタン
シリサイド膜２７のうち、特にサイドウォールスペーサ
２６の横側に形成された部分は、後述するように不純物
拡散層の形成予定領域の上に形成配置されたものとなっ
ている。このようにして形成されたチタンシリサイド膜
２７は、本発明における導電膜となるものであり、か
つ、後述するようにコンタクトホール形成の際のエッチ
ングストッパとして機能するものである。

【００１７】次いで、ゲート部２４、サイドウォールス
ペーサ２６をマスクとして、シリコン基板２０の表層部
に不純物のイオン注入を行い、さらに活性化アニール処
理を行うことによって不純物拡散層（図示略）、すなわ
ちソース／ドレインを形成する。ここで、不純物拡散層
としてｎ拡散層を形成する場合には、例えばＡｓ⁺をイ
オン注入すればよく、またｐ型拡散層を形成する場合に
は、例えばＢＦ²⁺をイオン注入すればよい。また、活性
化アニール処理としては、例えば１０００℃で１０秒程
度加熱するＲＴＡ（Rapid Thermal Annealing ）を行
う。

【００１８】次いで、ゲート部２４、チタンシリサイド
２７を覆ってシリコン基板２０上にＢＰＳＧ（ホウ素リ
ンシリケートガラス）からなる層間絶縁膜２８をＣＶＤ
法によって７００ｎｍ程度の厚さに形成し、さらにこの
上にフォトレジスト層を形成してこれをコンタクトホー
ル形成用にパターニングする。ここで、層間絶縁膜２８
の成膜条件としては、例えば以下の条件が採用される。ガス；ＴＥＯＳ＝５０sccm、ＴＭＰ＝１５sccm、ＴＭＢ
＝１５sccm、Ｏ₃＝１ｇ／ｍｉｎ圧力；常圧温度；５２０℃

【００１９】また、フォトレジスト層の、コンタクホー
ル形成用のパターニングについては、得られるコンタク
トホールが前記サイドウォールスペーサ２６に接するよ
うに、すなわち該コンタクトホールがサイドウォールス
ペーサ２６の外側に掛かるようにフォトレジスト層を開
口するパターニングを行う。そして、図１（ｅ）に示す
ように形成したフォトレジストパターン２９をマスクに
して層間絶縁膜２８をエッチングすることにより、前記
チタンシリサイド膜２７を介してシリコン基板２０表層
部に形成した前記不純物拡散層（図示略）に到達するコ
ンタクトホール３０を形成する。ここで、コンタクトホ
ール３０形成のためのエッチング処理条件としては、例
えば以下の条件が採用される。装置；枚葉式マグネトロンＲＩＥガス；Ｃ₄Ｆ₈＝８sccm、ＣＯ＝６０sccm、Ａｒ＝２０
０sccm 圧力；５．３ＰａＲＦパワー；１６００Ｗサセプタ温度；３０℃ なお、このような条件でエッチングを行うと、チタンシ
リサイド膜２７に対するエッチング選択比が２０以上と
なり、前述したように該チタンシリサイド膜２７がエッ
チングストッパとして機能するようになる。

【００２０】その後、従来と同様にして図１（ｆ）に示
すようにコンタクトホール３０内にタングステンからな
るコンタクト３１を埋め込み、さらにさらにこれに接続
するアルミ配線３２を形成する。ここで、コンタクト３
１の形成については、例えば以下のような手順および条
件が採用される。まず、スパッタ法によりチタンを以下
の条件で成膜する。ガス；Ａｒ＝１００sccm 圧力；０．４ＰａＤＣ電力；５ｋＷ基板加熱温度；１５０℃ 次に、スパッタ法により密着層となるＴｉＮを以下の条
件で成膜する。ガス；Ａｒ／Ｎ₂＝３０／８０sccm 圧力；０．４ＰａＤＣ電力；５ｋＷ基板加熱温度；１５０℃

【００２１】次に、成膜したＴｉＮを以下の条件でアニ
ール処理する。ガス；Ｎ₂１００％温度；４５０℃ 時間；３０ｍｉｎ次に、タングステン（Ｗ）を以下の条件で成膜する。ガス；ＷＦ₆／Ｈ₂／Ａｒ＝７５／５００／２８００sc
cm 圧力；１０６４０Ｐａ温度；４５０℃

【００２２】次に、ブランケットタングステンエッチバ
ックを以下の条件で行う。Ｗブランケットエッチガス；ＳＦ₆／Ａｒ／Ｈｅ＝１４０／１１０／２５sccm 圧力；３２．０ＰａＲＦ電力；６２５ＷＷオーバーエッチガス；ＳＦ₆／Ａｒ／Ｈｅ＝８０／４０／２５sccm 圧力；２２．０ＰａＲＦ電力；２５０ＷＴｉＮケミカルエッチガス；Ｃｌ₂／Ａｒ／Ｈｅ＝３０／３０／１０sccm 圧力；２．５ＰａＲＦ電力；３５０Ｗ磁場２×１０^-3ＴＴｉＮスパッタエッチガス；Ｃｌ₂／Ａｒ／Ｈｅ＝１０／３００／１０sccm 圧力；５．５ＰａＲＦ電力；６００Ｗ

【００２３】また、アルミ配線３２の形成については、
例えば以下のような手順および条件が採用される。ま
ず、アルミ配線３２の材料として１％のシリコンを含有
するアルミニウムを、スパッタ法によって以下の条件で
成膜する。ガス；Ａｒ＝１００sccm 圧力；０．４ＰａＤＣ電力；５ｋＷ基板加熱温度；１５０℃ 次に、形成したアルミニウム膜の上にフォトレジスト層
（図示略）を形成し、さらにこれをパターニングした
後、このフォトレジストパターンをマスクにして前記ア
ルミニウム膜を以下の条件でエッチングする。装置；並行平板枚葉プラズマエッチャーガス；ＢＣｌ₃／Ｃｌ₂＝６０／９０sccm 圧力；２ＰａＲＦ電力；１２００Ｗ

【００２４】このような半導体装置の製造方法にあって
は、層間絶縁膜２８を形成するに先立ち、コンタクトホ
ール３０形成のためのエッチングに対するエッチングス
トッパとして機能するチタンシリサイド膜２７を形成す
るので、コンタクトホール３０の形成に際して、フォト
レジストパターン２９の開口部がサイドウォールスペー
サ２６の直上にかかった状態に形成されていても、少な
くともサイドウォールスペーサ２６の下側を削ることな
く層間絶縁膜２８をエッチングすることができ、したが
ってコンタクトホール３０とゲート部２４との間の距離
を十分に確保することができる。

【００２５】また、チタンシリサイド膜２７を、ゲート
部２４を覆うことなく不純物拡散層およびサイドウォー
ルスペーサ２６を覆って形成しているので、ゲート部２
４を挟んで配設された不純物拡散層（図示略）どうしが
ショートすることがない。さらに、チタンシリサイド膜
２７を、不純物拡散層とサイドウォールスペーサ２６と
を連続して覆った状態に形成するので、コンタクトホー
ル３０がサイドウォールスペーサ２６に掛かってしまい
不純物拡散層上に到達した開口部の面積が小さくなって
しまっても、サイドウォールスペーサ２６上のチタンシ
リサイド膜２７が不純物拡散層上にまで連続しているの
で、コンタクホール３０内に埋設されるタングステンプ
ラグ（コンタクト）３１の抵抗の増大を抑制し、これに
よりデバイス動作速度の低下を防止することができる。

【００２６】（第２実施形態例）本発明における半導体
装置の製造方法の第２実施形態例として、導電膜をシリ
サイドによって形成するとともに、該シリサイドを這い
上がりが生ずる条件でサリサイド法によって形成するに
際し、シリサイドを形成した領域にシリコンのイオン注
入を行う場合について説明する。まず、前記第１実施形
態例と同様にして、図２（ａ）に示すようにゲート酸化
膜２１、ゲート電極２２、オフセット酸化膜２３からな
るゲート部２４と、サイドウォールスペーサ２６とをシ
リコン基板２０上に形成する。

【００２７】次に、ゲート部２４およびサイドウォール
スペーサ２６を覆ってシリコン基板２０上にフォトレジ
スト層を形成し、さらにこれがサイドウォールスペーサ
２６および後述する不純物拡散層の形成予定領域、すな
わちサイドウォールスペーサ２６とその横方部分のみが
露出するようにパターニングし、図２（ｂ）に示すよう
にフォトレジストパターン３３を形成する。そして、こ
のフォトレジストパターン３３の上からシリコンのイオ
ン注入を例えば以下の条件で行う。加速エネルギー；３０ｋｅＶ、ドーズ量；５×１０¹⁵／ｃｍ² このようにしてシリコンをイオン注入すると、不純物拡
散層ではもちろん、サイドウォールスペーサ２６におい
ても後述するシリサイド化反応が起こり易くなる。

【００２８】次いで、フォトレジストパターン３３を除
去し、以下、前記第１実施形態例と同様にして、チタン
の成膜、熱アニール処理、さらに未反応のチタンを除去
し、図２（ｃ）に示すようにチタンシリサイド膜３４を
形成する。このとき、前述したようにサイドウォールス
ペーサ２６にシリコンのイオン注入を行っているので、
注入されたシリコンイオンがシリサイド化反応の際の核
となり、サイドウォールスペーサ２６がＳｉ₃Ｎ₄から
形成されているにもかかわらず、チタン膜の熱アニール
処理によるシリサイド化反応が起こり易くなっている。
したがって、サイドウォールスペーサ２６上にチタンシ
リサイド膜３４が確実に形成される。そして、前記第１
実施形態例と同様にして不純物拡散層（図示略）を形成
し、さらに図２（ｄ）に示すように層間絶縁膜２８にコ
ンタクトホール３０を形成し、続いて図２（ｅ）に示す
ようにコンタクト３１およびアルミ配線３２を形成す
る。

【００２９】このような半導体装置の製造方法にあって
は、シリコンのイオン注入を行うことによってチタンの
シリサイド化反応を起こり易くしたことから、サイドウ
ォールスペーサ２６上にチタンシリサイド膜３４を確実
に形成することができ、これによりコンタクトホール３
０とゲート部２４との間の距離をより十分に確保するこ
とができるとともに、コンタクホール３０内に埋設され
るコンタクト３１の抵抗の増大をより確実に抑制し、こ
れによりデバイス動作速度の低下をより確実に防止する
ことができる。

【００３０】（第３実施形態例）本発明における半導体
装置の製造方法の第３実施形態例として、導電膜をシリ
コン基板２０上の全面に形成した後、フォトレジストの
パターニングとドライエッチングとによって該導電膜を
不純物拡散層およびサイドウォールスペーサ２６の上に
のみ残す場合について説明する。まず、前記第１実施形
態例と同様にして、図３（ａ）に示すようにゲート酸化
膜２１、ゲート電極２２、オフセット酸化膜２３からな
るゲート部２４と、サイドウォールスペーサ２６とをシ
リコン基板２０上に形成する。

【００３１】次に、導電膜の材料として、例えばタング
ステンシリサイドを以下の条件にて成膜し、図３（ｂ）
に示すようにゲート部２４、サイドウォールスペーサ２
６を覆ってタングステンシリサイド膜３５を形成する。装置；ＬＰＣＶＤガス；ＷＦ₆／ＳｉＨ₄／Ｈｅ＝１０／１０００／３６
０sccm 圧力；２７Ｐａ基板温度；３６０℃

【００３２】次いで、タングステンシリサイド膜３５上
にフォトレジスト層を形成し、さらにこのフォトレジス
ト層を、サイドウォールスペーサ２６、および後述する
不純物拡散層の形成予定領域（サイドウォールスペーサ
２６の横方部分）のみを覆うようにして、すなわち図３
（ｃ）に示すようにオフセット酸化膜２３の直上部を上
方に臨ませた状態にパターニングして、フォトレジスト
パターン３６を形成する。そして、このフォトレジスト
パターン３６をマスクにして以下の条件でタングステン
シリサイド膜３５をエッチングし、図３（ｄ）に示すよ
うに導電膜３７を形成する。装置；マイクロ波エッチャーガス；Ｃ₂Ｃｌ₃Ｆ₃／ＳＦ₆＝６５／５sccm 圧力；２Ｐａマイクロ波；７００ＷＲＦパワー；１００Ｗそして、前記第１実施形態例と同様にして不純物拡散層
（図示略）を形成し、さらに図３（ｅ）に示すように層
間絶縁膜２８にコンタクトホール３０を形成し、続いて
図３（ｆ）に示すようにコンタクト３１およびアルミ配
線３２を形成する。

【００３３】このような半導体装置の製造方法にあって
も、コンタクトホール３０形成のためのエッチングに対
するエッチングストッパとして機能する導電膜３７を形
成するので、コンタクトホール３０とゲート部２４との
間の距離を十分に確保することができる。また、導電膜
３７を、ゲート部２４を覆うことなく不純物拡散層およ
びサイドウォールスペーサ２６を覆って形成しているの
で、ゲート部２４を挟んで配設された不純物拡散層（図
示略）どうしがショートすることがなく、さらに、導電
膜３７を、不純物拡散層とサイドウォールスペーサ２６
とを連続して覆った状態に形成するので、コンタクホー
ル３０内に埋設されるタングステンプラグ（コンタク
ト）３１の抵抗の増大を抑制し、これによりデバイス動
作速度の低下を防止することができる。

【００３４】なお、前記実施形態例では、本発明のおけ
る導電膜の材料としてチタンシリサイド、タングステン
シリサイドを採用したが、シリサイドとしてはこれ以外
の金属シリサイド、例えばニッケルシリサイドやコバル
トシリサイドなど各種のものを用いることができる。ま
た、特に第３実施形態例のごとく導電膜材料を成膜した
後、ゲート部上の膜をエッチング除去する方法では、シ
リサイド以外の導電性材料、すなわち相関絶縁膜との間
で十分な選択比がとれる導電材料であれば使用可能であ
り、具体的には、タングステンやチタン、アルミニウ
ム、銅等の金属や、不純物をドーピングしてなるポリシ
リコン、チタンナイトライドなどが使用可能である。

【００３５】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、層間絶縁膜を形成するに先立ち、コンタ
クトホール形成のためのエッチングに対するエッチング
ストッパとなる導電膜を形成する方法であるから、コン
タクトホール形成に際して、例えフォトレジストの開口
パターンがサイドウォールスペーサの上にかかった状態
に形成されても、少なくともサイドウォールスペーサの
下側を削ることなく層間絶縁膜をエッチングすることが
でき、これによりコンタクトホールとゲート部との間の
距離を十分に確保してコンタクトとゲート部との間の耐
圧を確保することができ、したがって半導体装置の集積
度向上を図ることができる。また、導電膜を、不純物拡
散層とサイドウォールスペーサの少なくとも下側とのみ
を覆って形成しているので、ゲート部を挟んで配設され
た不純物拡散層どうしがショートすることがなく、さら
に、不純物拡散層とサイドウォールスペーサの少なくと
も下側とを連続して覆った状態に導電膜を形成するの
で、コンタクトホールがサイドウォールスペーサに掛か
ってしまい不純物拡散層上に到達した開口部の面積が小
さくなってしまっても、サイドウォールスペーサ上の導
電膜が不純物拡散層上にまで連続しているので、コンタ
クホール内に埋設されるコンタクトの抵抗の増大を抑制
することができ、これによってデバイス動作速度の低下
を防止することができる。特に、導電膜としてのシリサ
イドを這い上がりが生ずる条件でサリサイド法にて形成
する場合には、フォトレジストのパターニング工程を行
うことなくシリサイドを拡散層上とサイドウォールスペ
ーサ上とにのみ形成することができる。以上のことから
本発明によれば、ＤＲＡＭ、ＳＲＡＭ、ＡＳＩＣ等の半
導体装置において集積度向上と高速動作とを両立させる
ことができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｆ）は、本発明における半導体装置
の製造方法の第１実施形態例の工程を説明するための要
部側断面図である。

【図２】（ａ）〜（ｅ）は、本発明における半導体装置
の製造方法の第２実施形態例の工程を説明するための要
部側断面図である。

【図３】（ａ）〜（ｆ）は、本発明における半導体装置
の製造方法の第３実施形態例の工程を説明するための要
部側断面図である。

【図４】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法の工程を説明するための要部側断面図である。

【図５】従来の課題を説明するための、半導体装置の要
部側断面図である。

【符号の説明】

２０シリコン基板（シリコン基体）２１ゲート酸化膜２２ゲート電極２３オフセット酸化膜２４ゲート部２５Ｓｉ₃Ｎ₄膜２６サイドウォールスペーサ２７チタンシリサイド膜２８相関絶縁膜２９フォトレジストパターン３０コンタクトホール３３フォトレジストパターン３４チタンシリサイド膜３５タングステンシリサイド膜３６フォトレジストパターン３７導電膜

Claims

【特許請求の範囲】

【請求項１】シリコン基体の上にゲート酸化膜、ゲー
ト電極、オフセット酸化膜からなるゲート部を形成する
工程と、前記ゲート部の側壁部にサイドウォールスペーサを形成
する工程と、シリコン基体表層部に不純物拡散層を形成する工程と、前記ゲート部およびサイドウォールスペーサを覆ってシ
リコン基体上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記サイドウォールスペーサに接し
てあるいはこれの近傍に位置するようにして、前記不純
物拡散層に到達するコンタクトホールをエッチングによ
り形成する工程と、を備えた半導体装置の製造方法にお
いて、前記層間絶縁膜を形成するに先立ち、前記不純物拡散層
あるいはその形成予定領域とサイドウォールスペーサの
少なくとも下側とを連続して覆った状態に、前記コンタ
クトホール形成のためのエッチングに対するエッチング
ストッパとなる導電膜を形成する工程を有したことを特
徴とする半導体装置の製造方法。
【請求項２】前記導電膜がシリサイドからなることを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】前記導電膜がシリサイドからなり、該シ
リサイドをセルフアラインで形成することを特徴とする
請求項１記載の半導体装置の製造方法。
【請求項４】前記導電膜がシリサイドからなり、この
シリサイドをサリサイド法で形成し、かつこのサリサイ
ド法を、前記サイドウォールスペーサ上にシリサイドの
這い上がりが生ずる条件で行うことを特徴とする請求項
１記載の半導体装置の製造方法。
【請求項５】前記導電膜がシリサイドからなり、該シ
リサイドをサリサイド法で形成するとともに、このサリ
サイド法によるシリサイドの形成に先立ち、前記不純物
拡散層とサイドウォールスペーサとにシリコンをイオン
注入しておくことを特徴とする請求項１記載の半導体装
置の製造方法。
【請求項６】前記エッチングストッパとなる導電膜を
形成する工程が、該導電膜となる膜を前記ゲート部、サ
イドウォールスペーサを覆ってシリコン基体上に形成
し、その後、フォトレジストパターンを用いたドライエ
ッチングにより、少なくともゲート部上から該膜を除去
することによってなされることを特徴とする請求項１記
載の半導体装置の製造方法。