JP3593804B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、更に詳細には、凸部状の層構造上に膜剥がれのない薄膜を備えた積層構造を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、ＭＯＳトランジスタにおけるゲート配線幅は縮小化し、拡散層はシャロー化している。そのため、ゲート配線の電気抵抗及びソース／ドレイン領域（以下、Ｓ／Ｄ領域と言う）のシート抵抗が増大し、素子の応答速度が遅くなるという問題が発生している。
ここで、ゲート遅延時間をτｐｄとすると、動作周波数ｆは、１／τｐｄの関数関係にあるので、ゲート遅延時間τｐｄが増大すると、動作周波数ｆの高周波数化が難しくなる。これは、マイクロプロセッサ、特に、高速動作が要求されるＭＰＵ等の性能向上を図る上で、極めて大きな障害となっている。
【０００３】
そこで、従来は、配線抵抗を小さくするために、スパッタ法又はＣＶＤ法で形成した、抵抗の小さいＷＳｉ膜等のシリサイド膜をゲート配線として使用している。
現行のＭＯＳトランジスタ形成プロセスでは、ＷＳｉ等のシリサイド膜は、以下の工程を経て形成されている。
（１）素子分離領域をＬＯＣＯＳ膜等により形成し、ゲート酸化を施してゲート酸化膜を成膜し、ゲート配線のためのＷＳｉ膜／ポリＳｉ膜を全面に成膜する工程
（２）オフセット酸化膜用のＬＰ−ＴＥＯＳ膜を成膜する工程
（３）ゲートパターニングを行い、ＬＤＤインプランテーションを施す工程
（４）ＬＤＤサイドウォール用のＬＰ−ＴＥＯＳ膜を成膜し、全面エッチバックを行って、ＬＤＤサイドウォールを形成し、次いでＳ／Ｄインプランテーション及び活性化熱処理を施す工程
（５）基板全面にＴｉ膜を成膜し、２段階熱処理でＳ／Ｄ領域上にＴｉサリサイドを形成する工程。
以上の工程を経て形成されたＭＯＳトランジスタは、ゲート電極上にはＷポリサイド構造を及びソース／ドレイン領域上にはＴｉサリサイド構造をそれぞれ有する。
【０００４】
【発明が解決しようとする課題】
しかし、上述の工程を経てゲート電極等の凸部領域上に形成されたＷＳｉ膜には、剥がれが広い形成領域にわたりしばしば発生し、導通不良等の問題を発生させ、結果として、ＭＯＳＦＥＴの製品歩留りを著しく低下させる原因になっている。しかも、このＷＳｉ膜の剥がれ現象は、ＷＳｉ膜形成領域内でランダムに発生する傾向があり、その剥がれメカニズムが、十分解明されていないので、その対策を講ずることができないのが、現状である。
【０００５】
そこで、本発明の目的は、凸部状の層構造上に薄膜を成膜する際、その薄膜の剥がれ現象が生じない積層構造を備えた半導体装置及びその半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明者は、微細ＭＯＳＦＥＴのゲート電極として形成されたＷＳｉ膜を例にして、その剥がれ発生メカニズムを研究し、以下の知見を得た。
先ず、第１の剥がれ発生メカニズムを説明する。ゲート電極上に形成するＷＳｉ膜は、１０１０ｐａ以上の強いテンシルストレスを有している。そのため、ＷＳｉ膜上に成膜したＣＶＤ絶縁膜は、ＷＳｉ膜のストレスをＷＳｉ膜内に閉じこめた状態で形成される。このストレスの存在のために、ＷＳｉ膜の剥がれが発生する。しかも、ＣＶＤ絶縁膜の成膜時には、ＣＶＤ絶縁膜に数百度の温度変化が発生して、ＷＳｉ膜の熱ストレスも変化するので、この熱ストレス変化により、更なる力がＣＶＤ絶縁膜に対して加わるので、ＷＳｉ膜の剥がれが助長される。
パターニングしたＷＳｉ膜の微少形成領域では、これらのストレスは、全体の体積に加わるストレスが比較的小さいので、ＷＳｉ膜の剥がれは発生し難いものの、特に、比較的大面積部のＷＳｉ膜では、多大なストレスが蓄積されるので、ＷＳｉ膜の剥がれ発生が著しい。
従って、このメカニズムによる剥がれを防止するためには、下地のＷＳｉ膜のストレスと反発しないようなストレス状態を選択して、ＷＳｉ膜上に形成する絶縁膜を成膜することが重要になる。
【０００７】
上記の第１のメカニズムでは、微少領域の剥がれは発生し難いが、現実には、微少領域でもＷＳｉ部で剥がれが発生している。そこで、微小領域で発生するＷＳｉ膜の剥がれメカニズムを次に説明する。
ここでは、ＷＳｉ膜上に直接、オフセット酸化膜用のＬＰ−ＴＥＯＳ膜が接している例を挙げて説明する。ＷＳｉ膜上に直接ＬＰ−ＴＥＯＳ膜が成膜されている構造の場合、その構造は、その形成後に
（１）先ず、ＬＤＤサイドウォール用のＬＰ−ＴＥＯＳ膜成膜時の７００℃程度の温度、
（２）次いで、Ｓ／Ｄ領域形成のためのイオンインプランテーションの際、イオン・ドーセージのチャネリングを防止するために、イオンインプランテーションの前に実施する熱処理時の８００℃程度の温度、
（３）次いで、Ｓ／Ｄ領域インプランテーションの活性化熱処理に伴う１０００℃程度の温度
の３段階の熱履歴を経る。
【０００８】
これらの熱履歴により、ＷＳｉ膜上のＬＰ−ＴＥＯＳ膜から、以下のようにして、脱ガスが発生する。
この過程で、脱ガスしたガスとＬＰ−ＴＥＯＳ膜の下のＷＳｉとが反応して、例えば以下の反応が進行する。
ａＷＳｉ２ ＋ｂＨ２ Ｏ → ｃＷＯ＋ｄＳｉＯ２ ＋・・・
特に、８００℃程度では、ＷＯが昇華する。
【０００９】
その結果、ＷＳｉ膜上のＬＰ−ＴＥＯＳ膜及びＷＳｉ膜の剥がれが発生する。これは、ＷＳｉ膜及びＬＰ−ＴＥＯＳ膜自体の劣化のみならず、剥がれた膜は、多量のパーティクルとなって、ＭＯＳＦＥＴ上に付着し、ＭＯＳＦＥＴの性能低下を招く原因になる。
このメカニズムによる剥がれは、特に、微細ゲートパターンで顕著に発生する。例えば、２μｍ幅の大パターンでは、パターン内のある一部分に、例えば０．２μｍの膨らみが発生しても、ＬＰ−ＴＥＯＳ膜は下地ＷＳｉの他の部分で繋がっているので、剥がれ迄は至らない。しかし、例えば０．３μｍ幅の微細パターンでは、０．２μｍの膨らみでも、ＬＰ−ＴＥＯＳ膜の剥がれが発生する。
このメカニズムによる剥がれ発生は、ＬＰ−ＴＥＯＳ膜からの脱ガスが原因であり、更には、脱ガス種が下地ＷＳｉと反応することが問題である。従って、このメカニズムによる剥がれを防止するには、ＬＰ−ＴＥＯＳ膜からの脱ガスを防止し、更に脱ガス種と下地ＷＳｉとの反応を防止することが必要である。
【００１０】
以上の研究では、ＷＳｉ膜及びＬＰ−ＴＥＯＳ膜を例に挙げて薄膜の剥がれ発生メカニズムを説明したが、凸部状の層構造上の薄膜の剥がれのメカニズムは、ＷＳｉ膜とＬＰ−ＴＥＯＳ膜との組み合わせに限られることはなく、殆どの凸部状の層構造上の薄膜に適用できると考えられる。
【００１１】
前記目的を達成するために、上記知見に基づいて、本発明に係る半導体装置は、凸部状の層構造上にガス拡散を阻止する層と、それに接して凸部状の層構造の力学的ストレスを緩和する方向のストレスを有するストレス緩和層を備えた積層構造を基板上に全面に亘って有することを特徴としている。
ストレス緩和層のストレスは、凸部状の層構造の力学的ストレスを緩和する方向のストレスであり、その大きさは、凸部状の層構造の力学的ストレスを緩和するできる大きさでよく、またストレス緩和層の膜厚が厚ければ、ストレスは大きく、薄ければ小さいので、従って、ストレス緩和層の膜厚は、凸部状の層構造の力学的ストレスを緩和できる程度の厚さとする。一般には、凸部状の層構造は引っ張り方向のストレスを有するので、ストレス緩和層は圧縮方向のストレスを有するようにする。
【００１２】
好適には、熱履歴によりストレス緩和層からガスとして放出される成分の拡散を阻止するガス拡散阻止層を凸部状の層構造とストレス緩和層との間に形成する。
本発明に係る半導体装置の積層構造は、ＭＯＳＦＥＴのゲート部に好適に適用できる。更に好適には、ストレス緩和層は５００℃以下の成膜温度でプラズマＣＶＤ法、又はスパッタ法により成膜されたＳｉ窒化膜である。また、本発明を好適に適用できる半導体装置は、凸部状の層構造の最上層が、遷移金属系シリサイド層、又はＷ及びＭｏを含む高融点金属のシリサイド層である。特に、Ｗポリサイド、又はＴｉＳｉ２ 、ＣｏＳｉ２ 等の遷移金属系シリサイド層である場合に好適である。
【００１３】
本発明に係る半導体装置を製作するには、基板上に、一の膜を成膜し、次いで一の膜上にガス拡散阻止層を成膜し、次いで一の膜の力学的ストレスを緩和させるストレス緩和層を成膜し、好適には、ストレス緩和層をマスクパターンとして一の膜をパターニングする。
【００１４】
【発明の実施の形態】
以下に、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
図１は、半導体装置のストレス緩和層の成膜方法の例である。この例では、大面積部でのＷＳｉ膜の剥がれを発生させないようにするために、ＷＳｉ膜の１０１０Ｐａ程度のテンシルストレスを緩和するストレス緩和層として、ｐ−ＳｉＮ膜を使用している。
ｐ−ＳｉＮ膜は、プラズマＣＶＤ法により成膜されたＳｉＮ膜であって、成膜の際のＣＶＤ電力を制御することにより、コンプレッシブストレスを有する膜として成膜されている。ｐ−ＳｉＮ膜のストレスの大きさは、膜厚を調整することにより、制御できる。また、ｐ−ＳｉＮ膜は、微少領域での剥がれも防止させるために、Ｗを酸化させる物質、例えばＨ２ Ｏ等の含有量の少ない膜であり、また絶縁膜としても機能する。
【００１５】
以下に、図１の半導体装置の製造方法を説明する。
（１）先ず、図１（ａ）に示すように、シリコン基板１２上にＬＯＣＯＳ膜１４による素子分離領域を形成し、更にゲート酸化処理を施して素子形成領域にゲート酸化膜１６を形成する。更に、ゲート配線のためにポリＳｉ膜及びＷＳｉ膜を全面に成膜し、パターニングして、ポリＳｉ膜１８及びＷＳｉ膜２０からなるゲート電極を形成する。次いで、イオンインプランテーションによりＬＤＤ不純物領域を形成した後、ＬＤＤサイドウォール２２を形成し、次いでイオンインプランテーションによりＳ／Ｄ不純物領域２４を形成する。
これにより、図１（ａ）に示すＭＯＳＦＥＴを形成することができる。
（２）次いで、図１（ｂ）に示すように、基板全面上にプラズマＣＶＤ法により成膜するＳｉＮ膜（以下、簡単にｐ−ＳｉＮ膜と言う）２６を以下の条件で成膜する。
成膜条件
ガス ：ＳｉＨ４ ／ＮＨ３ ／Ｎ２ ＝２６５／１００／４０００sccm
圧力 ：５６５Ｐａ
温度 ：３５０℃
膜厚 ：５０ｎｍ
成膜したｐ−ＳｉＮ膜は、下地ＷＳｉ膜のストレスを緩和できる方向（圧縮方向）に約１０１０Ｐａのストレスを有する。従って、ＷＳｉ膜の引っ張り方向の１０１０Ｐａ程度のテンシルストレスを相殺し、また本ＳｉＮ膜はＨ２ Ｏを含まない緻密な膜である。
【００１６】
（３）次に、図１（ｃ）に示すように、ｐ−ＳｉＮ膜２６上全面にＬＰ−ＴＥＯＳによるＳｉＯ２ 膜２８を以下の条件でＣＶＤ法により成膜する。
成膜条件
ガス ：ＴＥＯＳ＝３００sccm
圧力 ：９３Ｐａ
温度 ：７００℃
膜厚 ：２００ｎｍ
（４）更に、ＬＰ−ＴＥＯＳによるＳｉＯ２ 膜２８上にＳｉＯ２ 層間膜３０を以下の条件でＣＶＤ法により成膜する。
成膜条件
ガス ：ＴＥＯＳ＝５０sccm
圧力 ：４０Ｐａ
温度 ：７２０℃
膜厚 ：６００ｎｍ
（５）レジストパターニングを施し、以下の条件でドライエッチングして、図１（ｃ）に示すように、接続孔３２を形成する。
ドライエッチ条件
ガス ：Ｃ４ Ｆ８ ＝５０sccm
ＲＦパワー：１２００Ｗ
圧力 ：２Ｐａ
【００１７】
（６）配線層を形成するために、図１（ｄ）に示すように、それぞれ以下の条件で、Ｗ密着ＴｉＮ／Ｔｉ層３４を成膜し、次いで、接続孔内の埋め込みのためにブランケットＷを成膜する。
Ｔｉ膜の成膜条件
パワー：８ｋＷ
成膜温度：１５０℃
ガス ：Ａｒ＝１００sccm
膜厚 ：１０ｎｍ
圧力 ：０．４７Ｐａ
ＴｉＮ膜の成膜条件
パワー：５ｋＷ
ガス ：Ａｒ／Ｎ２ ＝４０／２０sccm
圧力 ：０．４７Ｐａ
膜厚 ：７０ｎｍ
Ｗブランケット膜の成膜条件
ガス ：Ａｒ／Ｎ２ ／Ｈ２ ／ＷＦ６ ＝２２００／３００／５００／７５sccm
温度 ：４５０℃
圧力 ：１０６４０Ｐａ
膜厚 ：４００ｎｍ
【００１８】
（７）Ｗブランケット膜を以下の条件でエッチバックして、Ｗプラグ電極３６を形成する。
エッチバック条件
ガス ：ＳＦ６ ＝５０sccm
ＲＦパワー：１５０Ｗ
圧力 ：１．３３Ｐａ
（８）Ａｌ／Ｔｉ配線を形成するために、それぞれ以下の条件で、Ｔｉ膜３８を成膜し、次いでＳｉを含むＡｌ合金からなるＡｌ膜４０をスパッタリングにより成膜する。
Ｔｉ成膜条件
ガス ：Ａｒ＝１００sccm
パワー：４ｋＷ
成膜温度：１５０℃
圧力 ：０．４７Ｐａ
膜厚 ：３０ｎｍ
Ａｌ成膜条件
ガス ：Ａｒ＝５０sccm
パワー：２２．５ｋＷ
成膜温度：１５０℃
圧力 ：０．４７Ｐａ
膜厚 ：０．５μｍ
【００１９】
（９）その後、レジストパターニング及びドライエッチでＡｌ／Ｔｉ配線層３８／４０を形成する。
ドライエッチング条件
ガス ：ＢＣｌ３ ／Ｃｌ２ ＝６０／９０sccm
マイクロ波パワー：１０００Ｗ
ＲＦパワー：５０Ｗ
圧力 ：０．０１６Ｐａ
【００２０】
上記（２）工程に代えてＳｉＮ膜をスパッタリングにより成膜する方法がある。上記（２）工程を除いた他の工程は、図１の場合と同様である。
スパッタ条件
ガス ：Ａｒ＝５０sccm
圧力 ：０．４Ｐａ
ＲＦ電力：４００Ｗ
基板温度：３００℃
膜厚 ：５０ｎｍ
【００２１】
図２は、上記ストレス緩和層の成膜方法において、ＷＳｉパターニング前にｐ−ＳｉＮ膜を成膜する例である。
（１）図２（ａ）に示すように、シリコン基板１２上にＬＯＣＯＳ膜１４による素子分離領域を形成し、次いでゲート酸化処理を施してゲート酸化膜１６を成膜し、ゲート配線のためにポリＳｉ膜１８及びＷＳｉ膜２０を全面に成膜する。
（２）次いで、図２（ｂ）に示すように、以下の条件でプラズマＣＶＤ法よりｐ−ＳｉＮ膜２６を成膜する。
成膜条件
ガス ：ＳｉＨ４ ／ＮＨ３ ／Ｎ２ ＝２６５／１００／４０００sccm
圧力 ：５６５Ｐａ
温度 ：３５０℃
膜厚 ：５０ｎｍ
（３）次に、基板全面にＬＰ−ＴＥＯＳによるＳｉＯ２ 膜２８を以下の条件で成膜する。
形成条件
ガス ：ＴＥＯＳ＝３００sccm
圧力 ：９３Ｐａ
温度 ：７００℃
膜厚 ：２００ｎｍ
【００２２】
（４）次いで、図２（ｃ）に示すように、ゲート電極を形成する。
ｉ）先ず、以下の条件でエッチングしてＳｉＮ２６及びＳｉＯ２ 膜２８をパターニングする。
エッチング条件
ガス ：ＣＨＦ３ ／Ｏ２ ＝４５／５sccm
ＲＦパワー：１０００Ｗ
圧力 ：２．７Ｐａ
ii) 次に、ゲートのドライエッチングを施す。
エッチング条件
ガス ：Ｃｌ２ ／Ｏ２ ＝７５／２sccm
圧力 ：０．４Ｐａ
マイクロ波パワー：７５０Ｗ
ＲＦバイアス：８０Ｗ
オーバーエッチング条件
ガス ：ＨＢｒ／Ｏ２ ＝１２０／４sccm
圧力 ：１．３Ｐａ
マイクロ波パワー：７５０Ｗ
ＲＦバイアス：３０Ｗ
【００２３】
（５）次いで、ＬＤＤインプランテーションを施す。
イオン注入条件
ｎ−チャネル
イオン種：Ａｓ
エネルギー：３５ｋｅＶ
ドーズ量：３×１０１３／ｃｍ２
ｐ−チャネル
イオン種：Ｂ
エネルギー：３０ＫｅＶ
ドーズ量：３×１０１３／ｃｍ２
（６）基板全面にＬＤＤサイドウォール用のＬＰ−ＴＥＯＳによるＳｉＯ２ 膜を形成する。
成膜条件
ガス ：ＴＥＯＳ＝３００sccm
圧力 ：９３Ｐａ
温度 ：７００℃
膜厚 ：３００ｎｍ
【００２４】
（７）以下のドライエッチング条件によりエッチバックを行って、ＬＤＤサイドウォール２２を形成する。
ドライエッチ条件
ガス ：ＣＨＦ３ ／Ｏ２ ＝４５／５sccm
ＲＦパワー：１０００Ｗ
圧力 ：２．７Ｐａ
（８）更に、Ｓ／Ｄイオンインプランテーションを行ってＳ／Ｄ領域２４を形成し、次いで、１０００℃の温度で１０秒の活性化熱処理を行う。
ｎ−チャネル
イオン種：Ａｓ
エネルギー：３０ｋｅＶ
ドーズ量：３×１０１５／ｃｍ２
ｐ−チャネル
イオン種：ＢＦ２
エネルギー：３０ＫｅＶ
ドーズ量：３×１０１５／ｃｍ２
（９）以下、図１の工程（４）から（９）を同様にして実施する。
【００２５】
本実施例では、以上の工程を経ることにより、図１の方法に比べて、カバレージ不足に起因するストレスの微妙な変化が生じない。
【００２６】
実施例
以下に、図３を参照して、本発明の半導体装置の製造方法を説明する。
（１）図１と同様にして、図３（ａ）に示すように、シリコン基板１２上にＬＯＣＯＳ膜１４により素子分離領域を形成し、更にゲート酸化処理を施して素子形成領域にゲート酸化膜１６を形成する。更に、ゲート配線のためにポリＳｉ膜及びＷＳｉ膜を全面に成膜し、パターニングして、ポリＳｉ膜１８及びＷＳｉ膜２０からなるゲート電極を形成する。次いで、イオンインプランテーションによりＬＤＤ不純物領域を形成し後、ＬＤＤサイドウォール２２を形成し、次いでイオンインプランテーションによりＳ／Ｄ不純物領域２４を形成する。
【００２７】
（２）次いで、以下の条件で基板全面にＬＰ−ＳｉＮ膜４２を水素バリア層として成膜する。
成膜条件
ガス ：ＳｉＨ２ Ｃｌ２ ／ＮＨ３ ／Ｎ２ ＝９０／６００／１０００sccm
圧力 ：５３Ｐａ
温度 ：７００℃
膜厚 ：１０ｎｍ
（３）更に、図３（ｂ）に示すように、以下の条件でＬＰ−ＳｉＮ膜４２上にｐ−ＳｉＮ膜４４をプラズマＣＶＤ法により成膜する。
成膜条件
ガス ：ＳｉＨ４ ／ＮＨ３ ／Ｎ２ ＝２６５／１００／４０００sccm
圧力 ：５６５Ｐａ
温度 ：３５０℃
膜厚 ：５０ｎｍ
（４）以下、図１の方法の工程（３）から（９）を同様にして実施する。
【００２８】
図１の例では、ｐ−ＳｉＮ膜が直接ＭＯＳＦＥＴ上に形成されているので、水素の影響で準位が発生し、ＭＯＳＦＥＴの信頼性を悪化させる要因になることもある。そこで、本実施例では、下地シリサイドのストレスに影響を及ぼさない程度の非常に薄いＬＰ−ＳｉＮを水素バリア層として形成し、その上にｐ−ＳｉＮ膜を形成しているいる。これにより、本実施例は、図１の例に比べてより信頼性の高い半導体装置を製造することができる。
【００２９】
実施例は、本発明装置及び方法を理解するための一つの例示であって、本発明の目的が達成されるのであるなら、他の方法を用いてもかまわない。特に、ゲート材料としてＷポリサイドを有する構造に適用したが、その他のシリサイドを有する構造、例えば、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド等の遷移金属系シリサイドにも適用できる。
また、シリサイドと直接接している絶縁膜の材料として、ＳｉＮ膜や熱酸化膜を用いているが、本材料以外で熱履歴の際の脱ガス量が少なく、かつストレス制御が容易に行える材料であれば、適応できる。例えば、オキシナイトライド等の絶縁膜でも良い。
また、実施例では、ＭＯＳＦＥＴを例にしたが、バイポーラ・トランジスタ、ＣＣＤ等のデバイス等で、凸部状の層構造上の薄膜の剥がれが生じる可能性の有するデバイスにも、本発明は適用できる。
【００３０】
【発明の効果】
本発明に係る半導体装置及びその製造方法によれば、凸部状の層構造上の薄膜の剥がれが生じない積層構造を備えた半導体装置を製造できる。例えば、狭い形成領域、広い形成領域にかかわず、安定してＷポリサイドを形成できる。従って、トランジスタルールの縮小に対応して、剥がれ等の欠陥の無い薄膜Ｗポリサイド・ゲートを形成できるので、高集積度、高動作周波数、低電圧、低消費電力のＬＳＩ半導体装置、特にＭＰＵ等のデバイスを高い製品歩留りで製作することができる。
また、本発明方法は、従来のプロセスの延長線上で実施でき、特別な装置を必要としないので、半導体装置の製作コストが上昇しない。
更には、ＷＳｉ膜等の薄膜剥がれが半導体装置の製造中に発生しないので、パーティクルが発生せず、半導体装置の製造歩留りが向上する。
【図面の簡単な説明】
【図１】図１（ａ）から（ｄ）は、従来のストレス緩和層の成膜方法の工程毎の層構造を示す基板断面図である。
【図２】図２（ａ）から（ｃ）は、従来のストレス緩和層の成膜方法の工程毎の層構造を示す基板断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明方法の実施例の工程毎の層構造を示す基板断面図である。
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、更に詳細には、凸部状の層構造上に膜剥がれのない薄膜を備えた積層構造を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、ＭＯＳトランジスタにおけるゲート配線幅は縮小化し、拡散層はシャロー化している。そのため、ゲート配線の電気抵抗及びソース／ドレイン領域（以下、Ｓ／Ｄ領域と言う）のシート抵抗が増大し、素子の応答速度が遅くなるという問題が発生している。
ここで、ゲート遅延時間をτｐｄとすると、動作周波数ｆは、１／τｐｄの関数関係にあるので、ゲート遅延時間τｐｄが増大すると、動作周波数ｆの高周波数化が難しくなる。これは、マイクロプロセッサ、特に、高速動作が要求されるＭＰＵ等の性能向上を図る上で、極めて大きな障害となっている。
【０００３】
そこで、従来は、配線抵抗を小さくするために、スパッタ法又はＣＶＤ法で形成した、抵抗の小さいＷＳｉ膜等のシリサイド膜をゲート配線として使用している。
現行のＭＯＳトランジスタ形成プロセスでは、ＷＳｉ等のシリサイド膜は、以下の工程を経て形成されている。
（１）素子分離領域をＬＯＣＯＳ膜等により形成し、ゲート酸化を施してゲート酸化膜を成膜し、ゲート配線のためのＷＳｉ膜／ポリＳｉ膜を全面に成膜する工程
（２）オフセット酸化膜用のＬＰ−ＴＥＯＳ膜を成膜する工程
（３）ゲートパターニングを行い、ＬＤＤインプランテーションを施す工程
（４）ＬＤＤサイドウォール用のＬＰ−ＴＥＯＳ膜を成膜し、全面エッチバックを行って、ＬＤＤサイドウォールを形成し、次いでＳ／Ｄインプランテーション及び活性化熱処理を施す工程
（５）基板全面にＴｉ膜を成膜し、２段階熱処理でＳ／Ｄ領域上にＴｉサリサイドを形成する工程。
以上の工程を経て形成されたＭＯＳトランジスタは、ゲート電極上にはＷポリサイド構造を及びソース／ドレイン領域上にはＴｉサリサイド構造をそれぞれ有する。
【０００４】
【発明が解決しようとする課題】
しかし、上述の工程を経てゲート電極等の凸部領域上に形成されたＷＳｉ膜には、剥がれが広い形成領域にわたりしばしば発生し、導通不良等の問題を発生させ、結果として、ＭＯＳＦＥＴの製品歩留りを著しく低下させる原因になっている。しかも、このＷＳｉ膜の剥がれ現象は、ＷＳｉ膜形成領域内でランダムに発生する傾向があり、その剥がれメカニズムが、十分解明されていないので、その対策を講ずることができないのが、現状である。
【０００５】
そこで、本発明の目的は、凸部状の層構造上に薄膜を成膜する際、その薄膜の剥がれ現象が生じない積層構造を備えた半導体装置及びその半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明者は、微細ＭＯＳＦＥＴのゲート電極として形成されたＷＳｉ膜を例にして、その剥がれ発生メカニズムを研究し、以下の知見を得た。
先ず、第１の剥がれ発生メカニズムを説明する。ゲート電極上に形成するＷＳｉ膜は、１０１０ｐａ以上の強いテンシルストレスを有している。そのため、ＷＳｉ膜上に成膜したＣＶＤ絶縁膜は、ＷＳｉ膜のストレスをＷＳｉ膜内に閉じこめた状態で形成される。このストレスの存在のために、ＷＳｉ膜の剥がれが発生する。しかも、ＣＶＤ絶縁膜の成膜時には、ＣＶＤ絶縁膜に数百度の温度変化が発生して、ＷＳｉ膜の熱ストレスも変化するので、この熱ストレス変化により、更なる力がＣＶＤ絶縁膜に対して加わるので、ＷＳｉ膜の剥がれが助長される。
パターニングしたＷＳｉ膜の微少形成領域では、これらのストレスは、全体の体積に加わるストレスが比較的小さいので、ＷＳｉ膜の剥がれは発生し難いものの、特に、比較的大面積部のＷＳｉ膜では、多大なストレスが蓄積されるので、ＷＳｉ膜の剥がれ発生が著しい。
従って、このメカニズムによる剥がれを防止するためには、下地のＷＳｉ膜のストレスと反発しないようなストレス状態を選択して、ＷＳｉ膜上に形成する絶縁膜を成膜することが重要になる。
【０００７】
上記の第１のメカニズムでは、微少領域の剥がれは発生し難いが、現実には、微少領域でもＷＳｉ部で剥がれが発生している。そこで、微小領域で発生するＷＳｉ膜の剥がれメカニズムを次に説明する。
ここでは、ＷＳｉ膜上に直接、オフセット酸化膜用のＬＰ−ＴＥＯＳ膜が接している例を挙げて説明する。ＷＳｉ膜上に直接ＬＰ−ＴＥＯＳ膜が成膜されている構造の場合、その構造は、その形成後に
（１）先ず、ＬＤＤサイドウォール用のＬＰ−ＴＥＯＳ膜成膜時の７００℃程度の温度、
（２）次いで、Ｓ／Ｄ領域形成のためのイオンインプランテーションの際、イオン・ドーセージのチャネリングを防止するために、イオンインプランテーションの前に実施する熱処理時の８００℃程度の温度、
（３）次いで、Ｓ／Ｄ領域インプランテーションの活性化熱処理に伴う１０００℃程度の温度
の３段階の熱履歴を経る。
【０００８】
これらの熱履歴により、ＷＳｉ膜上のＬＰ−ＴＥＯＳ膜から、以下のようにして、脱ガスが発生する。
ａＷＳｉ２ ＋ｂＨ２ Ｏ → ｃＷＯ＋ｄＳｉＯ２ ＋・・・
特に、８００℃程度では、ＷＯが昇華する。
【０００９】
その結果、ＷＳｉ膜上のＬＰ−ＴＥＯＳ膜及びＷＳｉ膜の剥がれが発生する。これは、ＷＳｉ膜及びＬＰ−ＴＥＯＳ膜自体の劣化のみならず、剥がれた膜は、多量のパーティクルとなって、ＭＯＳＦＥＴ上に付着し、ＭＯＳＦＥＴの性能低下を招く原因になる。
このメカニズムによる剥がれは、特に、微細ゲートパターンで顕著に発生する。例えば、２μｍ幅の大パターンでは、パターン内のある一部分に、例えば０．２μｍの膨らみが発生しても、ＬＰ−ＴＥＯＳ膜は下地ＷＳｉの他の部分で繋がっているので、剥がれ迄は至らない。しかし、例えば０．３μｍ幅の微細パターンでは、０．２μｍの膨らみでも、ＬＰ−ＴＥＯＳ膜の剥がれが発生する。
このメカニズムによる剥がれ発生は、ＬＰ−ＴＥＯＳ膜からの脱ガスが原因であり、更には、脱ガス種が下地ＷＳｉと反応することが問題である。従って、このメカニズムによる剥がれを防止するには、ＬＰ−ＴＥＯＳ膜からの脱ガスを防止し、更に脱ガス種と下地ＷＳｉとの反応を防止することが必要である。
【００１０】
以上の研究では、ＷＳｉ膜及びＬＰ−ＴＥＯＳ膜を例に挙げて薄膜の剥がれ発生メカニズムを説明したが、凸部状の層構造上の薄膜の剥がれのメカニズムは、ＷＳｉ膜とＬＰ−ＴＥＯＳ膜との組み合わせに限られることはなく、殆どの凸部状の層構造上の薄膜に適用できると考えられる。
【００１１】
前記目的を達成するために、上記知見に基づいて、本発明に係る半導体装置は、凸部状の層構造上にガス拡散を阻止する層と、それに接して凸部状の層構造の力学的ストレスを緩和する方向のストレスを有するストレス緩和層を備えた積層構造を基板上に全面に亘って有することを特徴としている。
ストレス緩和層のストレスは、凸部状の層構造の力学的ストレスを緩和する方向のストレスであり、その大きさは、凸部状の層構造の力学的ストレスを緩和するできる大きさでよく、またストレス緩和層の膜厚が厚ければ、ストレスは大きく、薄ければ小さいので、従って、ストレス緩和層の膜厚は、凸部状の層構造の力学的ストレスを緩和できる程度の厚さとする。一般には、凸部状の層構造は引っ張り方向のストレスを有するので、ストレス緩和層は圧縮方向のストレスを有するようにする。
【００１２】
好適には、熱履歴によりストレス緩和層からガスとして放出される成分の拡散を阻止するガス拡散阻止層を凸部状の層構造とストレス緩和層との間に形成する。
本発明に係る半導体装置の積層構造は、ＭＯＳＦＥＴのゲート部に好適に適用できる。更に好適には、ストレス緩和層は５００℃以下の成膜温度でプラズマＣＶＤ法、又はスパッタ法により成膜されたＳｉ窒化膜である。また、本発明を好適に適用できる半導体装置は、凸部状の層構造の最上層が、遷移金属系シリサイド層、又はＷ及びＭｏを含む高融点金属のシリサイド層である。特に、Ｗポリサイド、又はＴｉＳｉ２ 、ＣｏＳｉ２ 等の遷移金属系シリサイド層である場合に好適である。
【００１３】
本発明に係る半導体装置を製作するには、基板上に、一の膜を成膜し、次いで一の膜上にガス拡散阻止層を成膜し、次いで一の膜の力学的ストレスを緩和させるストレス緩和層を成膜し、好適には、ストレス緩和層をマスクパターンとして一の膜をパターニングする。
【００１４】
【発明の実施の形態】
以下に、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
図１は、半導体装置のストレス緩和層の成膜方法の例である。この例では、大面積部でのＷＳｉ膜の剥がれを発生させないようにするために、ＷＳｉ膜の１０１０Ｐａ程度のテンシルストレスを緩和するストレス緩和層として、ｐ−ＳｉＮ膜を使用している。
ｐ−ＳｉＮ膜は、プラズマＣＶＤ法により成膜されたＳｉＮ膜であって、成膜の際のＣＶＤ電力を制御することにより、コンプレッシブストレスを有する膜として成膜されている。ｐ−ＳｉＮ膜のストレスの大きさは、膜厚を調整することにより、制御できる。また、ｐ−ＳｉＮ膜は、微少領域での剥がれも防止させるために、Ｗを酸化させる物質、例えばＨ２ Ｏ等の含有量の少ない膜であり、また絶縁膜としても機能する。
【００１５】
以下に、図１の半導体装置の製造方法を説明する。
（１）先ず、図１（ａ）に示すように、シリコン基板１２上にＬＯＣＯＳ膜１４による素子分離領域を形成し、更にゲート酸化処理を施して素子形成領域にゲート酸化膜１６を形成する。更に、ゲート配線のためにポリＳｉ膜及びＷＳｉ膜を全面に成膜し、パターニングして、ポリＳｉ膜１８及びＷＳｉ膜２０からなるゲート電極を形成する。次いで、イオンインプランテーションによりＬＤＤ不純物領域を形成した後、ＬＤＤサイドウォール２２を形成し、次いでイオンインプランテーションによりＳ／Ｄ不純物領域２４を形成する。
これにより、図１（ａ）に示すＭＯＳＦＥＴを形成することができる。
（２）次いで、図１（ｂ）に示すように、基板全面上にプラズマＣＶＤ法により成膜するＳｉＮ膜（以下、簡単にｐ−ＳｉＮ膜と言う）２６を以下の条件で成膜する。
成膜条件
ガス ：ＳｉＨ４ ／ＮＨ３ ／Ｎ２ ＝２６５／１００／４０００sccm
圧力 ：５６５Ｐａ
温度 ：３５０℃
膜厚 ：５０ｎｍ
成膜したｐ−ＳｉＮ膜は、下地ＷＳｉ膜のストレスを緩和できる方向（圧縮方向）に約１０１０Ｐａのストレスを有する。従って、ＷＳｉ膜の引っ張り方向の１０１０Ｐａ程度のテンシルストレスを相殺し、また本ＳｉＮ膜はＨ２ Ｏを含まない緻密な膜である。
【００１６】
（３）次に、図１（ｃ）に示すように、ｐ−ＳｉＮ膜２６上全面にＬＰ−ＴＥＯＳによるＳｉＯ２ 膜２８を以下の条件でＣＶＤ法により成膜する。
成膜条件
ガス ：ＴＥＯＳ＝３００sccm
圧力 ：９３Ｐａ
温度 ：７００℃
膜厚 ：２００ｎｍ
（４）更に、ＬＰ−ＴＥＯＳによるＳｉＯ２ 膜２８上にＳｉＯ２ 層間膜３０を以下の条件でＣＶＤ法により成膜する。
成膜条件
ガス ：ＴＥＯＳ＝５０sccm
圧力 ：４０Ｐａ
温度 ：７２０℃
膜厚 ：６００ｎｍ
（５）レジストパターニングを施し、以下の条件でドライエッチングして、図１（ｃ）に示すように、接続孔３２を形成する。
ドライエッチ条件
ガス ：Ｃ４ Ｆ８ ＝５０sccm
ＲＦパワー：１２００Ｗ
圧力 ：２Ｐａ
【００１７】
（６）配線層を形成するために、図１（ｄ）に示すように、それぞれ以下の条件で、Ｗ密着ＴｉＮ／Ｔｉ層３４を成膜し、次いで、接続孔内の埋め込みのためにブランケットＷを成膜する。
Ｔｉ膜の成膜条件
パワー：８ｋＷ
成膜温度：１５０℃
ガス ：Ａｒ＝１００sccm
膜厚 ：１０ｎｍ
圧力 ：０．４７Ｐａ
ＴｉＮ膜の成膜条件
パワー：５ｋＷ
ガス ：Ａｒ／Ｎ２ ＝４０／２０sccm
圧力 ：０．４７Ｐａ
膜厚 ：７０ｎｍ
Ｗブランケット膜の成膜条件
ガス ：Ａｒ／Ｎ２ ／Ｈ２ ／ＷＦ６ ＝２２００／３００／５００／７５sccm
温度 ：４５０℃
圧力 ：１０６４０Ｐａ
膜厚 ：４００ｎｍ
【００１８】
（７）Ｗブランケット膜を以下の条件でエッチバックして、Ｗプラグ電極３６を形成する。
エッチバック条件
ガス ：ＳＦ６ ＝５０sccm
ＲＦパワー：１５０Ｗ
圧力 ：１．３３Ｐａ
（８）Ａｌ／Ｔｉ配線を形成するために、それぞれ以下の条件で、Ｔｉ膜３８を成膜し、次いでＳｉを含むＡｌ合金からなるＡｌ膜４０をスパッタリングにより成膜する。
Ｔｉ成膜条件
ガス ：Ａｒ＝１００sccm
パワー：４ｋＷ
成膜温度：１５０℃
圧力 ：０．４７Ｐａ
膜厚 ：３０ｎｍ
Ａｌ成膜条件
ガス ：Ａｒ＝５０sccm
パワー：２２．５ｋＷ
成膜温度：１５０℃
圧力 ：０．４７Ｐａ
膜厚 ：０．５μｍ
【００１９】
（９）その後、レジストパターニング及びドライエッチでＡｌ／Ｔｉ配線層３８／４０を形成する。
ドライエッチング条件
ガス ：ＢＣｌ３ ／Ｃｌ２ ＝６０／９０sccm
マイクロ波パワー：１０００Ｗ
ＲＦパワー：５０Ｗ
圧力 ：０．０１６Ｐａ
【００２０】
上記（２）工程に代えてＳｉＮ膜をスパッタリングにより成膜する方法がある。上記（２）工程を除いた他の工程は、図１の場合と同様である。
スパッタ条件
ガス ：Ａｒ＝５０sccm
圧力 ：０．４Ｐａ
ＲＦ電力：４００Ｗ
基板温度：３００℃
膜厚 ：５０ｎｍ
【００２１】
図２は、上記ストレス緩和層の成膜方法において、ＷＳｉパターニング前にｐ−ＳｉＮ膜を成膜する例である。
（１）図２（ａ）に示すように、シリコン基板１２上にＬＯＣＯＳ膜１４による素子分離領域を形成し、次いでゲート酸化処理を施してゲート酸化膜１６を成膜し、ゲート配線のためにポリＳｉ膜１８及びＷＳｉ膜２０を全面に成膜する。
（２）次いで、図２（ｂ）に示すように、以下の条件でプラズマＣＶＤ法よりｐ−ＳｉＮ膜２６を成膜する。
成膜条件
ガス ：ＳｉＨ４ ／ＮＨ３ ／Ｎ２ ＝２６５／１００／４０００sccm
圧力 ：５６５Ｐａ
温度 ：３５０℃
膜厚 ：５０ｎｍ
（３）次に、基板全面にＬＰ−ＴＥＯＳによるＳｉＯ２ 膜２８を以下の条件で成膜する。
形成条件
ガス ：ＴＥＯＳ＝３００sccm
圧力 ：９３Ｐａ
温度 ：７００℃
膜厚 ：２００ｎｍ
【００２２】
（４）次いで、図２（ｃ）に示すように、ゲート電極を形成する。
ｉ）先ず、以下の条件でエッチングしてＳｉＮ２６及びＳｉＯ２ 膜２８をパターニングする。
エッチング条件
ガス ：ＣＨＦ３ ／Ｏ２ ＝４５／５sccm
ＲＦパワー：１０００Ｗ
圧力 ：２．７Ｐａ
ii) 次に、ゲートのドライエッチングを施す。
エッチング条件
ガス ：Ｃｌ２ ／Ｏ２ ＝７５／２sccm
圧力 ：０．４Ｐａ
マイクロ波パワー：７５０Ｗ
ＲＦバイアス：８０Ｗ
オーバーエッチング条件
ガス ：ＨＢｒ／Ｏ２ ＝１２０／４sccm
圧力 ：１．３Ｐａ
マイクロ波パワー：７５０Ｗ
ＲＦバイアス：３０Ｗ
【００２３】
（５）次いで、ＬＤＤインプランテーションを施す。
イオン注入条件
ｎ−チャネル
イオン種：Ａｓ
エネルギー：３５ｋｅＶ
ドーズ量：３×１０１３／ｃｍ２
ｐ−チャネル
イオン種：Ｂ
エネルギー：３０ＫｅＶ
ドーズ量：３×１０１３／ｃｍ２
（６）基板全面にＬＤＤサイドウォール用のＬＰ−ＴＥＯＳによるＳｉＯ２ 膜を形成する。
成膜条件
ガス ：ＴＥＯＳ＝３００sccm
圧力 ：９３Ｐａ
温度 ：７００℃
膜厚 ：３００ｎｍ
【００２４】
（７）以下のドライエッチング条件によりエッチバックを行って、ＬＤＤサイドウォール２２を形成する。
ドライエッチ条件
ガス ：ＣＨＦ３ ／Ｏ２ ＝４５／５sccm
ＲＦパワー：１０００Ｗ
圧力 ：２．７Ｐａ
（８）更に、Ｓ／Ｄイオンインプランテーションを行ってＳ／Ｄ領域２４を形成し、次いで、１０００℃の温度で１０秒の活性化熱処理を行う。
ｎ−チャネル
イオン種：Ａｓ
エネルギー：３０ｋｅＶ
ドーズ量：３×１０１５／ｃｍ２
ｐ−チャネル
イオン種：ＢＦ２
エネルギー：３０ＫｅＶ
ドーズ量：３×１０１５／ｃｍ２
（９）以下、図１の工程（４）から（９）を同様にして実施する。
【００２５】
本実施例では、以上の工程を経ることにより、図１の方法に比べて、カバレージ不足に起因するストレスの微妙な変化が生じない。
【００２６】
実施例
以下に、図３を参照して、本発明の半導体装置の製造方法を説明する。
（１）図１と同様にして、図３（ａ）に示すように、シリコン基板１２上にＬＯＣＯＳ膜１４により素子分離領域を形成し、更にゲート酸化処理を施して素子形成領域にゲート酸化膜１６を形成する。更に、ゲート配線のためにポリＳｉ膜及びＷＳｉ膜を全面に成膜し、パターニングして、ポリＳｉ膜１８及びＷＳｉ膜２０からなるゲート電極を形成する。次いで、イオンインプランテーションによりＬＤＤ不純物領域を形成し後、ＬＤＤサイドウォール２２を形成し、次いでイオンインプランテーションによりＳ／Ｄ不純物領域２４を形成する。
【００２７】
（２）次いで、以下の条件で基板全面にＬＰ−ＳｉＮ膜４２を水素バリア層として成膜する。
成膜条件
ガス ：ＳｉＨ２ Ｃｌ２ ／ＮＨ３ ／Ｎ２ ＝９０／６００／１０００sccm
圧力 ：５３Ｐａ
温度 ：７００℃
膜厚 ：１０ｎｍ
（３）更に、図３（ｂ）に示すように、以下の条件でＬＰ−ＳｉＮ膜４２上にｐ−ＳｉＮ膜４４をプラズマＣＶＤ法により成膜する。
成膜条件
ガス ：ＳｉＨ４ ／ＮＨ３ ／Ｎ２ ＝２６５／１００／４０００sccm
圧力 ：５６５Ｐａ
温度 ：３５０℃
膜厚 ：５０ｎｍ
（４）以下、図１の方法の工程（３）から（９）を同様にして実施する。
【００２８】
図１の例では、ｐ−ＳｉＮ膜が直接ＭＯＳＦＥＴ上に形成されているので、水素の影響で準位が発生し、ＭＯＳＦＥＴの信頼性を悪化させる要因になることもある。そこで、本実施例では、下地シリサイドのストレスに影響を及ぼさない程度の非常に薄いＬＰ−ＳｉＮを水素バリア層として形成し、その上にｐ−ＳｉＮ膜を形成しているいる。これにより、本実施例は、図１の例に比べてより信頼性の高い半導体装置を製造することができる。
【００２９】
実施例は、本発明装置及び方法を理解するための一つの例示であって、本発明の目的が達成されるのであるなら、他の方法を用いてもかまわない。特に、ゲート材料としてＷポリサイドを有する構造に適用したが、その他のシリサイドを有する構造、例えば、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド等の遷移金属系シリサイドにも適用できる。
また、シリサイドと直接接している絶縁膜の材料として、ＳｉＮ膜や熱酸化膜を用いているが、本材料以外で熱履歴の際の脱ガス量が少なく、かつストレス制御が容易に行える材料であれば、適応できる。例えば、オキシナイトライド等の絶縁膜でも良い。
また、実施例では、ＭＯＳＦＥＴを例にしたが、バイポーラ・トランジスタ、ＣＣＤ等のデバイス等で、凸部状の層構造上の薄膜の剥がれが生じる可能性の有するデバイスにも、本発明は適用できる。
【００３０】
【発明の効果】
本発明に係る半導体装置及びその製造方法によれば、凸部状の層構造上の薄膜の剥がれが生じない積層構造を備えた半導体装置を製造できる。例えば、狭い形成領域、広い形成領域にかかわず、安定してＷポリサイドを形成できる。従って、トランジスタルールの縮小に対応して、剥がれ等の欠陥の無い薄膜Ｗポリサイド・ゲートを形成できるので、高集積度、高動作周波数、低電圧、低消費電力のＬＳＩ半導体装置、特にＭＰＵ等のデバイスを高い製品歩留りで製作することができる。
また、本発明方法は、従来のプロセスの延長線上で実施でき、特別な装置を必要としないので、半導体装置の製作コストが上昇しない。
更には、ＷＳｉ膜等の薄膜剥がれが半導体装置の製造中に発生しないので、パーティクルが発生せず、半導体装置の製造歩留りが向上する。
【図面の簡単な説明】
【図１】図１（ａ）から（ｄ）は、従来のストレス緩和層の成膜方法の工程毎の層構造を示す基板断面図である。
【図２】図２（ａ）から（ｃ）は、従来のストレス緩和層の成膜方法の工程毎の層構造を示す基板断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明方法の実施例の工程毎の層構造を示す基板断面図である。
Claims (7)
- ＭＯＳＦＥＴの基板上に、凸部状の層構造に形成されたゲート部のストレスを有するシリサイド膜の上に、
前記シリサイド膜の、力学的ストレスを緩和する方向のストレスを有するＳｉ窒化膜のストレス緩和層を、基板全面に亘って形成し、
前記ストレス緩和層と前記シリサイド膜の間には、
熱履歴によりストレス緩和層から放出されるガスの拡散を阻止するとともに、ストレス緩和層による前記シリサイド膜の力学的ストレスの緩和を妨げないほぼ１０ｎｍの膜厚のＬＰ−ＳｉＮ膜からなるガス拡散阻止層を、
前記ストレス緩和層に接して基板前面に亘って形成したことを特徴とする半導体装置。 - 前記基板はＳｉ基板であり、Ｓｉ窒化膜が、５００℃以下の成膜温度でプラズマＣＶＤ法、又はスパッタ法により成膜されており、前記ストレス緩和層からガスとして放出される成分は水素であり、ガス拡散阻止層は減圧ＣＶＤ法により形成させたＳｉＮ膜であることを特徴とする請求項１に記載の半導体装置。
- 前記凸部状の層構造の最上層が、遷移金属系シリサイド層又はＷ及びＭｏを含む高融点金属のシリサイド層であることを特徴とする請求項１項に記載の半導体装置。
- 凸部状の層構造を有し、その表面にストレスを有するシリサイド膜を有する基板上に、
全面に亘ってＬＰ−ＳｉＮ膜のガス拡散阻止層をほぼ１０ｎｍの膜厚で成膜し、
次いで前記ガス拡散阻止層に接し、且つ基板全面を覆うように、前記シリサイド膜の力学的ストレスを緩和させるストレス緩和層を、成膜することを特徴とする半導体装置の製造方法。 - 前記ストレス緩和層をマスクパターンとして前記層構造をパターニングすることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記層構造がオフセット膜として形成されていることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
- 前記ストレス緩和層として、プラズマＣＶＤ法、又はス
パッタ法により５００℃以下の成膜温度でＳｉ窒化膜を成膜することを特徴とする請求項４から６のうちのいずれか１項に記載の半導体装置の製造方法。
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