JPH1041387A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1041387A JPH1041387A JP19490396A JP19490396A JPH1041387A JP H1041387 A JPH1041387 A JP H1041387A JP 19490396 A JP19490396 A JP 19490396A JP 19490396 A JP19490396 A JP 19490396A JP H1041387 A JPH1041387 A JP H1041387A
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- layer
- stress
- semiconductor device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 凸部状の層構造上に薄膜を成膜する際、その
薄膜の剥がれ現象が生じない積層構造を備えた半導体装
置及びその製造方法を提供する。 【解決手段】 本発明の半導体装置は、ポリＳｉ膜１８
及びＷＳｉ膜２０からなる凸部状の層構造上に凸部状の
層構造の力学的ストレスを緩和する方向のストレスを有
するストレス緩和層（ｐ−ＳｉＮ膜）２６を備えた積層
構造を基板１２上に有する。Ｓｉ窒化膜は、５００℃以
下の成膜温度でプラズマＣＶＤ法、又はスパッタ法によ
り成膜されている。
薄膜の剥がれ現象が生じない積層構造を備えた半導体装
置及びその製造方法を提供する。 【解決手段】 本発明の半導体装置は、ポリＳｉ膜１８
及びＷＳｉ膜２０からなる凸部状の層構造上に凸部状の
層構造の力学的ストレスを緩和する方向のストレスを有
するストレス緩和層（ｐ−ＳｉＮ膜）２６を備えた積層
構造を基板１２上に有する。Ｓｉ窒化膜は、５００℃以
下の成膜温度でプラズマＣＶＤ法、又はスパッタ法によ
り成膜されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、更に詳細には、凸部状の層
構造上に膜剥がれのない薄膜を備えた積層構造を有する
半導体装置及びその製造方法に関するものである。
導体装置の製造方法に関し、更に詳細には、凸部状の層
構造上に膜剥がれのない薄膜を備えた積層構造を有する
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化に伴い、ＭＯＳトラ
ンジスタにおけるゲート配線幅は縮小化し、拡散層はシ
ャロー化している。そのため、ゲート配線の電気抵抗及
びソース／ドレイン領域（以下、Ｓ／Ｄ領域と言う）の
シート抵抗が増大し、素子の応答速度が遅くなるという
問題が発生している。ここで、ゲート遅延時間をτｐｄ
とすると、動作周波数ｆは、１／τｐｄの関数関係にあ
るので、ゲート遅延時間τｐｄが増大すると、動作周波
数ｆの高周波数化が難しくなる。これは、マイクロプロ
セッサ、特に、高速動作が要求されるＭＰＵ等の性能向
上を図る上で、極めて大きな障害となっている。
ンジスタにおけるゲート配線幅は縮小化し、拡散層はシ
ャロー化している。そのため、ゲート配線の電気抵抗及
びソース／ドレイン領域（以下、Ｓ／Ｄ領域と言う）の
シート抵抗が増大し、素子の応答速度が遅くなるという
問題が発生している。ここで、ゲート遅延時間をτｐｄ
とすると、動作周波数ｆは、１／τｐｄの関数関係にあ
るので、ゲート遅延時間τｐｄが増大すると、動作周波
数ｆの高周波数化が難しくなる。これは、マイクロプロ
セッサ、特に、高速動作が要求されるＭＰＵ等の性能向
上を図る上で、極めて大きな障害となっている。
【０００３】そこで、従来は、配線抵抗を小さくするた
めに、スパッタ法又はＣＶＤ法で形成した、抵抗の小さ
いＷＳｉ膜等のシリサイド膜をゲート配線として使用し
ている。現行のＭＯＳトランジスタ形成プロセスでは、
ＷＳｉ等のシリサイド膜は、以下の工程を経て形成され
ている。 （１）素子分離領域をＬＯＣＯＳ膜等により形成し、ゲ
ート酸化を施してゲート酸化膜を成膜し、ゲート配線の
ためのＷＳｉ膜／ポリＳｉ膜を全面に成膜する工程 （２）オフセット酸化膜用のＬＰ−ＴＥＯＳ膜を成膜す
る工程 （３）ゲートパターニングを行い、ＬＤＤインプランテ
ーションを施す工程 （４）ＬＤＤサイドウォール用のＬＰ−ＴＥＯＳ膜を成
膜し、全面エッチバックを行って、ＬＤＤサイドウォー
ルを形成し、次いでＳ／Ｄインプランテーション及び活
性化熱処理を施す工程 （５）基板全面にＴｉ膜を成膜し、２段階熱処理でＳ／
Ｄ領域上にＴｉサリサイドを形成する工程。 以上の工程を経て形成されたＭＯＳトランジスタは、ゲ
ート電極上にはＷポリサイド構造を及びソース／ドレイ
ン領域上にはＴｉサリサイド構造をそれぞれ有する。
めに、スパッタ法又はＣＶＤ法で形成した、抵抗の小さ
いＷＳｉ膜等のシリサイド膜をゲート配線として使用し
ている。現行のＭＯＳトランジスタ形成プロセスでは、
ＷＳｉ等のシリサイド膜は、以下の工程を経て形成され
ている。 （１）素子分離領域をＬＯＣＯＳ膜等により形成し、ゲ
ート酸化を施してゲート酸化膜を成膜し、ゲート配線の
ためのＷＳｉ膜／ポリＳｉ膜を全面に成膜する工程 （２）オフセット酸化膜用のＬＰ−ＴＥＯＳ膜を成膜す
る工程 （３）ゲートパターニングを行い、ＬＤＤインプランテ
ーションを施す工程 （４）ＬＤＤサイドウォール用のＬＰ−ＴＥＯＳ膜を成
膜し、全面エッチバックを行って、ＬＤＤサイドウォー
ルを形成し、次いでＳ／Ｄインプランテーション及び活
性化熱処理を施す工程 （５）基板全面にＴｉ膜を成膜し、２段階熱処理でＳ／
Ｄ領域上にＴｉサリサイドを形成する工程。 以上の工程を経て形成されたＭＯＳトランジスタは、ゲ
ート電極上にはＷポリサイド構造を及びソース／ドレイ
ン領域上にはＴｉサリサイド構造をそれぞれ有する。
【０００４】
【発明が解決しようとする課題】しかし、上述の工程を
経てゲート電極等の凸部領域上に形成されたＷＳｉ膜に
は、剥がれが広い形成領域にわたりしばしば発生し、導
通不良等の問題を発生させ、結果として、ＭＯＳＦＥＴ
の製品歩留りを著しく低下させる原因になっている。し
かも、このＷＳｉ膜の剥がれ現象は、ＷＳｉ膜形成領域
内でランダムに発生する傾向があり、その剥がれメカニ
ズムが、十分解明されていないので、その対策を講ずる
ことができないのが、現状である。
経てゲート電極等の凸部領域上に形成されたＷＳｉ膜に
は、剥がれが広い形成領域にわたりしばしば発生し、導
通不良等の問題を発生させ、結果として、ＭＯＳＦＥＴ
の製品歩留りを著しく低下させる原因になっている。し
かも、このＷＳｉ膜の剥がれ現象は、ＷＳｉ膜形成領域
内でランダムに発生する傾向があり、その剥がれメカニ
ズムが、十分解明されていないので、その対策を講ずる
ことができないのが、現状である。
【０００５】そこで、本発明の目的は、凸部状の層構造
上に薄膜を成膜する際、その薄膜の剥がれ現象が生じな
い積層構造を備えた半導体装置及びその半導体装置の製
造方法を提供することである。
上に薄膜を成膜する際、その薄膜の剥がれ現象が生じな
い積層構造を備えた半導体装置及びその半導体装置の製
造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明者は、微細ＭＯＳ
ＦＥＴのゲート電極として形成されたＷＳｉ膜を例にし
て、その剥がれ発生メカニズムを研究し、以下の知見を
得た。先ず、第１の剥がれ発生メカニズムを説明する。
ゲート電極上に形成するＷＳｉ膜は、１０10ｐａ以上の
強いテンシルストレスを有している。そのため、ＷＳｉ
膜上に成膜したＣＶＤ絶縁膜は、ＷＳｉ膜のストレスを
ＷＳｉ膜内に閉じこめた状態で形成される。このストレ
スの存在のために、ＷＳｉ膜の剥がれが発生する。しか
も、ＣＶＤ絶縁膜の成膜時には、ＣＶＤ絶縁膜に数百度
の温度変化が発生して、ＷＳｉ膜の熱ストレスも変化す
るので、この熱ストレス変化により、更なる力がＣＶＤ
絶縁膜に対して加わるので、ＷＳｉ膜の剥がれが助長さ
れる。パターニングしたＷＳｉ膜の微少形成領域では、
これらのストレスは、全体の体積に加わるストレスが比
較的小さいので、ＷＳｉ膜の剥がれは発生し難いもの
の、特に、比較的大面積部のＷＳｉ膜では、多大なスト
レスが蓄積されるので、ＷＳｉ膜の剥がれ発生が著し
い。従って、このメカニズムによる剥がれを防止するた
めには、下地のＷＳｉ膜のストレスと反発しないような
ストレス状態を選択して、ＷＳｉ膜上に形成する絶縁膜
を成膜することが重要になる。
ＦＥＴのゲート電極として形成されたＷＳｉ膜を例にし
て、その剥がれ発生メカニズムを研究し、以下の知見を
得た。先ず、第１の剥がれ発生メカニズムを説明する。
ゲート電極上に形成するＷＳｉ膜は、１０10ｐａ以上の
強いテンシルストレスを有している。そのため、ＷＳｉ
膜上に成膜したＣＶＤ絶縁膜は、ＷＳｉ膜のストレスを
ＷＳｉ膜内に閉じこめた状態で形成される。このストレ
スの存在のために、ＷＳｉ膜の剥がれが発生する。しか
も、ＣＶＤ絶縁膜の成膜時には、ＣＶＤ絶縁膜に数百度
の温度変化が発生して、ＷＳｉ膜の熱ストレスも変化す
るので、この熱ストレス変化により、更なる力がＣＶＤ
絶縁膜に対して加わるので、ＷＳｉ膜の剥がれが助長さ
れる。パターニングしたＷＳｉ膜の微少形成領域では、
これらのストレスは、全体の体積に加わるストレスが比
較的小さいので、ＷＳｉ膜の剥がれは発生し難いもの
の、特に、比較的大面積部のＷＳｉ膜では、多大なスト
レスが蓄積されるので、ＷＳｉ膜の剥がれ発生が著し
い。従って、このメカニズムによる剥がれを防止するた
めには、下地のＷＳｉ膜のストレスと反発しないような
ストレス状態を選択して、ＷＳｉ膜上に形成する絶縁膜
を成膜することが重要になる。
【０００７】上記の第１のメカニズムでは、微少領域の
剥がれは発生し難いが、現実には、微少領域でもＷＳｉ
部で剥がれが発生している。そこで、微小領域で発生す
るＷＳｉ膜の剥がれメカニズムを次に説明する。ここで
は、ＷＳｉ膜上に直接、オフセット酸化膜用のＬＰ−Ｔ
ＥＯＳ膜が接している例を挙げて説明する。ＷＳｉ膜上
に直接ＬＰ−ＴＥＯＳ膜が成膜されている構造の場合、
その構造は、その形成後に（１）先ず、ＬＤＤサイドウ
ォール用のＬＰ−ＴＥＯＳ膜成膜時の７００℃程度の温
度、（２）次いで、Ｓ／Ｄ領域形成のためのイオンイン
プランテーションの際、イオン・ドーセージのチャネリ
ングを防止するために、イオンインプランテーションの
前に実施する熱処理時の８００℃程度の温度、（３）次
いで、Ｓ／Ｄ領域インプランテーションの活性化熱処理
に伴う１０００℃程度の温度の３段階の熱履歴を経る。
剥がれは発生し難いが、現実には、微少領域でもＷＳｉ
部で剥がれが発生している。そこで、微小領域で発生す
るＷＳｉ膜の剥がれメカニズムを次に説明する。ここで
は、ＷＳｉ膜上に直接、オフセット酸化膜用のＬＰ−Ｔ
ＥＯＳ膜が接している例を挙げて説明する。ＷＳｉ膜上
に直接ＬＰ−ＴＥＯＳ膜が成膜されている構造の場合、
その構造は、その形成後に（１）先ず、ＬＤＤサイドウ
ォール用のＬＰ−ＴＥＯＳ膜成膜時の７００℃程度の温
度、（２）次いで、Ｓ／Ｄ領域形成のためのイオンイン
プランテーションの際、イオン・ドーセージのチャネリ
ングを防止するために、イオンインプランテーションの
前に実施する熱処理時の８００℃程度の温度、（３）次
いで、Ｓ／Ｄ領域インプランテーションの活性化熱処理
に伴う１０００℃程度の温度の３段階の熱履歴を経る。
【０００８】これらの熱履歴により、ＷＳｉ膜上のＬＰ
−ＴＥＯＳ膜から、以下のようにして、脱ガスが発生す
る。 −Ｓｉ−Ｏ−Ｃ2 Ｈ5 → −Ｓｉ−Ｏ2 −Ｏ−Ｈ＋Ｃ
2 Ｈ5 −Ｃ2 Ｈ5 ↑ −（Ｓｉ−ＯＨ）２ → −Ｓｉ−Ｏ Ｓｉ− ＋Ｈ
2 Ｏ↑ この過程で、脱ガスしたガスとＬＰ−ＴＥＯＳ膜の下の
ＷＳｉとが反応して、例えば以下の反応が進行する。 ａＷＳｉ2 ＋ｂＨ2 Ｏ → ｃＷＯ＋ｄＳｉＯ2 ＋・・
・ 特に、８００℃程度では、ＷＯが昇華する。
−ＴＥＯＳ膜から、以下のようにして、脱ガスが発生す
る。 −Ｓｉ−Ｏ−Ｃ2 Ｈ5 → −Ｓｉ−Ｏ2 −Ｏ−Ｈ＋Ｃ
2 Ｈ5 −Ｃ2 Ｈ5 ↑ −（Ｓｉ−ＯＨ）２ → −Ｓｉ−Ｏ Ｓｉ− ＋Ｈ
2 Ｏ↑ この過程で、脱ガスしたガスとＬＰ−ＴＥＯＳ膜の下の
ＷＳｉとが反応して、例えば以下の反応が進行する。 ａＷＳｉ2 ＋ｂＨ2 Ｏ → ｃＷＯ＋ｄＳｉＯ2 ＋・・
・ 特に、８００℃程度では、ＷＯが昇華する。
【０００９】その結果、ＷＳｉ膜上のＬＰ−ＴＥＯＳ膜
及びＷＳｉ膜の剥がれが発生する。これは、ＷＳｉ膜及
びＬＰ−ＴＥＯＳ膜自体の劣化のみならず、剥がれた膜
は、多量のパーティクルとなって、ＭＯＳＦＥＴ上に付
着し、ＭＯＳＦＥＴの性能低下を招く原因になる。この
メカニズムによる剥がれは、特に、微細ゲートパターン
で顕著に発生する。例えば、２μｍ幅の大パターンで
は、パターン内のある一部分に、例えば０．２μｍの膨
らみが発生しても、ＬＰ−ＴＥＯＳ膜は下地ＷＳｉの他
の部分で繋がっているので、剥がれ迄は至らない。しか
し、例えば０．３μｍ幅の微細パターンでは、０．２μ
ｍの膨らみでも、ＬＰ−ＴＥＯＳ膜の剥がれが発生す
る。このメカニズムによる剥がれ発生は、ＬＰ−ＴＥＯ
Ｓ膜からの脱ガスが原因であり、更には、脱ガス種が下
地ＷＳｉと反応することが問題である。従って、このメ
カニズムによる剥がれを防止するには、ＬＰ−ＴＥＯＳ
膜からの脱ガスを防止し、更に脱ガス種と下地ＷＳｉと
の反応を防止することが必要である。
及びＷＳｉ膜の剥がれが発生する。これは、ＷＳｉ膜及
びＬＰ−ＴＥＯＳ膜自体の劣化のみならず、剥がれた膜
は、多量のパーティクルとなって、ＭＯＳＦＥＴ上に付
着し、ＭＯＳＦＥＴの性能低下を招く原因になる。この
メカニズムによる剥がれは、特に、微細ゲートパターン
で顕著に発生する。例えば、２μｍ幅の大パターンで
は、パターン内のある一部分に、例えば０．２μｍの膨
らみが発生しても、ＬＰ−ＴＥＯＳ膜は下地ＷＳｉの他
の部分で繋がっているので、剥がれ迄は至らない。しか
し、例えば０．３μｍ幅の微細パターンでは、０．２μ
ｍの膨らみでも、ＬＰ−ＴＥＯＳ膜の剥がれが発生す
る。このメカニズムによる剥がれ発生は、ＬＰ−ＴＥＯ
Ｓ膜からの脱ガスが原因であり、更には、脱ガス種が下
地ＷＳｉと反応することが問題である。従って、このメ
カニズムによる剥がれを防止するには、ＬＰ−ＴＥＯＳ
膜からの脱ガスを防止し、更に脱ガス種と下地ＷＳｉと
の反応を防止することが必要である。
【００１０】以上の研究では、ＷＳｉ膜及びＬＰ−ＴＥ
ＯＳ膜を例に挙げて薄膜の剥がれ発生メカニズムを説明
したが、凸部状の層構造上の薄膜の剥がれのメカニズム
は、ＷＳｉ膜とＬＰ−ＴＥＯＳ膜との組み合わせに限ら
れることはなく、殆どの凸部状の層構造上の薄膜に適用
できると考えられる。
ＯＳ膜を例に挙げて薄膜の剥がれ発生メカニズムを説明
したが、凸部状の層構造上の薄膜の剥がれのメカニズム
は、ＷＳｉ膜とＬＰ−ＴＥＯＳ膜との組み合わせに限ら
れることはなく、殆どの凸部状の層構造上の薄膜に適用
できると考えられる。
【００１１】前記目的を達成するために、上記知見に基
づいて、本発明に係る半導体装置は、凸部状の層構造上
に凸部状の層構造の力学的ストレスを緩和する方向のス
トレスを有するストレス緩和層を備えた積層構造を基板
上に有することを特徴としている。ストレス緩和層のス
トレスは、凸部状の層構造の力学的ストレスを緩和する
方向のストレスであり、その大きさは、凸部状の層構造
の力学的ストレスを緩和するできる大きさでよく、また
ストレス緩和層の膜厚が厚ければ、ストレスは大きく、
薄ければ小さいので、従って、ストレス緩和層の膜厚
は、凸部状の層構造の力学的ストレスを緩和できる程度
の厚さとする。一般には、凸部状の層構造は引っ張り方
向のストレスを有するので、ストレス緩和層は圧縮方向
のストレスを有するようにする。
づいて、本発明に係る半導体装置は、凸部状の層構造上
に凸部状の層構造の力学的ストレスを緩和する方向のス
トレスを有するストレス緩和層を備えた積層構造を基板
上に有することを特徴としている。ストレス緩和層のス
トレスは、凸部状の層構造の力学的ストレスを緩和する
方向のストレスであり、その大きさは、凸部状の層構造
の力学的ストレスを緩和するできる大きさでよく、また
ストレス緩和層の膜厚が厚ければ、ストレスは大きく、
薄ければ小さいので、従って、ストレス緩和層の膜厚
は、凸部状の層構造の力学的ストレスを緩和できる程度
の厚さとする。一般には、凸部状の層構造は引っ張り方
向のストレスを有するので、ストレス緩和層は圧縮方向
のストレスを有するようにする。
【００１２】好適には、熱履歴によりストレス緩和層か
らガスとして放出される成分の拡散を阻止するガス拡散
阻止層を凸部状の層構造とストレス緩和層との間に形成
する。本発明に係る半導体装置の積層構造は、ＭＯＳＦ
ＥＴのゲート部に好適に適用できる。更に好適には、ス
トレス緩和層は５００℃以下の成膜温度でプラズマＣＶ
Ｄ法、又はスパッタ法により成膜されたＳｉ窒化膜であ
る。また、本発明を好適に適用できる半導体装置は、凸
部状の層構造の最上層が、遷移金属系シリサイド層、又
はＷ及びＭｏを含む高融点金属のシリサイド層である。
特に、Ｗポリサイド、又はＴｉＳｉ2 、ＣｏＳｉ2 等の
遷移金属系シリサイド層である場合に好適である。
らガスとして放出される成分の拡散を阻止するガス拡散
阻止層を凸部状の層構造とストレス緩和層との間に形成
する。本発明に係る半導体装置の積層構造は、ＭＯＳＦ
ＥＴのゲート部に好適に適用できる。更に好適には、ス
トレス緩和層は５００℃以下の成膜温度でプラズマＣＶ
Ｄ法、又はスパッタ法により成膜されたＳｉ窒化膜であ
る。また、本発明を好適に適用できる半導体装置は、凸
部状の層構造の最上層が、遷移金属系シリサイド層、又
はＷ及びＭｏを含む高融点金属のシリサイド層である。
特に、Ｗポリサイド、又はＴｉＳｉ2 、ＣｏＳｉ2 等の
遷移金属系シリサイド層である場合に好適である。
【００１３】本発明に係る半導体装置を製作するには、
基板上に、一の膜を成膜し、次いで一の膜上に一の膜の
力学的ストレスを緩和させるストレス緩和層を成膜し、
好適には、ストレス緩和層をマスクパターンとして一の
膜をパターニングする。
基板上に、一の膜を成膜し、次いで一の膜上に一の膜の
力学的ストレスを緩和させるストレス緩和層を成膜し、
好適には、ストレス緩和層をマスクパターンとして一の
膜をパターニングする。
【００１４】
【発明の実施の形態】以下に、実施例を挙げ、添付図面
を参照して、本発明の実施の形態を具体的かつ詳細に説
明する。実施例１ 本実施例は、本発明に係る半導体装置の製造方法の実施
例である。本実施例では、大面積部でのＷＳｉ膜の剥が
れを発生させないようにするために、ＷＳｉ膜の１０10
Ｐａ程度のテンシルストレスを緩和するストレス緩和層
として、ｐ−ＳｉＮ膜を使用している。ｐ−ＳｉＮ膜
は、プラズマＣＶＤ法により成膜されたＳｉＮ膜であっ
て、成膜の際のＣＶＤ電力を制御することにより、コン
プレッシブストレスを有する膜として成膜されている。
ｐ−ＳｉＮ膜のストレスの大きさは、膜厚を調整するこ
とにより、制御できる。また、ｐ−ＳｉＮ膜は、微少領
域での剥がれも防止させるために、Ｗを酸化させる物
質、例えばＨ2 Ｏ等の含有量の少ない膜であり、また絶
縁膜としても機能する。
を参照して、本発明の実施の形態を具体的かつ詳細に説
明する。実施例１ 本実施例は、本発明に係る半導体装置の製造方法の実施
例である。本実施例では、大面積部でのＷＳｉ膜の剥が
れを発生させないようにするために、ＷＳｉ膜の１０10
Ｐａ程度のテンシルストレスを緩和するストレス緩和層
として、ｐ−ＳｉＮ膜を使用している。ｐ−ＳｉＮ膜
は、プラズマＣＶＤ法により成膜されたＳｉＮ膜であっ
て、成膜の際のＣＶＤ電力を制御することにより、コン
プレッシブストレスを有する膜として成膜されている。
ｐ−ＳｉＮ膜のストレスの大きさは、膜厚を調整するこ
とにより、制御できる。また、ｐ−ＳｉＮ膜は、微少領
域での剥がれも防止させるために、Ｗを酸化させる物
質、例えばＨ2 Ｏ等の含有量の少ない膜であり、また絶
縁膜としても機能する。
【００１５】以下に、図１を参照して、実施例１の半導
体装置の製造方法を説明する。 （１）先ず、図１（ａ）に示すように、シリコン基板１
２上にＬＯＣＯＳ膜１４による素子分離領域を形成し、
更にゲート酸化処理を施して素子形成領域にゲート酸化
膜１６を形成する。更に、ゲート配線のためにポリＳｉ
膜及びＷＳｉ膜を全面に成膜し、パターニングして、ポ
リＳｉ膜１８及びＷＳｉ膜２０からなるゲート電極を形
成する。次いで、イオンインプランテーションによりＬ
ＤＤ不純物領域を形成した後、ＬＤＤサイドウォール２
２を形成し、次いでイオンインプランテーションにより
Ｓ／Ｄ不純物領域２４を形成する。これにより、図１
（ａ）に示すＭＯＳＦＥＴを形成することができる。 （２）次いで、図１（ｂ）に示すように、基板全面上に
プラズマＣＶＤ法により成膜するＳｉＮ膜（以下、簡単
にｐ−ＳｉＮ膜と言う）２６を以下の条件で成膜する。 成膜条件 ガス ：ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２６５／１００／４
０００sccm 圧力 ：５６５Ｐａ 温度 ：３５０℃ 膜厚 ：５０ｎｍ 成膜したｐ−ＳｉＮ膜は、下地ＷＳｉ膜のストレスを緩
和できる方向（圧縮方向）に約１０10Ｐａのストレスを
有する。従って、ＷＳｉ膜の引っ張り方向の１０10Ｐａ
程度のテンシルストレスを相殺し、また本ＳｉＮ膜はＨ
2 Ｏを含まない緻密な膜である。
体装置の製造方法を説明する。 （１）先ず、図１（ａ）に示すように、シリコン基板１
２上にＬＯＣＯＳ膜１４による素子分離領域を形成し、
更にゲート酸化処理を施して素子形成領域にゲート酸化
膜１６を形成する。更に、ゲート配線のためにポリＳｉ
膜及びＷＳｉ膜を全面に成膜し、パターニングして、ポ
リＳｉ膜１８及びＷＳｉ膜２０からなるゲート電極を形
成する。次いで、イオンインプランテーションによりＬ
ＤＤ不純物領域を形成した後、ＬＤＤサイドウォール２
２を形成し、次いでイオンインプランテーションにより
Ｓ／Ｄ不純物領域２４を形成する。これにより、図１
（ａ）に示すＭＯＳＦＥＴを形成することができる。 （２）次いで、図１（ｂ）に示すように、基板全面上に
プラズマＣＶＤ法により成膜するＳｉＮ膜（以下、簡単
にｐ−ＳｉＮ膜と言う）２６を以下の条件で成膜する。 成膜条件 ガス ：ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２６５／１００／４
０００sccm 圧力 ：５６５Ｐａ 温度 ：３５０℃ 膜厚 ：５０ｎｍ 成膜したｐ−ＳｉＮ膜は、下地ＷＳｉ膜のストレスを緩
和できる方向（圧縮方向）に約１０10Ｐａのストレスを
有する。従って、ＷＳｉ膜の引っ張り方向の１０10Ｐａ
程度のテンシルストレスを相殺し、また本ＳｉＮ膜はＨ
2 Ｏを含まない緻密な膜である。
【００１６】（３）次に、図１（ｃ）に示すように、ｐ
−ＳｉＮ膜２６上全面にＬＰ−ＴＥＯＳによるＳｉＯ2
膜２８を以下の条件でＣＶＤ法により成膜する。 成膜条件 ガス ：ＴＥＯＳ＝３００sccm 圧力 ：９３Ｐａ 温度 ：７００℃ 膜厚 ：２００ｎｍ （４）更に、ＬＰ−ＴＥＯＳによるＳｉＯ2 膜２８上に
ＳｉＯ2 層間膜３０を以下の条件でＣＶＤ法により成膜
する。 成膜条件 ガス ：ＴＥＯＳ＝５０sccm 圧力 ：４０Ｐａ 温度 ：７２０℃ 膜厚 ：６００ｎｍ （５）レジストパターニングを施し、以下の条件でドラ
イエッチングして、図１（ｃ）に示すように、接続孔３
２を形成する。 ドライエッチ条件 ガス ：Ｃ4 Ｆ8 ＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ
−ＳｉＮ膜２６上全面にＬＰ−ＴＥＯＳによるＳｉＯ2
膜２８を以下の条件でＣＶＤ法により成膜する。 成膜条件 ガス ：ＴＥＯＳ＝３００sccm 圧力 ：９３Ｐａ 温度 ：７００℃ 膜厚 ：２００ｎｍ （４）更に、ＬＰ−ＴＥＯＳによるＳｉＯ2 膜２８上に
ＳｉＯ2 層間膜３０を以下の条件でＣＶＤ法により成膜
する。 成膜条件 ガス ：ＴＥＯＳ＝５０sccm 圧力 ：４０Ｐａ 温度 ：７２０℃ 膜厚 ：６００ｎｍ （５）レジストパターニングを施し、以下の条件でドラ
イエッチングして、図１（ｃ）に示すように、接続孔３
２を形成する。 ドライエッチ条件 ガス ：Ｃ4 Ｆ8 ＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ
【００１７】（６）配線層を形成するために、図１
（ｄ）に示すように、それぞれ以下の条件で、Ｗ密着Ｔ
ｉＮ／Ｔｉ層３４を成膜し、次いで、接続孔内の埋め込
みのためにブランケットＷを成膜する。 Ｔｉ膜の成膜条件 パワー：８ｋＷ 成膜温度：１５０℃ ガス ：Ａｒ＝１００sccm 膜厚 ：１０ｎｍ 圧力 ：０．４７Ｐａ ＴｉＮ膜の成膜条件 パワー：５ｋＷ ガス ：Ａｒ／Ｎ2 ＝４０／２０sccm 圧力 ：０．４７Ｐａ 膜厚 ：７０ｎｍ Ｗブランケット膜の成膜条件 ガス ：Ａｒ／Ｎ2 ／Ｈ2 ／ＷＦ6 ＝２２００／３００
／５００／７５sccm 温度 ：４５０℃ 圧力 ：１０６４０Ｐａ 膜厚 ：４００ｎｍ
（ｄ）に示すように、それぞれ以下の条件で、Ｗ密着Ｔ
ｉＮ／Ｔｉ層３４を成膜し、次いで、接続孔内の埋め込
みのためにブランケットＷを成膜する。 Ｔｉ膜の成膜条件 パワー：８ｋＷ 成膜温度：１５０℃ ガス ：Ａｒ＝１００sccm 膜厚 ：１０ｎｍ 圧力 ：０．４７Ｐａ ＴｉＮ膜の成膜条件 パワー：５ｋＷ ガス ：Ａｒ／Ｎ2 ＝４０／２０sccm 圧力 ：０．４７Ｐａ 膜厚 ：７０ｎｍ Ｗブランケット膜の成膜条件 ガス ：Ａｒ／Ｎ2 ／Ｈ2 ／ＷＦ6 ＝２２００／３００
／５００／７５sccm 温度 ：４５０℃ 圧力 ：１０６４０Ｐａ 膜厚 ：４００ｎｍ
【００１８】（７）Ｗブランケット膜を以下の条件でエ
ッチバックして、Ｗプラグ電極３６を形成する。 エッチバック条件 ガス ：ＳＦ6 ＝５０sccm ＲＦパワー：１５０Ｗ 圧力 ：１．３３Ｐａ （８）Ａｌ／Ｔｉ配線を形成するために、それぞれ以下
の条件で、Ｔｉ膜３８を成膜し、次いでＳｉを含むＡｌ
合金からなるＡｌ膜４０をスパッタリングにより成膜す
る。 Ｔｉ成膜条件 ガス ：Ａｒ＝１００sccm パワー：４ｋＷ 成膜温度：１５０℃ 圧力 ：０．４７Ｐａ 膜厚 ：３０ｎｍ Ａｌ成膜条件 ガス ：Ａｒ＝５０sccm パワー：２２．５ｋＷ 成膜温度：１５０℃ 圧力 ：０．４７Ｐａ 膜厚 ：０．５μｍ
ッチバックして、Ｗプラグ電極３６を形成する。 エッチバック条件 ガス ：ＳＦ6 ＝５０sccm ＲＦパワー：１５０Ｗ 圧力 ：１．３３Ｐａ （８）Ａｌ／Ｔｉ配線を形成するために、それぞれ以下
の条件で、Ｔｉ膜３８を成膜し、次いでＳｉを含むＡｌ
合金からなるＡｌ膜４０をスパッタリングにより成膜す
る。 Ｔｉ成膜条件 ガス ：Ａｒ＝１００sccm パワー：４ｋＷ 成膜温度：１５０℃ 圧力 ：０．４７Ｐａ 膜厚 ：３０ｎｍ Ａｌ成膜条件 ガス ：Ａｒ＝５０sccm パワー：２２．５ｋＷ 成膜温度：１５０℃ 圧力 ：０．４７Ｐａ 膜厚 ：０．５μｍ
【００１９】（９）その後、レジストパターニング及び
ドライエッチでＡｌ／Ｔｉ配線層３８／４０を形成す
る。 ドライエッチング条件 ガス ：ＢＣｌ3 ／Ｃｌ2 ＝６０／９０sccm マイクロ波パワー：１０００Ｗ ＲＦパワー：５０Ｗ 圧力 ：０．０１６Ｐａ
ドライエッチでＡｌ／Ｔｉ配線層３８／４０を形成す
る。 ドライエッチング条件 ガス ：ＢＣｌ3 ／Ｃｌ2 ＝６０／９０sccm マイクロ波パワー：１０００Ｗ ＲＦパワー：５０Ｗ 圧力 ：０．０１６Ｐａ
【００２０】実施例２ 本実施例は、実施例１のｐ−ＳｉＮ膜に代えてＳｉＮ膜
をスパッタ法により形成する実施例であって、実施例１
の（２）工程に代えて以下の条件でＳｉＮ膜をスパッタ
リングにより成膜する。本実施例では、実施例１の
（２）工程を除いた他の工程は、実施例１と同様であ
る。 スパッタ条件 ガス ：Ａｒ＝５０sccm 圧力 ：０．４Ｐａ ＲＦ電力：４００Ｗ 基板温度：３００℃ 膜厚 ：５０ｎｍ
をスパッタ法により形成する実施例であって、実施例１
の（２）工程に代えて以下の条件でＳｉＮ膜をスパッタ
リングにより成膜する。本実施例では、実施例１の
（２）工程を除いた他の工程は、実施例１と同様であ
る。 スパッタ条件 ガス ：Ａｒ＝５０sccm 圧力 ：０．４Ｐａ ＲＦ電力：４００Ｗ 基板温度：３００℃ 膜厚 ：５０ｎｍ
【００２１】実施例３ 本実施例は、実施例１の変形で、ＷＳｉパッターニング
前にｐ−ＳｉＮ膜を成膜する例である。 （１）図２（ａ）に示すように、シリコン基板１２上に
ＬＯＣＯＳ膜１４による素子分離領域を形成し、次いで
ゲート酸化処理を施してゲート酸化膜１６を成膜し、ゲ
ート配線のためにポリＳｉ膜１８及びＷＳｉ膜２０を全
面に成膜する。 （２）次いで、図２（ｂ）に示すように、以下の条件で
プラズマＣＶＤ法よりｐ−ＳｉＮ膜２６を成膜する。 成膜条件 ガス ：ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２６５／１００／４
０００sccm 圧力 ：５６５Ｐａ 温度 ：３５０℃ 膜厚 ：５０ｎｍ （３）次に、基板全面にＬＰ−ＴＥＯＳによるＳｉＯ2
膜２８を以下の条件で成膜する。 形成条件 ガス ：ＴＥＯＳ＝３００sccm 圧力 ：９３Ｐａ 温度 ：７００℃ 膜厚 ：２００ｎｍ
前にｐ−ＳｉＮ膜を成膜する例である。 （１）図２（ａ）に示すように、シリコン基板１２上に
ＬＯＣＯＳ膜１４による素子分離領域を形成し、次いで
ゲート酸化処理を施してゲート酸化膜１６を成膜し、ゲ
ート配線のためにポリＳｉ膜１８及びＷＳｉ膜２０を全
面に成膜する。 （２）次いで、図２（ｂ）に示すように、以下の条件で
プラズマＣＶＤ法よりｐ−ＳｉＮ膜２６を成膜する。 成膜条件 ガス ：ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２６５／１００／４
０００sccm 圧力 ：５６５Ｐａ 温度 ：３５０℃ 膜厚 ：５０ｎｍ （３）次に、基板全面にＬＰ−ＴＥＯＳによるＳｉＯ2
膜２８を以下の条件で成膜する。 形成条件 ガス ：ＴＥＯＳ＝３００sccm 圧力 ：９３Ｐａ 温度 ：７００℃ 膜厚 ：２００ｎｍ
【００２２】（４）次いで、図２（ｃ）に示すように、
ゲート電極を形成する。 ｉ）先ず、以下の条件でエッチングしてＳｉＮ２６及び
ＳｉＯ2 膜２８をパターニングする。 エッチング条件 ガス ：ＣＨＦ3 ／Ｏ2 ＝４５／５sccm ＲＦパワー：１０００Ｗ 圧力 ：２．７Ｐａ ii) 次に、ゲートのドライエッチングを施す。 エッチング条件 ガス ：Ｃｌ2 ／Ｏ2 ＝７５／２sccm 圧力 ：０．４Ｐａ マイクロ波パワー：７５０Ｗ ＲＦバイアス：８０Ｗ オーバーエッチング条件 ガス ：ＨＢｒ／Ｏ2 ＝１２０／４sccm 圧力 ：１．３Ｐａ マイクロ波パワー：７５０Ｗ ＲＦバイアス：３０Ｗ
ゲート電極を形成する。 ｉ）先ず、以下の条件でエッチングしてＳｉＮ２６及び
ＳｉＯ2 膜２８をパターニングする。 エッチング条件 ガス ：ＣＨＦ3 ／Ｏ2 ＝４５／５sccm ＲＦパワー：１０００Ｗ 圧力 ：２．７Ｐａ ii) 次に、ゲートのドライエッチングを施す。 エッチング条件 ガス ：Ｃｌ2 ／Ｏ2 ＝７５／２sccm 圧力 ：０．４Ｐａ マイクロ波パワー：７５０Ｗ ＲＦバイアス：８０Ｗ オーバーエッチング条件 ガス ：ＨＢｒ／Ｏ2 ＝１２０／４sccm 圧力 ：１．３Ｐａ マイクロ波パワー：７５０Ｗ ＲＦバイアス：３０Ｗ
【００２３】（５）次いで、ＬＤＤインプランテーショ
ンを施す。 イオン注入条件 ｎ−チャネル イオン種：Ａｓ エネルギー：３５ｋｅＶ ドーズ量：３×１０13／ｃｍ2 ｐ−チャネル イオン種：Ｂ エネルギー：３０ＫｅＶ ドーズ量：３×１０13／ｃｍ2 （６）基板全面にＬＤＤサイドウォール用のＬＰ−ＴＥ
ＯＳによるＳｉＯ2 膜を形成する。 成膜条件 ガス ：ＴＥＯＳ＝３００sccm 圧力 ：９３Ｐａ 温度 ：７００℃ 膜厚 ：３００ｎｍ
ンを施す。 イオン注入条件 ｎ−チャネル イオン種：Ａｓ エネルギー：３５ｋｅＶ ドーズ量：３×１０13／ｃｍ2 ｐ−チャネル イオン種：Ｂ エネルギー：３０ＫｅＶ ドーズ量：３×１０13／ｃｍ2 （６）基板全面にＬＤＤサイドウォール用のＬＰ−ＴＥ
ＯＳによるＳｉＯ2 膜を形成する。 成膜条件 ガス ：ＴＥＯＳ＝３００sccm 圧力 ：９３Ｐａ 温度 ：７００℃ 膜厚 ：３００ｎｍ
【００２４】（７）以下のドライエッチング条件により
エッチバックを行って、ＬＤＤサイドウォール２２を形
成する。 ドライエッチ条件 ガス ：ＣＨＦ3 ／Ｏ2 ＝４５／５sccm ＲＦパワー：１０００Ｗ 圧力 ：２．７Ｐａ （８）更に、Ｓ／Ｄイオンインプランテーションを行っ
てＳ／Ｄ領域２４を形成し、次いで、１０００℃の温度
で１０秒の活性化熱処理を行う。 ｎ−チャネル イオン種：Ａｓ エネルギー：３０ｋｅＶ ドーズ量：３×１０15／ｃｍ2 ｐ−チャネル イオン種：ＢＦ2 エネルギー：３０ＫｅＶ ドーズ量：３×１０15／ｃｍ2 （９）以下、実施例１で行った工程（４）から（９）を
同様にして実施する。
エッチバックを行って、ＬＤＤサイドウォール２２を形
成する。 ドライエッチ条件 ガス ：ＣＨＦ3 ／Ｏ2 ＝４５／５sccm ＲＦパワー：１０００Ｗ 圧力 ：２．７Ｐａ （８）更に、Ｓ／Ｄイオンインプランテーションを行っ
てＳ／Ｄ領域２４を形成し、次いで、１０００℃の温度
で１０秒の活性化熱処理を行う。 ｎ−チャネル イオン種：Ａｓ エネルギー：３０ｋｅＶ ドーズ量：３×１０15／ｃｍ2 ｐ−チャネル イオン種：ＢＦ2 エネルギー：３０ＫｅＶ ドーズ量：３×１０15／ｃｍ2 （９）以下、実施例１で行った工程（４）から（９）を
同様にして実施する。
【００２５】本実施例では、以上の工程を経ることによ
り、実施例１に比べて、カバレージ不足に起因するスト
レスの微妙な変化が生じない。
り、実施例１に比べて、カバレージ不足に起因するスト
レスの微妙な変化が生じない。
【００２６】実施例４ 本実施例は、本発明に係る半導体装置の別の製造方法で
あって、水素バリア層として薄いＬＰ−ＳｉＮ膜をｐ−
ＳｉＮ膜の下に形成した例である。以下に、図３を参照
して、実施例４の半導体装置の製造方法を説明する。 （１）実施例１と同様にして、図３（ａ）に示すよう
に、シリコン基板１２上にＬＯＣＯＳ膜１４により素子
分離領域を形成し、更にゲート酸化処理を施して素子形
成領域にゲート酸化膜１６を形成する。更に、ゲート配
線のためにポリＳｉ膜及びＷＳｉ膜を全面に成膜し、パ
ターニングして、ポリＳｉ膜１８及びＷＳｉ膜２０から
なるゲート電極を形成する。次いで、イオンインプラン
テーションによりＬＤＤ不純物領域を形成し後、ＬＤＤ
サイドウォール２２を形成し、次いでイオンインプラン
テーションによりＳ／Ｄ不純物領域２４を形成する。
あって、水素バリア層として薄いＬＰ−ＳｉＮ膜をｐ−
ＳｉＮ膜の下に形成した例である。以下に、図３を参照
して、実施例４の半導体装置の製造方法を説明する。 （１）実施例１と同様にして、図３（ａ）に示すよう
に、シリコン基板１２上にＬＯＣＯＳ膜１４により素子
分離領域を形成し、更にゲート酸化処理を施して素子形
成領域にゲート酸化膜１６を形成する。更に、ゲート配
線のためにポリＳｉ膜及びＷＳｉ膜を全面に成膜し、パ
ターニングして、ポリＳｉ膜１８及びＷＳｉ膜２０から
なるゲート電極を形成する。次いで、イオンインプラン
テーションによりＬＤＤ不純物領域を形成し後、ＬＤＤ
サイドウォール２２を形成し、次いでイオンインプラン
テーションによりＳ／Ｄ不純物領域２４を形成する。
【００２７】（２）次いで、以下の条件で基板全面にＬ
Ｐ−ＳｉＮ膜４２を水素バリア層として成膜する。 成膜条件 ガス ：ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝９０／６００
／１０００sccm 圧力 ：５３Ｐａ 温度 ：７００℃ 膜厚 ：１０ｎｍ （３）更に、図３（ｂ）に示すように、以下の条件でＬ
Ｐ−ＳｉＮ膜４２上にｐ−ＳｉＮ膜４４をプラズマＣＶ
Ｄ法により成膜する。 成膜条件 ガス ：ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２６５／１００／４
０００sccm 圧力 ：５６５Ｐａ 温度 ：３５０℃ 膜厚 ：５０ｎｍ （４）以下、実施例１の工程（３）から（９）を同様に
して実施する。
Ｐ−ＳｉＮ膜４２を水素バリア層として成膜する。 成膜条件 ガス ：ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝９０／６００
／１０００sccm 圧力 ：５３Ｐａ 温度 ：７００℃ 膜厚 ：１０ｎｍ （３）更に、図３（ｂ）に示すように、以下の条件でＬ
Ｐ−ＳｉＮ膜４２上にｐ−ＳｉＮ膜４４をプラズマＣＶ
Ｄ法により成膜する。 成膜条件 ガス ：ＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２６５／１００／４
０００sccm 圧力 ：５６５Ｐａ 温度 ：３５０℃ 膜厚 ：５０ｎｍ （４）以下、実施例１の工程（３）から（９）を同様に
して実施する。
【００２８】実施例１では、ｐ−ＳｉＮ膜が直接ＭＯＳ
ＦＥＴ上に形成されているので、水素の影響で準位が発
生し、ＭＯＳＦＥＴの信頼性を悪化させる要因になるこ
ともある。そこで、本実施例では、下地シリサイドのス
トレスに影響を及ぼさない程度の非常に薄いＬＰ−Ｓｉ
Ｎを水素バリア層として形成し、その上にｐ−ＳｉＮ膜
を形成しているいる。これにより、本実施例は、実施例
１に比べてより信頼性の高い半導体装置を製造すること
ができる。
ＦＥＴ上に形成されているので、水素の影響で準位が発
生し、ＭＯＳＦＥＴの信頼性を悪化させる要因になるこ
ともある。そこで、本実施例では、下地シリサイドのス
トレスに影響を及ぼさない程度の非常に薄いＬＰ−Ｓｉ
Ｎを水素バリア層として形成し、その上にｐ−ＳｉＮ膜
を形成しているいる。これにより、本実施例は、実施例
１に比べてより信頼性の高い半導体装置を製造すること
ができる。
【００２９】実施例１〜４は、本発明装置及び方法を理
解するための一つの例示であって、本発明の目的が達成
されるのであるなら、他の方法を用いてもかまわない。
特に、ゲート材料としてＷポリサイドを有する構造に適
用したが、その他のシリサイドを有する構造、例えば、
Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド等の
遷移金属系シリサイドにも適用できる。また、シリサイ
ドと直接接している絶縁膜の材料として、ＳｉＮ膜や熱
酸化膜を用いているが、本材料以外で熱履歴の際の脱ガ
ス量が少なく、かつストレス制御が容易に行える材料で
あれば、適応できる。例えば、オキシナイトライド等の
絶縁膜でも良い。また、実施例では、ＭＯＳＦＥＴを例
にしたが、バイポーラ・トランジスタ、ＣＣＤ等のデバ
イス等で、凸部状の層構造上の薄膜の剥がれが生じる可
能性の有するデバイスにも、本発明は適用できる。
解するための一つの例示であって、本発明の目的が達成
されるのであるなら、他の方法を用いてもかまわない。
特に、ゲート材料としてＷポリサイドを有する構造に適
用したが、その他のシリサイドを有する構造、例えば、
Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド等の
遷移金属系シリサイドにも適用できる。また、シリサイ
ドと直接接している絶縁膜の材料として、ＳｉＮ膜や熱
酸化膜を用いているが、本材料以外で熱履歴の際の脱ガ
ス量が少なく、かつストレス制御が容易に行える材料で
あれば、適応できる。例えば、オキシナイトライド等の
絶縁膜でも良い。また、実施例では、ＭＯＳＦＥＴを例
にしたが、バイポーラ・トランジスタ、ＣＣＤ等のデバ
イス等で、凸部状の層構造上の薄膜の剥がれが生じる可
能性の有するデバイスにも、本発明は適用できる。
【００３０】
【発明の効果】本発明に係る半導体装置及びその製造方
法によれば、凸部状の層構造上の薄膜の剥がれが生じな
い積層構造を備えた半導体装置を製造できる。例えば、
狭い形成領域、広い形成領域にかかわず、安定してＷポ
リサイドを形成できる。従って、トランジスタルールの
縮小に対応して、剥がれ等の欠陥の無い薄膜Ｗポリサイ
ド・ゲートを形成できるので、高集積度、高動作周波
数、低電圧、低消費電力のＬＳＩ半導体装置、特にＭＰ
Ｕ等のデバイスを高い製品歩留りで製作することができ
る。また、本発明方法は、従来のプロセスの延長線上で
実施でき、特別な装置を必要としないので、半導体装置
の製作コストが上昇しない。更には、ＷＳｉ膜等の薄膜
剥がれが半導体装置の製造中に発生しないので、パーテ
ィクルが発生せず、半導体装置の製造歩留りが向上す
る。
法によれば、凸部状の層構造上の薄膜の剥がれが生じな
い積層構造を備えた半導体装置を製造できる。例えば、
狭い形成領域、広い形成領域にかかわず、安定してＷポ
リサイドを形成できる。従って、トランジスタルールの
縮小に対応して、剥がれ等の欠陥の無い薄膜Ｗポリサイ
ド・ゲートを形成できるので、高集積度、高動作周波
数、低電圧、低消費電力のＬＳＩ半導体装置、特にＭＰ
Ｕ等のデバイスを高い製品歩留りで製作することができ
る。また、本発明方法は、従来のプロセスの延長線上で
実施でき、特別な装置を必要としないので、半導体装置
の製作コストが上昇しない。更には、ＷＳｉ膜等の薄膜
剥がれが半導体装置の製造中に発生しないので、パーテ
ィクルが発生せず、半導体装置の製造歩留りが向上す
る。
【図１】図１（ａ）から（ｄ）は、本発明方法の実施例
１の工程毎の層構造を示す基板断面図である。
１の工程毎の層構造を示す基板断面図である。
【図２】図２（ａ）から（ｃ）は、本発明方法の実施例
３の工程毎の層構造を示す基板断面図である。
３の工程毎の層構造を示す基板断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明方法の実施例
４の工程毎の層構造を示す基板断面図である。
４の工程毎の層構造を示す基板断面図である。
【符号の説明】 １２……シリコン基板、１４……ＬＯＣＯＳ膜、１６…
…ゲート酸化膜、１８……ポリＳｉ膜、２０……ＷＳｉ
膜、２２……ＬＤＤサイドウォール、２４……Ｓ／Ｄ領
域、２６……ｐ−ＳｉＮ膜、２８……ＬＰ−ＴＥＯＳに
よるＳｉＯ2 膜、３０……ＳｉＯ2 層間膜、３２……接
続孔、３４……Ｗ密着ＴｉＮ／Ｔｉ層、３６……Ｗ電
極、３８……Ｔｉ膜、４０……Ａｌ膜、４２……ＬＰ−
ＳｉＮ膜、４４……ｐ−ＳｉＮ膜。
…ゲート酸化膜、１８……ポリＳｉ膜、２０……ＷＳｉ
膜、２２……ＬＤＤサイドウォール、２４……Ｓ／Ｄ領
域、２６……ｐ−ＳｉＮ膜、２８……ＬＰ−ＴＥＯＳに
よるＳｉＯ2 膜、３０……ＳｉＯ2 層間膜、３２……接
続孔、３４……Ｗ密着ＴｉＮ／Ｔｉ層、３６……Ｗ電
極、３８……Ｔｉ膜、４０……Ａｌ膜、４２……ＬＰ−
ＳｉＮ膜、４４……ｐ−ＳｉＮ膜。
Claims (13)
- 【請求項１】 凸部状の層構造上に凸部状の層構造の力
学的ストレスを緩和する方向のストレスを有するストレ
ス緩和層を備えた積層構造を基板上に有することを特徴
とする半導体装置。 - 【請求項２】 熱履歴によりストレス緩和層からガスと
して放出されたとしても凸部状の層構造の形成成分と反
応しないような成分で、ストレス緩和層が形成されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 熱履歴によりストレス緩和層からガスと
して放出される成分の拡散を阻止するガス拡散阻止層
が、凸部状の層構造とストレス緩和層との間に形成され
ていることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項４】 ガス拡散阻止層が、ストレス緩和層によ
る凸部状の層構造の力学的ストレスの緩和を妨げない膜
厚で形成されていることを特徴とする請求項３に記載の
半導体装置。 - 【請求項５】 凸部状の層構造が、ＭＯＳＦＥＴのゲー
ト部であることを特徴とする請求項１から４のうちのい
ずれか１項に記載の半導体装置。 - 【請求項６】 ストレス緩和層が、Ｓｉ窒化膜であるこ
とを特徴とする請求項１から５のうちのいずれか１項に
記載の半導体装置。 - 【請求項７】 Ｓｉ窒化膜が、５００℃以下の成膜温度
でプラズマＣＶＤ法、又はスパッタ法により成膜されて
いることを特徴とする請求項１から６のうちのいずれか
１項に記載の半導体装置。 - 【請求項８】 基板はＳｉ基板であり、ストレス緩和層
からガスとして放出される成分は水素であり、ガス拡散
阻止層は熱ＣＶＤ法により形成させたＳｉＮ膜であるこ
とを特徴とする請求項３から７のうちのいずれか１項に
記載の半導体装置。 - 【請求項９】 凸部状の層構造の最上層が、遷移金属系
シリサイド層又はＷ及びＭｏを含む高融点金属のシリサ
イド層であることを特徴とする請求項１から８のうちの
いずれか１項に記載の半導体装置。 - 【請求項１０】 基板上に、一の膜を成膜し、次いで一
の膜上に一の膜の力学的ストレスを緩和させるストレス
緩和層を成膜することを特徴とする半導体装置の製造方
法。 - 【請求項１１】 ストレス緩和層をマスクパターンとし
て一の膜をパターニングすることを特徴とする請求項１
０に記載の半導体装置の製造方法。 - 【請求項１２】 一の膜をオフセット膜として形成する
ことを特徴とする請求項１０又は１１に記載の半導体装
置の製造方法。 - 【請求項１３】 ストレス緩和層として、プラズマＣＶ
Ｄ法、又はスパッタ法により５００℃以下の成膜温度で
Ｓｉ窒化膜を成膜することを特徴とする請求項１０から
１２のうちのいずれか１項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19490396A JP3593804B2 (ja) | 1996-07-24 | 1996-07-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19490396A JP3593804B2 (ja) | 1996-07-24 | 1996-07-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041387A true JPH1041387A (ja) | 1998-02-13 |
| JP3593804B2 JP3593804B2 (ja) | 2004-11-24 |
Family
ID=16332260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19490396A Expired - Fee Related JP3593804B2 (ja) | 1996-07-24 | 1996-07-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3593804B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039219A (ja) * | 2004-06-04 | 2005-02-10 | Canon Inc | 固体撮像装置 |
| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
-
1996
- 1996-07-24 JP JP19490396A patent/JP3593804B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039219A (ja) * | 2004-06-04 | 2005-02-10 | Canon Inc | 固体撮像装置 |
| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
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| Publication number | Publication date |
|---|---|
| JP3593804B2 (ja) | 2004-11-24 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Effective date: 20040426 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040525 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040810 |
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| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040823 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100910 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20110910 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
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