JPH0964349A - 高融点シリサイドを持つ半導体装置とその製造方法 - Google Patents
高融点シリサイドを持つ半導体装置とその製造方法Info
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- JPH0964349A JPH0964349A JP21384995A JP21384995A JPH0964349A JP H0964349 A JPH0964349 A JP H0964349A JP 21384995 A JP21384995 A JP 21384995A JP 21384995 A JP21384995 A JP 21384995A JP H0964349 A JPH0964349 A JP H0964349A
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Abstract
(57)【要約】
【課題】 複雑なプロセスを用いることなく、しかも大
幅な工程像を招くことなく、高融点金属シリサイドを形
成するにもかかわらず、低抵抗な拡散層と高抵抗な拡散
層とを同時に形成することができる半導体装置とその製
造方法を提供すること。 【解決手段】 拡散層１６，１８の表面に高融点シリサ
イド２２ａ，２２ｂが形成してある半導体装置におい
て、同一半導体基板２上に形成された第１拡散層１６の
構造と第２拡散層１８の構造とが相違する。第１拡散層
１６は、たとえば保護回路と成るＭＯＳトランジスタの
ソース・ドレイン領域であり、第２拡散層１８は、保護
回路以外のたとえばメモリセル回路のためのＭＯＳトラ
ンジスタのソース・ドレイン領域である。第１拡散層１
６の表面の不純物濃度は、第２拡散層１８の表面の不純
物濃度よりも高く設定してある。拡散層１６の表面の不
純物濃度を高く設定することで、その表面に形成される
高融点金属のシリサイド化反応が不十分になり、結果的
に抵抗が下がらず高抵抗になる。
幅な工程像を招くことなく、高融点金属シリサイドを形
成するにもかかわらず、低抵抗な拡散層と高抵抗な拡散
層とを同時に形成することができる半導体装置とその製
造方法を提供すること。 【解決手段】 拡散層１６，１８の表面に高融点シリサ
イド２２ａ，２２ｂが形成してある半導体装置におい
て、同一半導体基板２上に形成された第１拡散層１６の
構造と第２拡散層１８の構造とが相違する。第１拡散層
１６は、たとえば保護回路と成るＭＯＳトランジスタの
ソース・ドレイン領域であり、第２拡散層１８は、保護
回路以外のたとえばメモリセル回路のためのＭＯＳトラ
ンジスタのソース・ドレイン領域である。第１拡散層１
６の表面の不純物濃度は、第２拡散層１８の表面の不純
物濃度よりも高く設定してある。拡散層１６の表面の不
純物濃度を高く設定することで、その表面に形成される
高融点金属のシリサイド化反応が不十分になり、結果的
に抵抗が下がらず高抵抗になる。
Description
【０００１】
【発明の属する技術分野】本発明は、拡散層の表面に高
融点金属シリサイドが形成してある半導体装置およびそ
の製造方法に関する。
融点金属シリサイドが形成してある半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】作今の素子の微細化、高速化の要求に対
し、拡散層およびゲート電極の低抵抗化が必須の技術で
あり、特に高融点金属シリサイド（Self Aligned Silic
ide)技術が広く開発され、一部の製品で既に実用化され
ている。
し、拡散層およびゲート電極の低抵抗化が必須の技術で
あり、特に高融点金属シリサイド（Self Aligned Silic
ide)技術が広く開発され、一部の製品で既に実用化され
ている。
【０００３】また、ＣＭＯＳ・ＦＥＴ回路を適用する半
導体装置においては、特に外部からの静電気による静電
破壊（ESD:Electro Static Discharge) から半導体装置
を保護するために、保護回路を用いていることも公知で
ある。高融点金属シリサイドを特に拡散層に用いた場
合、拡散層の抵抗が数Ω／□まで低抵抗化されているた
めに、保護回路の本来の能力が失われてしまい、様々な
破壊をもたらす。この原因は、保護回路中のＭＯＳトラ
ンジスタの拡散層の抵抗が低いために、外部からの特に
静電気のような高電圧に対して、従来拡散層の抵抗（〜
１００Ω／□）によってある程度“なまらせる”ことを
目的としていた機能が作用しないことに起因している。
また、半導体装置では、拡散層をある種の「抵抗」とし
て用いる場合もある。すなわち、現在の半導体装置にお
いては、拡散層の低抵抗化と同時に低抵抗化を行いたく
ない領域が同時に存在している。
導体装置においては、特に外部からの静電気による静電
破壊（ESD:Electro Static Discharge) から半導体装置
を保護するために、保護回路を用いていることも公知で
ある。高融点金属シリサイドを特に拡散層に用いた場
合、拡散層の抵抗が数Ω／□まで低抵抗化されているた
めに、保護回路の本来の能力が失われてしまい、様々な
破壊をもたらす。この原因は、保護回路中のＭＯＳトラ
ンジスタの拡散層の抵抗が低いために、外部からの特に
静電気のような高電圧に対して、従来拡散層の抵抗（〜
１００Ω／□）によってある程度“なまらせる”ことを
目的としていた機能が作用しないことに起因している。
また、半導体装置では、拡散層をある種の「抵抗」とし
て用いる場合もある。すなわち、現在の半導体装置にお
いては、拡散層の低抵抗化と同時に低抵抗化を行いたく
ない領域が同時に存在している。
【０００４】従来のサリサイドプロセスをそのまま半導
体装置に適用すると、シリサイド化反応を行うときに全
てのシリコン基板およびゲート電極のシリコン上が高融
点金属シリサイドとなり、同時に低抵抗化されてしまう
と言う問題が生じてしまう。
体装置に適用すると、シリサイド化反応を行うときに全
てのシリコン基板およびゲート電極のシリコン上が高融
点金属シリサイドとなり、同時に低抵抗化されてしまう
と言う問題が生じてしまう。
【０００５】
【発明が解決しようとする課題】この問題点を解決する
ために様々な提案がされており、特に保護回路について
は様々な提案がされているが、設計手法が煩雑であり特
にプロセス工程数が大幅に増加する問題があった（１９
８８年ＩＥＥＥ、ＩＥＤＭ８８第５８０頁〜第５８３
頁）。
ために様々な提案がされており、特に保護回路について
は様々な提案がされているが、設計手法が煩雑であり特
にプロセス工程数が大幅に増加する問題があった（１９
８８年ＩＥＥＥ、ＩＥＤＭ８８第５８０頁〜第５８３
頁）。
【０００６】また、保護回路などのように高抵抗な拡散
層を必要とする領域には高融点金属シリサイドを形成し
ない方法が提案させているが、プロセス工程数が増加し
てしまう等の問題が生じる。そこで、高融点金属シリサ
イドを形成する際に、低抵抗な高融点金属シリサイドの
形成は必須であるが、同時に、高抵抗な高融点金属シリ
サイドを形成する技術が必要とされていた。
層を必要とする領域には高融点金属シリサイドを形成し
ない方法が提案させているが、プロセス工程数が増加し
てしまう等の問題が生じる。そこで、高融点金属シリサ
イドを形成する際に、低抵抗な高融点金属シリサイドの
形成は必須であるが、同時に、高抵抗な高融点金属シリ
サイドを形成する技術が必要とされていた。
【０００７】本発明は、このような実状に鑑みてなさ
れ、複雑なプロセスを用いることなく、しかも大幅な工
程像を招くことなく、高融点金属シリサイドを形成する
にもかかわらず、低抵抗な拡散層と高抵抗な拡散層とを
同時に形成することができる半導体装置とその製造方法
を提供することを目的とする。
れ、複雑なプロセスを用いることなく、しかも大幅な工
程像を招くことなく、高融点金属シリサイドを形成する
にもかかわらず、低抵抗な拡散層と高抵抗な拡散層とを
同時に形成することができる半導体装置とその製造方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前述の問題点
に鑑み提案されたものであり、保護回路部分に形成され
るシリサイド膜の抵抗を高くすることにより、サリサイ
ドプロセスと保護回路との整合性を高め、かつ工程数の
大幅な増加を抑制することが可能となる半導体装置の構
造およびその製造方法を提供するものである。
に鑑み提案されたものであり、保護回路部分に形成され
るシリサイド膜の抵抗を高くすることにより、サリサイ
ドプロセスと保護回路との整合性を高め、かつ工程数の
大幅な増加を抑制することが可能となる半導体装置の構
造およびその製造方法を提供するものである。
【０００９】また、本発明は、高融点金属シリサイドを
形成する際に、従来の低抵抗（〜数Ω／□）な高融点金
属シリサイドに加えて、高抵抗（〜１００Ω／□）な高
融点金属シリサイドを、プロセス工程数の大幅な増加無
く形成することが可能となる半導体装置の構造およびそ
の製造方法に関するものである。
形成する際に、従来の低抵抗（〜数Ω／□）な高融点金
属シリサイドに加えて、高抵抗（〜１００Ω／□）な高
融点金属シリサイドを、プロセス工程数の大幅な増加無
く形成することが可能となる半導体装置の構造およびそ
の製造方法に関するものである。
【００１０】すなわち、本発明に係る第１の半導体装置
は、拡散層の表面に高融点シリサイドが形成してある半
導体装置において、同一半導体基板上に形成された第１
拡散層の構造と第２拡散層の構造とが相違することを特
徴とする。前記第１拡散層は、たとえば保護回路と成る
ＭＯＳトランジスタのソース・ドレイン領域であり、第
２拡散層は、保護回路以外のたとえばメモリセル回路の
ためのＭＯＳトランジスタのソース・ドレイン領域であ
る。
は、拡散層の表面に高融点シリサイドが形成してある半
導体装置において、同一半導体基板上に形成された第１
拡散層の構造と第２拡散層の構造とが相違することを特
徴とする。前記第１拡散層は、たとえば保護回路と成る
ＭＯＳトランジスタのソース・ドレイン領域であり、第
２拡散層は、保護回路以外のたとえばメモリセル回路の
ためのＭＯＳトランジスタのソース・ドレイン領域であ
る。
【００１１】前記第１拡散層の表面の不純物濃度は、前
記第２拡散層の表面の不純物濃度よりも高く設定してあ
る。拡散層の表面の不純物濃度を高く設定することで、
その表面に形成される高融点金属のシリサイド化反応が
不十分になり、結果的に抵抗が下がらず高抵抗になる。
たとえば保護回路用ＭＯＳトランジスタにおいては、そ
の拡散層が高抵抗になることが好ましい。
記第２拡散層の表面の不純物濃度よりも高く設定してあ
る。拡散層の表面の不純物濃度を高く設定することで、
その表面に形成される高融点金属のシリサイド化反応が
不十分になり、結果的に抵抗が下がらず高抵抗になる。
たとえば保護回路用ＭＯＳトランジスタにおいては、そ
の拡散層が高抵抗になることが好ましい。
【００１２】前記第１拡散層の深さが、前記第２拡散層
の深さよりも浅く形成してあることが好ましい。たとえ
ば保護回路用ＭＯＳトランジスタのソース・ドレイン領
域と成る第１拡散層においては、高抵抗になることが好
ましいことから、拡散層の表面にのみ不純物をイオン注
入すれば良く、拡散層の深さは浅い方が好ましい。
の深さよりも浅く形成してあることが好ましい。たとえ
ば保護回路用ＭＯＳトランジスタのソース・ドレイン領
域と成る第１拡散層においては、高抵抗になることが好
ましいことから、拡散層の表面にのみ不純物をイオン注
入すれば良く、拡散層の深さは浅い方が好ましい。
【００１３】本発明に係る第１の半導体装置の製造方法
は、半導体基板上に、第１拡散層を形成するための第１
イオン注入を行う工程と、前記半導体基板上の第１拡散
層と成る領域とは別の領域に、第２拡散層を形成するた
めの第２イオン注入を行う工程と、前記第１拡散層と成
る領域の表面と、第２拡散層と成る領域の表面とに、高
融点金属膜を形成する工程と、その後、熱処理を行うこ
とにより、第１拡散層と第２拡散層の表面に高融点金属
シリサイドを形成する工程とを有し、前記第１イオン注
入の条件と第２イオン注入の条件とが相違することを特
徴とする。
は、半導体基板上に、第１拡散層を形成するための第１
イオン注入を行う工程と、前記半導体基板上の第１拡散
層と成る領域とは別の領域に、第２拡散層を形成するた
めの第２イオン注入を行う工程と、前記第１拡散層と成
る領域の表面と、第２拡散層と成る領域の表面とに、高
融点金属膜を形成する工程と、その後、熱処理を行うこ
とにより、第１拡散層と第２拡散層の表面に高融点金属
シリサイドを形成する工程とを有し、前記第１イオン注
入の条件と第２イオン注入の条件とが相違することを特
徴とする。
【００１４】たとえば前記第１イオン注入時のドーズ量
が、前記第２イオン注入時のドーズ量よりも多いことが
好ましい。第１拡散層は、たとえば保護回路用ＭＯＳト
ランジスタのソース・ドレイン領域と成ることから、拡
散層の抵抗は高い方が好ましい。第１イオン注入時のド
ーズ量を多くすることで、拡散層の表面に形成される高
融点金属のシリサイド化が不十分になり、低抵抗化が十
分に図られず、高抵抗となるので好ましい。
が、前記第２イオン注入時のドーズ量よりも多いことが
好ましい。第１拡散層は、たとえば保護回路用ＭＯＳト
ランジスタのソース・ドレイン領域と成ることから、拡
散層の抵抗は高い方が好ましい。第１イオン注入時のド
ーズ量を多くすることで、拡散層の表面に形成される高
融点金属のシリサイド化が不十分になり、低抵抗化が十
分に図られず、高抵抗となるので好ましい。
【００１５】前記第１イオン注入時の注入エネルギー
が、前記第２イオン注入時の注入エネルギーよりも低い
ことが好ましい。注入エネルギーが高いほど、深い拡散
層を形成することができるが、第１イオン注入により形
成される拡散層は、比較的高抵抗の拡散層であることが
好ましいので、注入エネルギーも低いことが好ましい。
が、前記第２イオン注入時の注入エネルギーよりも低い
ことが好ましい。注入エネルギーが高いほど、深い拡散
層を形成することができるが、第１イオン注入により形
成される拡散層は、比較的高抵抗の拡散層であることが
好ましいので、注入エネルギーも低いことが好ましい。
【００１６】本発明に係る第２の半導体装置の製造方法
は、半導体基板上の第１拡散層となる領域と第２拡散層
となる領域とに、比較的低ドーズ量でイオン注入を行う
工程と、半導体基板上の第１拡散層となる部分にのみ、
さらにイオン注入を行う工程と、前記第１拡散層と成る
領域の表面と、第２拡散層と成る領域の表面とに、高融
点金属膜を形成する工程と、その後、熱処理を行うこと
により、第１拡散層と第２拡散層の表面に高融点金属シ
リサイドを形成する工程とを有する。
は、半導体基板上の第１拡散層となる領域と第２拡散層
となる領域とに、比較的低ドーズ量でイオン注入を行う
工程と、半導体基板上の第１拡散層となる部分にのみ、
さらにイオン注入を行う工程と、前記第１拡散層と成る
領域の表面と、第２拡散層と成る領域の表面とに、高融
点金属膜を形成する工程と、その後、熱処理を行うこと
により、第１拡散層と第２拡散層の表面に高融点金属シ
リサイドを形成する工程とを有する。
【００１７】たとえば保護回路用ＭＯＳトランジスタの
ソース・ドレイン領域となる第１拡散層の表面に形成さ
れる金属シリサイドは、高抵抗であることが好ましい。
高抵抗にするために、第１拡散層の表面の不純物濃度を
高くすることで、その表面に形成される高融点金属のシ
リサイド化が不十分になり、高抵抗化が図られることは
前述した通りである。この発明では、第２拡散層にイオ
ン注入される回数よりも第１拡散層にイオン注入される
回数を多くすることで、第１拡散層のシリサイド化を不
十分なものとし、高抵抗化を図っている。
ソース・ドレイン領域となる第１拡散層の表面に形成さ
れる金属シリサイドは、高抵抗であることが好ましい。
高抵抗にするために、第１拡散層の表面の不純物濃度を
高くすることで、その表面に形成される高融点金属のシ
リサイド化が不十分になり、高抵抗化が図られることは
前述した通りである。この発明では、第２拡散層にイオ
ン注入される回数よりも第１拡散層にイオン注入される
回数を多くすることで、第１拡散層のシリサイド化を不
十分なものとし、高抵抗化を図っている。
【００１８】本発明に係る第３の半導体装置の製造方法
は、 半導体基板上の第１拡散層となる領域の表面に
は、緩衝膜を成膜し、第２拡散層となる領域には緩衝膜
を形成せずに、第１拡散層と第２拡散層とを形成するた
めのイオン注入を行う工程と、前記緩衝膜を除去した後
に、前記第１拡散層と成る領域の表面と、第２拡散層と
成る領域の表面とに、高融点金属膜を形成する工程と、
その後、熱処理を行うことにより、第１拡散層と第２拡
散層の表面に高融点金属シリサイドを形成する工程とを
有する。
は、 半導体基板上の第１拡散層となる領域の表面に
は、緩衝膜を成膜し、第２拡散層となる領域には緩衝膜
を形成せずに、第１拡散層と第２拡散層とを形成するた
めのイオン注入を行う工程と、前記緩衝膜を除去した後
に、前記第１拡散層と成る領域の表面と、第２拡散層と
成る領域の表面とに、高融点金属膜を形成する工程と、
その後、熱処理を行うことにより、第１拡散層と第２拡
散層の表面に高融点金属シリサイドを形成する工程とを
有する。
【００１９】この本発明に係る第３の半導体装置の製造
方法では、第１拡散層の表面に緩衝膜が形成してある。
緩衝膜としては、たとえば酸化シリコン膜を用いること
ができる。第１拡散層の表面には、緩衝膜を通してイオ
ン注入することにより、イオン注入される不純物のピー
クを第１拡散層予定部の表面に持たせることができる。
その結果、第１拡散層の表面の不純物濃度を第２拡散層
のそれに比較して増大させることが可能になり、比較的
高抵抗の金属シリサイドと、比較的低抵抗の金属シリサ
イドとを同時に形成することができる。
方法では、第１拡散層の表面に緩衝膜が形成してある。
緩衝膜としては、たとえば酸化シリコン膜を用いること
ができる。第１拡散層の表面には、緩衝膜を通してイオ
ン注入することにより、イオン注入される不純物のピー
クを第１拡散層予定部の表面に持たせることができる。
その結果、第１拡散層の表面の不純物濃度を第２拡散層
のそれに比較して増大させることが可能になり、比較的
高抵抗の金属シリサイドと、比較的低抵抗の金属シリサ
イドとを同時に形成することができる。
【００２０】本発明に係る第２の半導体装置は、拡散層
の表面に高融点金属シリサイドが形成してある半導体装
置において、同一半導体基板上に形成された第１拡散層
の表面に形成された高融点金属シリサイドと第２拡散層
の表面に形成された高融点金属シリサイドとが異なる相
構造を有することを特徴とする。
の表面に高融点金属シリサイドが形成してある半導体装
置において、同一半導体基板上に形成された第１拡散層
の表面に形成された高融点金属シリサイドと第２拡散層
の表面に形成された高融点金属シリサイドとが異なる相
構造を有することを特徴とする。
【００２１】前記第１拡散層が、たとえば保護回路と成
るＭＯＳトランジスタのソース・ドレイン領域であり、
第２拡散層が、保護回路以外のたとえばメモリ回路のた
めのＭＯＳトランジスタのソース・ドレイン領域であ
る。前記第１拡散層の表面に形成された高融点金属シリ
サイドが、高抵抗相（Ｃ４９相）の高融点金属シリサイ
ドを含む。
るＭＯＳトランジスタのソース・ドレイン領域であり、
第２拡散層が、保護回路以外のたとえばメモリ回路のた
めのＭＯＳトランジスタのソース・ドレイン領域であ
る。前記第１拡散層の表面に形成された高融点金属シリ
サイドが、高抵抗相（Ｃ４９相）の高融点金属シリサイ
ドを含む。
【００２２】本発明に係る第４の半導体装置の製造方法
は、半導体基板上の第１拡散層を形成する予定領域にの
み、シリサイド化抑制用不純物を注入する工程と、半導
体基板上の第１拡散層の予定領域と第２拡散層の予定領
域とに、拡散層を形成するためのイオン注入を行う工程
と、前記第１拡散層と成る領域の表面と、第２拡散層と
成る領域の表面とに、高融点金属膜を形成する工程と、
その後、熱処理を行うことにより、第１拡散層と第２拡
散層との表面に高融点金属シリサイドを形成する工程と
を有し、前記第１拡散層の表面に形成された高融点金属
シリサイドの抵抗が、第２拡散層の表面に形成された高
融点金属シリサイドの抵抗よりも高いことを特徴とす
る。
は、半導体基板上の第１拡散層を形成する予定領域にの
み、シリサイド化抑制用不純物を注入する工程と、半導
体基板上の第１拡散層の予定領域と第２拡散層の予定領
域とに、拡散層を形成するためのイオン注入を行う工程
と、前記第１拡散層と成る領域の表面と、第２拡散層と
成る領域の表面とに、高融点金属膜を形成する工程と、
その後、熱処理を行うことにより、第１拡散層と第２拡
散層との表面に高融点金属シリサイドを形成する工程と
を有し、前記第１拡散層の表面に形成された高融点金属
シリサイドの抵抗が、第２拡散層の表面に形成された高
融点金属シリサイドの抵抗よりも高いことを特徴とす
る。
【００２３】前記シリサイド化抑制用不純物は、シリコ
ンイオン、窒素イオン、酸素イオンのうちのいずれかで
あることが好ましい。このようなシリサイド化抑制用不
純物を第１拡散相予定部にイオン注入することで、その
表面に形成される高融点金属のシリサイド化が抑制さ
れ、低抵抗化を部分的に抑制することができる。
ンイオン、窒素イオン、酸素イオンのうちのいずれかで
あることが好ましい。このようなシリサイド化抑制用不
純物を第１拡散相予定部にイオン注入することで、その
表面に形成される高融点金属のシリサイド化が抑制さ
れ、低抵抗化を部分的に抑制することができる。
【００２４】本発明に係る第５の半導体装置の製造方法
は、半導体基板上の第１拡散層を形成する予定領域にの
み、ノックオン層が形成されるように、拡散層を形成す
るためのイオン注入を行い、同時に、第２拡散層の予定
領域では、ノックオン層が形成されないように、拡散層
を形成するためのイオン注入を行う工程と、前記ノック
オン層を除去する工程と、前記第１拡散層と成る領域の
表面と、第２拡散層と成る領域の表面とに、高融点金属
膜を形成する工程と、その後、熱処理を行うことによ
り、第１拡散層と第２拡散層との表面に高融点金属シリ
サイドを形成する工程とを有し、前記第１拡散層の表面
に形成された高融点金属シリサイドの抵抗が、第２拡散
層の表面に形成された高融点金属シリサイドの抵抗より
も高いことを特徴とする。
は、半導体基板上の第１拡散層を形成する予定領域にの
み、ノックオン層が形成されるように、拡散層を形成す
るためのイオン注入を行い、同時に、第２拡散層の予定
領域では、ノックオン層が形成されないように、拡散層
を形成するためのイオン注入を行う工程と、前記ノック
オン層を除去する工程と、前記第１拡散層と成る領域の
表面と、第２拡散層と成る領域の表面とに、高融点金属
膜を形成する工程と、その後、熱処理を行うことによ
り、第１拡散層と第２拡散層との表面に高融点金属シリ
サイドを形成する工程とを有し、前記第１拡散層の表面
に形成された高融点金属シリサイドの抵抗が、第２拡散
層の表面に形成された高融点金属シリサイドの抵抗より
も高いことを特徴とする。
【００２５】前記ノックオン層は、たとえば酸化シリコ
ン膜を通してイオン注入することにより形成される。酸
化シリコン膜を介してイオン注入を行うことにより、ノ
ックオン現象が生じ、酸化シリコン膜中の酸原子が半導
体基板表面に飛び込み、酸素の高濃度層が形成され、シ
リサイド化反を行う際に反応が抑制され、結果として、
部分的に高抵抗な高融点金属シリサイドを形成すること
ができる。
ン膜を通してイオン注入することにより形成される。酸
化シリコン膜を介してイオン注入を行うことにより、ノ
ックオン現象が生じ、酸化シリコン膜中の酸原子が半導
体基板表面に飛び込み、酸素の高濃度層が形成され、シ
リサイド化反を行う際に反応が抑制され、結果として、
部分的に高抵抗な高融点金属シリサイドを形成すること
ができる。
【００２６】
【発明の実施の形態】以下、本発明に係る半導体装置お
よびその製造方法を、図面に示す実施例に基づき、詳細
に説明する。実施例１ 本実施例では、図１〜１１を用いて、保護回路を持つ半
導体装置にサリサイド（Salicide）・プロセスを適用す
る場合の半導体装置の製造方法について説明する。本実
施例では、ソース・ドレイン領域のイオン注入条件を、
保護回路とその他の部分（たとえばメモリー回路）とで
変えることで、保護回路中のＭＯＳトランジスタの拡散
層のシート抵抗のみを低抵抗化させない。
よびその製造方法を、図面に示す実施例に基づき、詳細
に説明する。実施例１ 本実施例では、図１〜１１を用いて、保護回路を持つ半
導体装置にサリサイド（Salicide）・プロセスを適用す
る場合の半導体装置の製造方法について説明する。本実
施例では、ソース・ドレイン領域のイオン注入条件を、
保護回路とその他の部分（たとえばメモリー回路）とで
変えることで、保護回路中のＭＯＳトランジスタの拡散
層のシート抵抗のみを低抵抗化させない。
【００２７】以下、詳述する。まず、図１に示すよう
に、単結晶シリコン基板などで構成された半導体基板２
上に素子分離領域４をＬＯＣＯＳ法（たとえば、950 °
C 、Wet 酸化）やトレンチ法により形成する。ウェル
（Well）領域には、トラジスタのパンチスルー（Puncht
hrough）抑制を目的とした埋め込み層の形成や、しきい
値電圧（Vth ）調整のためのイオン注入等を行う。その
後、ＭＯＳトランジスタのゲート酸化膜６およびゲート
電極８を形成する。
に、単結晶シリコン基板などで構成された半導体基板２
上に素子分離領域４をＬＯＣＯＳ法（たとえば、950 °
C 、Wet 酸化）やトレンチ法により形成する。ウェル
（Well）領域には、トラジスタのパンチスルー（Puncht
hrough）抑制を目的とした埋め込み層の形成や、しきい
値電圧（Vth ）調整のためのイオン注入等を行う。その
後、ＭＯＳトランジスタのゲート酸化膜６およびゲート
電極８を形成する。
【００２８】ここでゲート酸化膜６は、パイロジェニッ
ク（Pyrogenic ）酸化(850°C 、Ｈ 2 Ｏ／Ｏ2 ) により
８nm程度に形成し、ゲート電極８は、ポリシリコンを減
圧CVD により堆積し( たとえばＳｉＨ4 を原料ガスとし
て、堆積温度６２０°C)、フォトリソグラフィーとドラ
イエッチングとを用いて加工する。ここでゲート電極８
は、アモルファスシリコン等を用いても良い。ゲート電
極上にサリサイドを行わない場合は、オフセット酸化膜
をゲート電極上に形成したり、ＷＳｉ2 との複合膜( ポ
リサイド：Polycide) にしても良い。
ク（Pyrogenic ）酸化(850°C 、Ｈ 2 Ｏ／Ｏ2 ) により
８nm程度に形成し、ゲート電極８は、ポリシリコンを減
圧CVD により堆積し( たとえばＳｉＨ4 を原料ガスとし
て、堆積温度６２０°C)、フォトリソグラフィーとドラ
イエッチングとを用いて加工する。ここでゲート電極８
は、アモルファスシリコン等を用いても良い。ゲート電
極上にサリサイドを行わない場合は、オフセット酸化膜
をゲート電極上に形成したり、ＷＳｉ2 との複合膜( ポ
リサイド：Polycide) にしても良い。
【００２９】なお、図１およびその他の図面では、
（Ａ）に示す領域（第１拡散層領域）が保護回路とな
り、（Ｂ）に示す領域（第２拡散層領域）がその他の回
路（メモリ回路）と成る。次に、図２に示すように、Ｎ
ＭＯＳトランジスタのＬＤＤ（Lightly doped drain ）
となる領域１０を、イオン注入を用いて形成する。たと
えば、 Ａｓ+ を２０ｋｅＶ、６×１０12／ｃｍ2 の条件
で行う。また、図示はしていないが、ＰＭＯＳを形成す
る場合はＮＭＯＳ領域はレジスト等によりマスキングし
ておく。
（Ａ）に示す領域（第１拡散層領域）が保護回路とな
り、（Ｂ）に示す領域（第２拡散層領域）がその他の回
路（メモリ回路）と成る。次に、図２に示すように、Ｎ
ＭＯＳトランジスタのＬＤＤ（Lightly doped drain ）
となる領域１０を、イオン注入を用いて形成する。たと
えば、 Ａｓ+ を２０ｋｅＶ、６×１０12／ｃｍ2 の条件
で行う。また、図示はしていないが、ＰＭＯＳを形成す
る場合はＮＭＯＳ領域はレジスト等によりマスキングし
ておく。
【００３０】次に、図３に示すように、サイドウォール
１２の形成を行う。サイドウォール１２は、たとえば常
圧ＣＶＤにより形成されたＳｉＯ2 や、減圧のＴＥＯＳ
−ＣＶＤにより形成されたＳｉＯ2 や、ＳｉＮや、Ｏ3
−ＴＥＯＳ法により形成されたノンドープ酸化シリコン
（ＮＳＧ）膜などで構成され、これらの膜を１５０ｎｍ
程度成膜後、異方性ドライエッチングによりエッチバッ
クを行うことにより形成される。
１２の形成を行う。サイドウォール１２は、たとえば常
圧ＣＶＤにより形成されたＳｉＯ2 や、減圧のＴＥＯＳ
−ＣＶＤにより形成されたＳｉＯ2 や、ＳｉＮや、Ｏ3
−ＴＥＯＳ法により形成されたノンドープ酸化シリコン
（ＮＳＧ）膜などで構成され、これらの膜を１５０ｎｍ
程度成膜後、異方性ドライエッチングによりエッチバッ
クを行うことにより形成される。
【００３１】次に、図４に示すように、保護回路中のＮ
ＭＯＳトランジスタのソース・ドレイン領域のみにイオ
ン注入するために、その他の部分( たとえばメモリ) 等
のＮＭＯＳ領域をレジスト１４によりマスキングする。
次に、図４（Ａ）に示す保護回路中のＮＭＯＳのソース
・ドレイン領域１６を、Ａｓ+ 、６０ｋｅＶ、５×１０
15／ｃｍ2 の条件でイオン注入により形成する。
ＭＯＳトランジスタのソース・ドレイン領域のみにイオ
ン注入するために、その他の部分( たとえばメモリ) 等
のＮＭＯＳ領域をレジスト１４によりマスキングする。
次に、図４（Ａ）に示す保護回路中のＮＭＯＳのソース
・ドレイン領域１６を、Ａｓ+ 、６０ｋｅＶ、５×１０
15／ｃｍ2 の条件でイオン注入により形成する。
【００３２】その後、Ｏ2 アッシング等によりレジスト
１４の除去を行う。前記ソース・ドレイン領域１６を形
成するためのイオン注入条件に於いて、Ａｓ+ のドーズ
量を５×１０15／ｃｍ2 とすることで、このあとのサリ
サイド（Salicide）プロセスに於いて十分なサリサイド
反応が起こらないため、保護回路には、高抵抗なシリサ
イド膜が形成されることとなる。
１４の除去を行う。前記ソース・ドレイン領域１６を形
成するためのイオン注入条件に於いて、Ａｓ+ のドーズ
量を５×１０15／ｃｍ2 とすることで、このあとのサリ
サイド（Salicide）プロセスに於いて十分なサリサイド
反応が起こらないため、保護回路には、高抵抗なシリサ
イド膜が形成されることとなる。
【００３３】次に、図５に示すように、その他の部分の
ＮＭＯＳトランジスタのソース・ドレイン領域１８を形
成するために、保護回路中のＮＭＯＳトランジスタ領域
をレジスト１９によりマスキングする。この状態で、Ａ
ｓ+ 、６０ｋｅＶ、３×１０ 15／ｃｍ2 の条件でイオン
注入し、保護回路以外の部分のソース・ドレイン領域１
８を形成する。その後、Ｏ2 アッシング等によりレジス
ト１８の除去を行う。
ＮＭＯＳトランジスタのソース・ドレイン領域１８を形
成するために、保護回路中のＮＭＯＳトランジスタ領域
をレジスト１９によりマスキングする。この状態で、Ａ
ｓ+ 、６０ｋｅＶ、３×１０ 15／ｃｍ2 の条件でイオン
注入し、保護回路以外の部分のソース・ドレイン領域１
８を形成する。その後、Ｏ2 アッシング等によりレジス
ト１８の除去を行う。
【００３４】ここで注入した不純物を活性化するための
熱処理を、窒素雰囲気若しくはアンモニア雰囲気中で、
1000°C 、10秒のRTA （Rapid Thermal anneal）や、Fu
rnace Annealで行う( 図示省略) 。この後は通常のサリ
サイドプロセスにより、シリコンとの界面で高融点金属
のシリサイドを形成する。本実施例１では、一般的な２
ステップアニール法を用いてサリサイド化を行う。ま
ず、図６に示すように、基板２の全面に高融点金属２０
をCVD 法や蒸着法を用いて形成する。ここで高融点金属
２０は、たとえばTi、Co、Ni、Pt、等であり、その厚さ
は特に限定されないが、たとえば約30nm程度である。
熱処理を、窒素雰囲気若しくはアンモニア雰囲気中で、
1000°C 、10秒のRTA （Rapid Thermal anneal）や、Fu
rnace Annealで行う( 図示省略) 。この後は通常のサリ
サイドプロセスにより、シリコンとの界面で高融点金属
のシリサイドを形成する。本実施例１では、一般的な２
ステップアニール法を用いてサリサイド化を行う。ま
ず、図６に示すように、基板２の全面に高融点金属２０
をCVD 法や蒸着法を用いて形成する。ここで高融点金属
２０は、たとえばTi、Co、Ni、Pt、等であり、その厚さ
は特に限定されないが、たとえば約30nm程度である。
【００３５】次に、図７に示すように、サリサイド（Sa
licide：Self Aligned Silicide ）反応を行うために、
熱処理を行う。熱処理条件は、たとえば、窒素雰囲気中
で650 °C 、30秒である。この熱処理により、高融点金
属２０とシリコン基板２1 の界面、および高融点金属２
０とゲート電極８との界面において、サリサイド（Sili
cide）の反応が生じ、保護回路領域とその他の領域との
双方に、高融点金属シリサイド２２のＣ４９相が形成さ
れる。本シリサイド反応はアンモニア雰囲気中の熱処理
においても生じる。
licide：Self Aligned Silicide ）反応を行うために、
熱処理を行う。熱処理条件は、たとえば、窒素雰囲気中
で650 °C 、30秒である。この熱処理により、高融点金
属２０とシリコン基板２1 の界面、および高融点金属２
０とゲート電極８との界面において、サリサイド（Sili
cide）の反応が生じ、保護回路領域とその他の領域との
双方に、高融点金属シリサイド２２のＣ４９相が形成さ
れる。本シリサイド反応はアンモニア雰囲気中の熱処理
においても生じる。
【００３６】シリコン酸化膜で構成された素子分離領域
４およびサイドウォール１２上には、シリサイド反応を
起こさない高融点金属２０が残るため、図８に示すよう
に、たとえばアンモニア過水（ＮＨ3 ：Ｈ2 Ｏ2 : Ｈ2
Ｏ＝１：２：６、６０°C 、１０分) によって選択的に
エッチングを行う。この場合のエッチング液は、塩酸過
水および硫酸過水等でも良い。
４およびサイドウォール１２上には、シリサイド反応を
起こさない高融点金属２０が残るため、図８に示すよう
に、たとえばアンモニア過水（ＮＨ3 ：Ｈ2 Ｏ2 : Ｈ2
Ｏ＝１：２：６、６０°C 、１０分) によって選択的に
エッチングを行う。この場合のエッチング液は、塩酸過
水および硫酸過水等でも良い。
【００３７】図９に示すように、高融点金属シリサイド
２２のＣ４９相を低抵抗な高融点金属シリサイド２２ｂ
であるＣ５４相に相転移させるために、たとえば窒素雰
囲気中若しくはアンモニア雰囲気中において８００°
Ｃ、３０秒の熱処理を行う。このとき、図９（Ａ）に示
す保護回路中のＮＭＯＳトランジスタの拡散層上の高融
点金属シリサイド２２ａは、拡散層１６の不純物濃度、
特にＡｓ+ の濃度が高いために十分な反応が起きず、結
果的に抵抗が下がらない。
２２のＣ４９相を低抵抗な高融点金属シリサイド２２ｂ
であるＣ５４相に相転移させるために、たとえば窒素雰
囲気中若しくはアンモニア雰囲気中において８００°
Ｃ、３０秒の熱処理を行う。このとき、図９（Ａ）に示
す保護回路中のＮＭＯＳトランジスタの拡散層上の高融
点金属シリサイド２２ａは、拡散層１６の不純物濃度、
特にＡｓ+ の濃度が高いために十分な反応が起きず、結
果的に抵抗が下がらない。
【００３８】Ａｓ+ が高濃度にドープされた拡散層上で
は、シリサイド反応に於いて十分に抵抗が下がらないこ
とが報告されており、我々の検討でも５×１０15／ｃｍ
2 の濃度でイオン注入することで、シリサイドを形成し
ない場合と同程度の〜１００Ω／□程度の高抵抗層が形
成されることが分かっている。これに対し、ドーズ量を
３×１０15／ｃｍ2 まで低くすることで、５Ω／□まで
低抵抗化できることも分かっている。
は、シリサイド反応に於いて十分に抵抗が下がらないこ
とが報告されており、我々の検討でも５×１０15／ｃｍ
2 の濃度でイオン注入することで、シリサイドを形成し
ない場合と同程度の〜１００Ω／□程度の高抵抗層が形
成されることが分かっている。これに対し、ドーズ量を
３×１０15／ｃｍ2 まで低くすることで、５Ω／□まで
低抵抗化できることも分かっている。
【００３９】その後、図１０に示すように、通常の層間
絶縁膜２４を形成し、図１１に示すように、接続孔をタ
ングステンプラグ２６等を用いて形成し、Ａｌなどで構
成される金属配線２８を形成し、その上にパッシベーシ
ョン膜３０を成膜する。本実施例に係る半導体装置およ
びその製造方法では、保護回路部分に形成されるシリサ
イド膜の抵抗を高くすることにより、サリサイドプロセ
スと保護回路との整合性を高めることができる。また、
本実施例では、工程数の大幅な増加を抑制することが可
能となる。
絶縁膜２４を形成し、図１１に示すように、接続孔をタ
ングステンプラグ２６等を用いて形成し、Ａｌなどで構
成される金属配線２８を形成し、その上にパッシベーシ
ョン膜３０を成膜する。本実施例に係る半導体装置およ
びその製造方法では、保護回路部分に形成されるシリサ
イド膜の抵抗を高くすることにより、サリサイドプロセ
スと保護回路との整合性を高めることができる。また、
本実施例では、工程数の大幅な増加を抑制することが可
能となる。
【００４０】実施例２ 前記実施例１では、保護回路中のＮＭＯＳトランジスタ
の拡散層の不純物濃度を高くするために、その他の部分
とイオン注入を打ち分けているが、最終的に保護回路中
の拡散層の不純物濃度が高くなれば同様の効果が得られ
る。すなわち、まず、両方の拡散層に３×１０15／ｃｍ
2 のドーズ量でイオン注入を行った上で、抵抗を下げた
い部分のＮＭＯＳトランジスタのみレジストマスクで覆
い、保護回路中のＮＭＯＳトランジスタの拡散層に２×
１０15／ｃｍ2 のイオン注入を行うことで、所望の拡散
層濃度が得られる。
の拡散層の不純物濃度を高くするために、その他の部分
とイオン注入を打ち分けているが、最終的に保護回路中
の拡散層の不純物濃度が高くなれば同様の効果が得られ
る。すなわち、まず、両方の拡散層に３×１０15／ｃｍ
2 のドーズ量でイオン注入を行った上で、抵抗を下げた
い部分のＮＭＯＳトランジスタのみレジストマスクで覆
い、保護回路中のＮＭＯＳトランジスタの拡散層に２×
１０15／ｃｍ2 のイオン注入を行うことで、所望の拡散
層濃度が得られる。
【００４１】本実施例に係る製法では、前記実施例１と
同様な作用をそうすると共に、マスク枚数の低減にも寄
与する。実施例３ 拡散層の表面濃度の違いを利用した本発明の別の実施例
として、イオン注入を行うときのエネルギーを変えるこ
とでも同様の効果が得られる。すなわち、高融点金属の
シリサイドを形成して抵抗を下げたい部分のソース・ド
レイン形成用イオン注入は高エネルギー（６０ｋｅＶ程
度)で行い、高融点金属のシリサイドを形成しても抵抗
を下げたくない部分には低エネルギーイオン注入を行
い、表面付近にのみ不純物を注入し、不純物濃度を高め
る。
同様な作用をそうすると共に、マスク枚数の低減にも寄
与する。実施例３ 拡散層の表面濃度の違いを利用した本発明の別の実施例
として、イオン注入を行うときのエネルギーを変えるこ
とでも同様の効果が得られる。すなわち、高融点金属の
シリサイドを形成して抵抗を下げたい部分のソース・ド
レイン形成用イオン注入は高エネルギー（６０ｋｅＶ程
度)で行い、高融点金属のシリサイドを形成しても抵抗
を下げたくない部分には低エネルギーイオン注入を行
い、表面付近にのみ不純物を注入し、不純物濃度を高め
る。
【００４２】本実施例でも、前記実施例と同様な作用を
奏する。実施例４ 本実施例では、半導体基板上の保護回路となる領域の表
面には、酸化シリコンなどの緩衝膜を成膜し、その他の
回路となる領域には緩衝膜を形成せずに、ソース・ドレ
イン領域形成のためのイオン注入を行う。
奏する。実施例４ 本実施例では、半導体基板上の保護回路となる領域の表
面には、酸化シリコンなどの緩衝膜を成膜し、その他の
回路となる領域には緩衝膜を形成せずに、ソース・ドレ
イン領域形成のためのイオン注入を行う。
【００４３】このように保護回路と成る領域の表面に
は、緩衝膜を通してイオン注入することにより、イオン
注入される不純物分布のピークを、ソース・ドレイン領
域予定部の表面に持たせることができる。その結果、保
護回路用ソース・ドレイン領域の表面の不純物濃度を、
その他の回路のソース・ドレイン領域表面のそれに比較
して増大させることが可能になり、保護回路には比較的
高抵抗の金属シリサイドを形成し、その他の回路では、
比較的低抵抗の金属シリサイドを同時に形成することが
できる。
は、緩衝膜を通してイオン注入することにより、イオン
注入される不純物分布のピークを、ソース・ドレイン領
域予定部の表面に持たせることができる。その結果、保
護回路用ソース・ドレイン領域の表面の不純物濃度を、
その他の回路のソース・ドレイン領域表面のそれに比較
して増大させることが可能になり、保護回路には比較的
高抵抗の金属シリサイドを形成し、その他の回路では、
比較的低抵抗の金属シリサイドを同時に形成することが
できる。
【００４４】実施例５ 以下に、図１２〜１９を用いて、本発明に係る別の観点
に係る半導体装置およびその製造方法について説明す
る。本実施例では、高抵抗な高融点金属シリサイドを形
成する領域には、追加のイオン注入を行う事で、高抵抗
なシリサイドを形成する。
に係る半導体装置およびその製造方法について説明す
る。本実施例では、高抵抗な高融点金属シリサイドを形
成する領域には、追加のイオン注入を行う事で、高抵抗
なシリサイドを形成する。
【００４５】以下、詳述する。ただし、本実施例では、
前記実施例１において用いた図１〜３に示す工程が共通
するので、その説明は省略する。本実施例では、図３に
示すように、サイドウォール１２を前記実施例１と同様
にして形成した後、図１２に示すように、高抵抗な高融
点金属シリサイドを形成する領域（図１２〜１９におい
て（Ａ）の領域）にのみシリコン基板表面にイオン注入
を行う。このために、図１２に示すように、低抵抗な高
融点金属シリサイドを形成する領域（図１２〜１９にお
いて（Ｂ）の領域）をレジスト４０によりマスキングす
る。その状態で、図１２に示すように、イオン注入を行
う。その条件は、たとえば、Ｓｉ+ ( シリコンイオ
ン）、Ｎ+ （窒素イオン）、Ｏ+ （酸素イオン）等のう
ちのいずれかを、５〜１５ｋｅＶ、１×１０15／ｃｍ2
程度である。ここでのイオン注入の目的は、この後のプ
ロセスで行うシリサイド化反応を行う領域に、余分な不
純物を予め注入しておくことで、シリサイド化反応を抑
制するためである。
前記実施例１において用いた図１〜３に示す工程が共通
するので、その説明は省略する。本実施例では、図３に
示すように、サイドウォール１２を前記実施例１と同様
にして形成した後、図１２に示すように、高抵抗な高融
点金属シリサイドを形成する領域（図１２〜１９におい
て（Ａ）の領域）にのみシリコン基板表面にイオン注入
を行う。このために、図１２に示すように、低抵抗な高
融点金属シリサイドを形成する領域（図１２〜１９にお
いて（Ｂ）の領域）をレジスト４０によりマスキングす
る。その状態で、図１２に示すように、イオン注入を行
う。その条件は、たとえば、Ｓｉ+ ( シリコンイオ
ン）、Ｎ+ （窒素イオン）、Ｏ+ （酸素イオン）等のう
ちのいずれかを、５〜１５ｋｅＶ、１×１０15／ｃｍ2
程度である。ここでのイオン注入の目的は、この後のプ
ロセスで行うシリサイド化反応を行う領域に、余分な不
純物を予め注入しておくことで、シリサイド化反応を抑
制するためである。
【００４６】次に、図１３に示すように、ＭＯＳトラン
ジスタのソース・ドレイン領域１６，１８を形成するた
めに、イオン注入を行う。この条件は、たとえば、Ａｓ
+ 、６０ｋｅＶ、３×１０15／ｃｍ2 の条件である。こ
こで注入した不純物を活性化するための熱処理を、たと
えば窒素雰囲気若しくはアンモニア雰囲気中で1000°C
、10秒のRTA や、Fumace Anneal で行う( 図示省略)
。
ジスタのソース・ドレイン領域１６，１８を形成するた
めに、イオン注入を行う。この条件は、たとえば、Ａｓ
+ 、６０ｋｅＶ、３×１０15／ｃｍ2 の条件である。こ
こで注入した不純物を活性化するための熱処理を、たと
えば窒素雰囲気若しくはアンモニア雰囲気中で1000°C
、10秒のRTA や、Fumace Anneal で行う( 図示省略)
。
【００４７】この後は通常のサリサイドプロセスによ
り、シリコンとの界面で高融点金属のシリサイドを形成
する。本実施例では、一般的な２ステップアニール法を
用いる。まず、図１４に示すように、全面に高融点金属
２０をＣＶＤ法や蒸着法を用いて形成する。ここで高融
点金属２０は、たとえばTi、Co、Ni、 Pt 、等であり、
その厚さは、特に限定されないが、たとえば30nm程度で
ある。
り、シリコンとの界面で高融点金属のシリサイドを形成
する。本実施例では、一般的な２ステップアニール法を
用いる。まず、図１４に示すように、全面に高融点金属
２０をＣＶＤ法や蒸着法を用いて形成する。ここで高融
点金属２０は、たとえばTi、Co、Ni、 Pt 、等であり、
その厚さは、特に限定されないが、たとえば30nm程度で
ある。
【００４８】次に、図１５に示すように、サリサイド
（Salicide：Self Aligned Silicide）応を行うため
に、熱処理を行う。熱処理条件は、たとえば、窒素雰囲
気中で650 °C 、30秒である。この熱処理により、高融
点金属２０とシリコン基板２との界面、および高融点金
属２０とゲート電極８との界面において、サリサイド
（Silicide）の反応が生じ、（Ａ）に示す領域と（Ｂ）
に示すその他の領域との双方に、それぞれ高融点金属シ
リサイド２２ａ，２２ｂが形成される。本シリサイド反
応はアンモニア雰囲気中の熱処理においても生じる。こ
こで、（Ｂ）に示す領域でのシリサイド２２ｂは、十分
なシリサイド反応の後に形成され、Ｃ４９層で構成され
る。ところが、（Ａ）に示す領域では、図１３に示すイ
オン注入の影響で反応が不十分であり、Ｃ４９層の膜中
に高融点金属が多く含まれると考えられる。
（Salicide：Self Aligned Silicide）応を行うため
に、熱処理を行う。熱処理条件は、たとえば、窒素雰囲
気中で650 °C 、30秒である。この熱処理により、高融
点金属２０とシリコン基板２との界面、および高融点金
属２０とゲート電極８との界面において、サリサイド
（Silicide）の反応が生じ、（Ａ）に示す領域と（Ｂ）
に示すその他の領域との双方に、それぞれ高融点金属シ
リサイド２２ａ，２２ｂが形成される。本シリサイド反
応はアンモニア雰囲気中の熱処理においても生じる。こ
こで、（Ｂ）に示す領域でのシリサイド２２ｂは、十分
なシリサイド反応の後に形成され、Ｃ４９層で構成され
る。ところが、（Ａ）に示す領域では、図１３に示すイ
オン注入の影響で反応が不十分であり、Ｃ４９層の膜中
に高融点金属が多く含まれると考えられる。
【００４９】シリコン酸化膜で構成された素子分離領域
４およびサイドウォール１２上には、シリサイド反応を
起こさない高融点金属２０が残るため、図１６に示すよ
うに、たとえばアンモニア過水（ＮＨ3 ：Ｈ2 Ｏ2 : Ｈ
2 Ｏ＝１：２：６、６０°C、１０分) によって選択的
にエッチングを行う。この場合のエッチング液は、塩酸
過水および硫酸過水等でも良い。
４およびサイドウォール１２上には、シリサイド反応を
起こさない高融点金属２０が残るため、図１６に示すよ
うに、たとえばアンモニア過水（ＮＨ3 ：Ｈ2 Ｏ2 : Ｈ
2 Ｏ＝１：２：６、６０°C、１０分) によって選択的
にエッチングを行う。この場合のエッチング液は、塩酸
過水および硫酸過水等でも良い。
【００５０】次に、Ｃ４９相の高融点金属シリサイド２
２ｂをＣ５４相の高融点金属シリサイドに相転移させる
ために、たとえば窒素雰囲気中若しくてはアルゴン雰囲
気中において、図１７に示すように、８００°Ｃ、３０
秒の熱処理を行う。この結果、シリサイド２２ｂは低抵
抗な高融点金属シリサイドＣ５４相（〜５Ω／□）と成
るが、（Ａ）に示す領域のシリサイド２２ａは、高融点
金属シリサイドＣ４９相、高融点金属シリサイドＣ５９
相および高融点金属を含む膜であり、抵抗が十分高い。
この抵抗値の違いは前述したとおりである。
２ｂをＣ５４相の高融点金属シリサイドに相転移させる
ために、たとえば窒素雰囲気中若しくてはアルゴン雰囲
気中において、図１７に示すように、８００°Ｃ、３０
秒の熱処理を行う。この結果、シリサイド２２ｂは低抵
抗な高融点金属シリサイドＣ５４相（〜５Ω／□）と成
るが、（Ａ）に示す領域のシリサイド２２ａは、高融点
金属シリサイドＣ４９相、高融点金属シリサイドＣ５９
相および高融点金属を含む膜であり、抵抗が十分高い。
この抵抗値の違いは前述したとおりである。
【００５１】その後、図１８に示すように、通常の層間
絶縁膜２４を形成し、図１９に示すように、接続孔をタ
ングステンプラグ２６等を用いて形成し、Ａｌなどで構
成される金属配線２８を形成し、その上にパッシベーシ
ョン膜３０を成膜する。本実施例に係る半導体装置およ
びその製造方法では、保護回路部分などの高抵抗が要求
される領域に形成されるシリサイド膜の抵抗を高くする
ことにより、サリサイドプロセスと高抵抗が要求される
領域との整合性を高めることができる。また、本実施例
では、工程数の大幅な増加を抑制することが可能とな
る。
絶縁膜２４を形成し、図１９に示すように、接続孔をタ
ングステンプラグ２６等を用いて形成し、Ａｌなどで構
成される金属配線２８を形成し、その上にパッシベーシ
ョン膜３０を成膜する。本実施例に係る半導体装置およ
びその製造方法では、保護回路部分などの高抵抗が要求
される領域に形成されるシリサイド膜の抵抗を高くする
ことにより、サリサイドプロセスと高抵抗が要求される
領域との整合性を高めることができる。また、本実施例
では、工程数の大幅な増加を抑制することが可能とな
る。
【００５２】実施例６ 前記実施例５では、イオン注入を行うことで高抵抗な高
融点金属シリサイドを形成したが、ソース・ドレインイ
オン注入を行う際に、酸素原子のノックオン（Knock-o
n）を利用しても同様の効果が得られる。この場合は図
示はしないが、以下の方法で形成する。
融点金属シリサイドを形成したが、ソース・ドレインイ
オン注入を行う際に、酸素原子のノックオン（Knock-o
n）を利用しても同様の効果が得られる。この場合は図
示はしないが、以下の方法で形成する。
【００５３】１）ソース・ドレインイオン注入を行う前
に、高抵抗な高融点金属シリサイドを形成する領域にの
みシリコン酸化膜を形成する。この場合のシリコン酸化
膜はたとえば、常圧ＣＶＤにより形成されたＳｉＯ2
や、減圧のＴＥＯＳ−ＣＶＤにより形成されたＳｉＯ2
や、ＳｉＮや、Ｏ3 −ＴＥＯＳ法により形成されたノン
ドープ酸化シリコン（ＮＳＧ）膜、ＰＳＧ膜、ＢＰＳＧ
膜などで構成され、その膜厚は、約１０nm程度である。
に、高抵抗な高融点金属シリサイドを形成する領域にの
みシリコン酸化膜を形成する。この場合のシリコン酸化
膜はたとえば、常圧ＣＶＤにより形成されたＳｉＯ2
や、減圧のＴＥＯＳ−ＣＶＤにより形成されたＳｉＯ2
や、ＳｉＮや、Ｏ3 −ＴＥＯＳ法により形成されたノン
ドープ酸化シリコン（ＮＳＧ）膜、ＰＳＧ膜、ＢＰＳＧ
膜などで構成され、その膜厚は、約１０nm程度である。
【００５４】２）高抵抗な高融点金属シリサイドを形成
する領域では、このシリコン酸化膜を通して、低抵抗な
高融点金属シリサイドを形成する領域では、シリコン基
板に直に、ソース・ドレインを形成するための不純物イ
オン（Nch領域では、たとえば砒素、Pch 領域ではたと
えばボロンやフッ化ボロン等のイオンである）注入を行
う。この場合のイオン注入のエネルギーは、シリコン基
板とシリコン酸化膜の界面付近にRp(Projected Range：
射影飛程)が来るように設定する。この条件でイオン注
入を行うことで、シリコン酸化膜中の酸素原子がシリコ
ン基板中へ打ち込まれ、シリサイド化反応を行う際に反
応が抑制され、結果として高抵抗な高融点金属シリサイ
ドが形成される。
する領域では、このシリコン酸化膜を通して、低抵抗な
高融点金属シリサイドを形成する領域では、シリコン基
板に直に、ソース・ドレインを形成するための不純物イ
オン（Nch領域では、たとえば砒素、Pch 領域ではたと
えばボロンやフッ化ボロン等のイオンである）注入を行
う。この場合のイオン注入のエネルギーは、シリコン基
板とシリコン酸化膜の界面付近にRp(Projected Range：
射影飛程)が来るように設定する。この条件でイオン注
入を行うことで、シリコン酸化膜中の酸素原子がシリコ
ン基板中へ打ち込まれ、シリサイド化反応を行う際に反
応が抑制され、結果として高抵抗な高融点金属シリサイ
ドが形成される。
【００５５】変形例 本発明は、上記の実施例に限定されるものでなく、種類
の変形が可能である。たとえばサリサイド反応を１ステ
ップで行う場合や、ゲート電極には高融点金属シリサイ
ドを形成しない場合、ＳＡＣ（Self Alignde Contact)
を用いるためにゲート電極上にオフセット酸化膜を形成
するなど多種多様の変形が可能である。
の変形が可能である。たとえばサリサイド反応を１ステ
ップで行う場合や、ゲート電極には高融点金属シリサイ
ドを形成しない場合、ＳＡＣ（Self Alignde Contact)
を用いるためにゲート電極上にオフセット酸化膜を形成
するなど多種多様の変形が可能である。
【００５６】また、本発明は、メモリに限らず、ゲート
アレイやスタンダードセル等でも、シリサイド反応に於
いて通常の低抵抗な高融点シリサイドに加えて、高抵抗
な高融点金属シリサイドを形成したい場合には全て適用
できる。
アレイやスタンダードセル等でも、シリサイド反応に於
いて通常の低抵抗な高融点シリサイドに加えて、高抵抗
な高融点金属シリサイドを形成したい場合には全て適用
できる。
【００５７】
【発明の効果】以上説明してきたように、本発明によれ
ば、 サリサイドプロセスを用いても、保護回路部分の抵抗
は低抵抗化されないため、従来の設計技術、回路技術を
用いて保護回路を形成できる。
ば、 サリサイドプロセスを用いても、保護回路部分の抵抗
は低抵抗化されないため、従来の設計技術、回路技術を
用いて保護回路を形成できる。
【００５８】また、本発明では、たとえば埋め込み拡
散層の様な複雑な複雑なプロセスを行う必要がないた
め、工程数の大幅な増加を抑えることができる。 本発明では、保護回路の構造が従来と変わらないた
め、サリサイドを用いたときに生じる保護回路部分の面
積増大によるセルサイズの増大が無い。
散層の様な複雑な複雑なプロセスを行う必要がないた
め、工程数の大幅な増加を抑えることができる。 本発明では、保護回路の構造が従来と変わらないた
め、サリサイドを用いたときに生じる保護回路部分の面
積増大によるセルサイズの増大が無い。
【００５９】本発明では、拡散層に高融点シリサイド
を用いても、拡散層を従来と同様に「抵抗」として用い
ることができる。
を用いても、拡散層を従来と同様に「抵抗」として用い
ることができる。
【図１】図１は本発明に係る半導体装置の製造方法を示
し、図１（Ａ）は保護回路部分の要部断面図であり、図
１（Ｂ）はその他の回路部分の要部断面図である。
し、図１（Ａ）は保護回路部分の要部断面図であり、図
１（Ｂ）はその他の回路部分の要部断面図である。
【図２】図２は図１の続きの工程を示し、図２（Ａ）は
保護回路部分の要部断面図であり、図２（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図２（Ｂ）はその他
の回路部分の要部断面図である。
【図３】図３は図２の続きの工程を示し、図３（Ａ）は
保護回路部分の要部断面図であり、図３（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図３（Ｂ）はその他
の回路部分の要部断面図である。
【図４】図４は図３の続きの工程を示し、図４（Ａ）は
保護回路部分の要部断面図であり、図４（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図４（Ｂ）はその他
の回路部分の要部断面図である。
【図５】図５は図４の続きの工程を示し、図５（Ａ）は
保護回路部分の要部断面図であり、図５（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図５（Ｂ）はその他
の回路部分の要部断面図である。
【図６】図６は図５の続きの工程を示し、図６（Ａ）は
保護回路部分の要部断面図であり、図６（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図６（Ｂ）はその他
の回路部分の要部断面図である。
【図７】図７は図６の続きの工程を示し、図７（Ａ）は
保護回路部分の要部断面図であり、図７（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図７（Ｂ）はその他
の回路部分の要部断面図である。
【図８】図８は図７の続きの工程を示し、図８（Ａ）は
保護回路部分の要部断面図であり、図８（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図８（Ｂ）はその他
の回路部分の要部断面図である。
【図９】図９は図８の続きの工程を示し、図９（Ａ）は
保護回路部分の要部断面図であり、図９（Ｂ）はその他
の回路部分の要部断面図である。
保護回路部分の要部断面図であり、図９（Ｂ）はその他
の回路部分の要部断面図である。
【図１０】図１０は図９の続きの工程を示し、図１０
（Ａ）は保護回路部分の要部断面図であり、図１０
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１０
（Ｂ）はその他の回路部分の要部断面図である。
【図１１】図１１は図１０の続きの工程を示し、図１１
（Ａ）は保護回路部分の要部断面図であり、図１１
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１１
（Ｂ）はその他の回路部分の要部断面図である。
【図１２】図１２は本発明の他の実施例に係る半導体装
置の製造方法を示し、図１２（Ａ）は保護回路部分の要
部断面図であり、図１２（Ｂ）はその他の回路部分の要
部断面図である。
置の製造方法を示し、図１２（Ａ）は保護回路部分の要
部断面図であり、図１２（Ｂ）はその他の回路部分の要
部断面図である。
【図１３】図１３は図１２の続きの工程を示し、図１３
（Ａ）は保護回路部分の要部断面図であり、図１３
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１３
（Ｂ）はその他の回路部分の要部断面図である。
【図１４】図１４は図１３の続きの工程を示し、図１４
（Ａ）は保護回路部分の要部断面図であり、図１４
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１４
（Ｂ）はその他の回路部分の要部断面図である。
【図１５】図１５は図１４の続きの工程を示し、図１５
（Ａ）は保護回路部分の要部断面図であり、図１５
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１５
（Ｂ）はその他の回路部分の要部断面図である。
【図１６】図１６は図１５の続きの工程を示し、図１６
（Ａ）は保護回路部分の要部断面図であり、図１６
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１６
（Ｂ）はその他の回路部分の要部断面図である。
【図１７】図１７は図１６の続きの工程を示し、図１７
（Ａ）は保護回路部分の要部断面図であり、図１７
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１７
（Ｂ）はその他の回路部分の要部断面図である。
【図１８】図１８は図１７の続きの工程を示し、図１８
（Ａ）は保護回路部分の要部断面図であり、図１８
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１８
（Ｂ）はその他の回路部分の要部断面図である。
【図１９】図１９は図１８の続きの工程を示し、図１９
（Ａ）は保護回路部分の要部断面図であり、図１９
（Ｂ）はその他の回路部分の要部断面図である。
（Ａ）は保護回路部分の要部断面図であり、図１９
（Ｂ）はその他の回路部分の要部断面図である。
２… 半導体基板 ４… 素子分離領域 ６… ゲート酸化膜 ８… ゲート電極 １０… ＬＤＤ領域 １２… サイドウォール １４… レジスト １６，１８… ソース・ドレイン領域 １９… レジスト ２０… 高融点金属 ２２，２２ａ，２２ｂ… 高融点金属シリサイド ２４… 層間絶縁膜
Claims (20)
- 【請求項１】 拡散層の表面に高融点シリサイドが形成
してある半導体装置において、 同一半導体基板上に形成された第１拡散層の構造と第２
拡散層の構造とが相違する半導体装置。 - 【請求項２】 前記第１拡散層が、保護回路と成るＭＯ
Ｓトランジスタのソース・ドレイン領域であり、第２拡
散層が、保護回路以外の回路のためのＭＯＳトランジス
タのソース・ドレイン領域である請求項１に記載の半導
体装置。 - 【請求項３】 前記第１拡散層の表面の不純物濃度を、
前記第２拡散層の表面の不純物濃度よりも高く設定して
ある請求項１または２に記載の半導体装置。 - 【請求項４】 前記第１拡散層の深さが、前記第２拡散
層の深さよりも浅く形成してある請求項１〜３のいずれ
かに記載の半導体装置。 - 【請求項５】 拡散層の表面に高融点金属シリサイドが
形成してある半導体装置を製造する方法において、 半導体基板上に、第１拡散層を形成するための第１イオ
ン注入を行う工程と、 前記半導体基板上の第１拡散層と成る領域とは別の領域
に、第２拡散層を形成するための第２イオン注入を行う
工程と、 前記第１拡散層と成る領域の表面と、第２拡散層と成る
領域の表面とに、高融点金属膜を形成する工程と、 その後、熱処理を行うことにより、第１拡散層と第２拡
散層の表面に高融点金属シリサイドを形成する工程とを
有し、 前記第１イオン注入の条件と第２イオン注入の条件とが
相違することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１拡散層が、保護回路と成るＭＯ
Ｓトランジスタのソース・ドレイン領域であり、第２拡
散層が、保護回路以外の回路のためのＭＯＳトランジス
タのソース・ドレイン領域である請求項５に記載の半導
体装置の製造方法。 - 【請求項７】 前記第１イオン注入時のドーズ量が、前
記第２イオン注入時のドーズ量よりも多いことを特徴と
する請求項５または６に記載の半導体装置の製造方法。 - 【請求項８】 前記第１イオン注入時の注入エネルギー
が、前記第２イオン注入時の注入エネルギーよりも低い
ことを特徴とする請求項５〜７のいずれかに記載の半導
体装置の製造方法。 - 【請求項９】 拡散層の表面に高融点金属シリサイドが
形成してある半導体装置を製造する方法において、 半導体基板上の第１拡散層となる領域と第２拡散層とな
る領域とに、比較的低ドーズ量でイオン注入を行う工程
と、 半導体基板上の第１拡散層となる部分にのみ、さらにイ
オン注入を行う工程と、 前記第１拡散層と成る領域の表面と、第２拡散層と成る
領域の表面とに、高融点金属膜を形成する工程と、 その後、熱処理を行うことにより、第１拡散層と第２拡
散層の表面に高融点金属シリサイドを形成する工程とを
有する半導体装置の製造方法。 - 【請求項１０】 前記第１拡散層が、保護回路と成るＭ
ＯＳトランジスタのソース・ドレイン領域であり、第２
拡散層が、保護回路以外の回路のためのＭＯＳトランジ
スタのソース・ドレイン領域である請求項９に記載の半
導体装置の製造方法。 - 【請求項１１】 拡散層の表面に高融点金属シリサイド
が形成してある半導装置を製造する方法において、 半導体基板上の第１拡散層となる領域の表面には、緩衝
膜を成膜し、第２拡散層となる領域には緩衝膜を形成せ
ずに、第１拡散層と第２拡散層とを形成するためのイオ
ン注入を行う工程と、 前記緩衝膜を除去した後に、前記第１拡散層と成る領域
の表面と、第２拡散層と成る領域の表面とに、高融点金
属膜を形成する工程と、 その後、熱処理を行うことにより、第１拡散層と第２拡
散層の表面に高融点金属シリサイドを形成する工程とを
有する半導体装置の製造方法。 - 【請求項１２】 前記第１拡散層が、保護回路と成るＭ
ＯＳトランジスタのソース・ドレイン領域であり、第２
拡散層が、保護回路以外の回路のためのＭＯＳトランジ
スタのソース・ドレイン領域である請求項１０に記載の
半導体装置の製造方法。 - 【請求項１３】 拡散層の表面に高融点金属シリサイド
が形成してある半導体装置において、 同一半導体基板上に形成された第１拡散層の表面に形成
された高融点金属シリサイドと第２拡散層の表面に形成
された高融点金属シリサイドとが異なる相構造を有する
半導体装置。 - 【請求項１４】 前記第１拡散層が、保護回路と成るＭ
ＯＳトランジスタのソース・ドレイン領域であり、第２
拡散層が、保護回路以外の回路のためのＭＯＳトランジ
スタのソース・ドレイン領域である請求項１３に記載の
半導体装置。 - 【請求項１５】 前記第１拡散層の表面に形成された高
融点金属シリサイドが、高抵抗相の高融点金属シリサイ
ドを含む請求項１３または１４に記載の半導体装置。 - 【請求項１６】 拡散層の表面に高融点金属シリサイド
が形成してある半導体装置を製造する方法において、 半導体基板上の第１拡散層を形成する予定領域にのみ、
シリサイド化抑制用不純物を注入する工程と、 半導体基板上の第１拡散層の予定領域と第２拡散層の予
定領域とに、拡散層を形成するためのイオン注入を行う
工程と、 前記第１拡散層と成る領域の表面と、第２拡散層と成る
領域の表面とに、高融点金属膜を形成する工程と、 その後、熱処理を行うことにより、第１拡散層と第２拡
散層との表面に高融点金属シリサイドを形成する工程と
を有し、 前記第１拡散層の表面に形成された高融点金属シリサイ
ドの抵抗が、第２拡散層の表面に形成された高融点金属
シリサイドの抵抗よりも高いことを特徴とする半導体装
置の製造方法。 - 【請求項１７】 前記第１拡散層が、保護回路と成るＭ
ＯＳトランジスタのソース・ドレイン領域であり、第２
拡散層が、保護回路以外の回路のためのＭＯＳトランジ
スタのソース・ドレイン領域である請求項１６に記載の
半導体装置の製造方法。 - 【請求項１８】 前記シリサイド化抑制用不純物が、シ
リコンイオン、窒素イオン、酸素イオンのうちのいずれ
かである請求項１６または１７に記載の半導体装置の製
造方法。 - 【請求項１９】 拡散層の表面に高融点金属シリサイド
が形成してある半導体装置を製造する方法において、 半導体基板上の第１拡散層を形成する予定領域にのみ、
ノックオン層が形成されるように拡散層を形成するため
のイオン注入を行い、同時に、第２拡散層の予定領域で
は、ノックオン層を形成しないで拡散層を形成するため
のイオン注入を行う工程と前記ノックオン層を除去する
工程と、 前記第１拡散層と成る領域の表面と、第２拡散層と成る
領域の表面とに、高融点金属膜を形成する工程と、 その後、熱処理を行うことにより、第１拡散層と第２拡
散層との表面に高融点金属シリサイドを形成する工程と
を有し、 前記第１拡散層の表面に形成された高融点金属シリサイ
ドの抵抗が、第２拡散層の表面に形成された高融点金属
シリサイドの抵抗よりも高いことを特徴とする半導体装
置の製造方法。 - 【請求項２０】 前記第１拡散層が、保護回路と成るＭ
ＯＳトランジスタのソース・ドレイン領域であり、第２
拡散層が、保護回路以外の回路のためのＭＯＳトランジ
スタのソース・ドレイン領域である請求項１９に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21384995A JPH0964349A (ja) | 1995-08-22 | 1995-08-22 | 高融点シリサイドを持つ半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21384995A JPH0964349A (ja) | 1995-08-22 | 1995-08-22 | 高融点シリサイドを持つ半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964349A true JPH0964349A (ja) | 1997-03-07 |
Family
ID=16646042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21384995A Pending JPH0964349A (ja) | 1995-08-22 | 1995-08-22 | 高融点シリサイドを持つ半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964349A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
| US6472311B1 (en) | 1999-05-12 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method for manufacturing semiconductor device |
| US6869867B2 (en) | 1997-10-01 | 2005-03-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same wherein the silicide on gate is thicker than on source-drain |
| US7365404B2 (en) | 2003-09-19 | 2008-04-29 | Sharp Kabushiki Kaisha | Semiconductor device having silicide reaction blocking region |
| JP2014524158A (ja) * | 2011-07-27 | 2014-09-18 | アプライド マテリアルズ インコーポレイテッド | 集積回路内に金属ケイ素化合物領域を形成する方法 |
-
1995
- 1995-08-22 JP JP21384995A patent/JPH0964349A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6869867B2 (en) | 1997-10-01 | 2005-03-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same wherein the silicide on gate is thicker than on source-drain |
| US7220672B2 (en) | 1997-10-01 | 2007-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
| US7638432B2 (en) | 1997-10-01 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
| US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
| US6472311B1 (en) | 1999-05-12 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method for manufacturing semiconductor device |
| US7365404B2 (en) | 2003-09-19 | 2008-04-29 | Sharp Kabushiki Kaisha | Semiconductor device having silicide reaction blocking region |
| JP2014524158A (ja) * | 2011-07-27 | 2014-09-18 | アプライド マテリアルズ インコーポレイテッド | 集積回路内に金属ケイ素化合物領域を形成する方法 |
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