JP2002076136A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002076136A JP2000265567A JP2000265567A JP2002076136A JP 2002076136 A JP2002076136 A JP 2002076136A JP 2000265567 A JP2000265567 A JP 2000265567A JP 2000265567 A JP2000265567 A JP 2000265567A JP 2002076136 A JP2002076136 A JP 2002076136A
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    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Abstract

(57)【要約】 【課題】 ＮＭＯＳトランジスタに対する半導体基板の
エッチングによる影響を考慮して、寄生抵抗の増大を防
止することで電流駆動能力の低下を防止し、半導体集積
回路の動作速度の低下を防止した半導体装置の製造方法
を提供する。 【解決手段】 ゲート電極４１を注入マスクとしてシリ
コン基板１内にヒ素あるいはリンをイオン注入して、シ
リコン基板１の表面内に１対のエクステンション層５１
を形成し、その後、シリコン基板１の全面に、ＣＶＤ法
によりシリコン酸化膜で厚さ１〜２０ｎｍの保護絶縁膜
１４を形成する。そして、ゲート電極４２を注入マスク
として保護絶縁膜１４の上部からシリコン基板１内にボ
ロンあるいはＢＦ2をイオン注入して、シリコン基板１
の表面内に１対のエクステンション層５２を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、レジスト除去に起因するエッチングダ
メージを低減した半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Silicon Fi
eld Effect Transistor）の小型化が進むとチャネル抵
抗が下がるため、高駆動能力のトランジスタを得るに
は、できるだけ寄生抵抗を低減する必要がある。ここ
で、問題となるのは写真製版プロセスで使用されるレジ
ストの除去工程である。
【０００３】レジストの除去はエッチングにより行う
が、このエッチングにより僅かではあるが半導体基板も
エッチングされる。そして、小型化により、昨今ではゲ
ート長が０．１μｍ程度のＭＯＳＦＥＴも開発されつつ
あるが、このようなＭＯＳＦＥＴではソース・ドレイン
層の深さも浅くなり、上述した半導体基板の僅かなエッ
チングも無視できなくなりつつある。
【０００４】特に、ＮチャネルＭＯＳＦＥＴ（以後、Ｎ
ＭＯＳトランジスタと呼称）は、ＰチャネルＭＯＳＦＥ
Ｔ（以後、ＰＭＯＳトランジスタと呼称）よりもチャネ
ル抵抗が小さいので、上述した半導体基板のエッチング
によりソース・ドレイン層がさらに浅くなって寄生抵抗
が僅かでも増加すると、トランジスタの動作特性には無
視できない影響が現れる。
【０００５】しかし、従来においては、レジスト除去に
起因する半導体基板のエッチングについては特に課題と
して認識はされていなかった。例えば、ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとを組み合わせて用いる
ＣＭＯＳ（Complementary MOS）トランジスタにおいて
は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを
隣接して形成するが、ＮＭＯＳトランジスタに対する特
段の配慮がなされていたわけではなかった。
【０００６】以下、図４２〜図４９を用いて従来のＣＭ
ＯＳトランジスタの製造方法について説明する。
【０００７】まず、図４２に示す工程において、シリコ
ン基板１の表面内に素子分離絶縁膜２を選択的に形成し
て、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
を形成するＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲを
規定する。そして、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領
域ＰＲに対応して、シリコン基板１の表面内にＮ型不純
物を含んだＮウエル領域ＮＷとＰ型不純物を含んだＰウ
エル領域ＰＷとを形成する。そして、シリコン基板１上
にゲート絶縁膜３を形成し、その上にポリシリコン膜４
を形成する。
【０００８】次に、図４３に示す工程においてポリシリ
コン膜４上にレジスト（図示せず）を配設し、写真製版
により当該レジストをパターニングしてレジストマスク
を形成する。そして、レジストマスクを用いてポリシリ
コン膜４をパターニングし、ＮＭＯＳ領域ＮＲおよびＰ
ＭＯＳ領域ＰＲ上にゲート電極４１および４２を形成す
る。
【０００９】次に、図４４に示す工程において写真製版
によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマスク
Ｒ１を形成し、ＮＭＯＳ領域ＮＲにおいてはゲート電極
４１を注入マスクとしてシリコン基板１内にＮ型不純物
をイオン注入し、シリコン基板１の表面内に１対のエク
ステンション層５１を形成する。１対のエクステンショ
ン層５１はゲート電極４１の下部のシリコン基板１の領
域を間に挟んで、対向するように配設されている。な
お、ゲート電極４１の下部のシリコン基板１の領域がチ
ャネル領域となる。
【００１０】ここで、エクステンション層は、後に形成
されるソース・ドレイン主要層よりも浅い接合となるよ
うに形成される不純物導入層であり、ソース・ドレイン
主要層と同一導電型であり、ソース・ドレイン層として
機能するのでソース・ドレインエクステンション層と呼
称すべきであるが、便宜的にエクステンション層と呼称
する。
【００１１】レジストマスクＲ１を除去した後、図４５
に示す工程において、写真製版によりＮＭＯＳ領域ＮＲ
上を覆うようにレジストマスクＲ２を形成し、ＰＭＯＳ
領域ＰＲにおいてはゲート電極４２を注入マスクとして
シリコン基板１内にＰ型不純物をイオン注入し、シリコ
ン基板１の表面内に１対のエクステンション層５２を形
成する。１対のエクステンション層５２はゲート電極４
２の下部のシリコン基板１の領域を間に挟んで、対向す
るように配設されている。なお、ゲート電極４２の下部
のシリコン基板１の領域がチャネル領域となる。
【００１２】レジストマスクＲ２を除去した後、図４６
に示す工程において、シリコン基板１の全面を覆うよう
にシリコン酸化膜（図示せず）を形成し、当該シリコン
酸化膜をゲート電極４１および４２の側壁部のみに残る
ように、ゲート電極４１および４２の側面外方のシリコ
ン基板１上のゲート絶縁膜３とともに異方性エッチング
により除去して、側壁保護膜（サイドウォール絶縁膜）
６を形成する。
【００１３】なお、側壁保護膜６はゲート電極４１およ
び４２の側面外方のシリコン基板１上のゲート絶縁膜３
の上部にも形成され、当該ゲート絶縁膜３と側壁保護膜
６とで２層構造となるが、簡略化のため図４６以後にお
いては１層の側壁保護膜６として示している。
【００１４】次に、図４７に示す工程において写真製版
によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマスク
Ｒ３を形成し、ＮＭＯＳ領域ＮＲにおいてはゲート電極
４１および側壁保護膜６を注入マスクとしてシリコン基
板１内にＮ型不純物をイオン注入し、シリコン基板１の
表面内に１対のソース・ドレイン層７１を形成する。
【００１５】レジストマスクＲ３を除去した後、図４８
に示す工程において、写真製版によりＮＭＯＳ領域ＮＲ
上を覆うようにレジストマスクＲ４を形成し、ＰＭＯＳ
領域ＰＲにおいてはゲート電極４２および側壁保護膜６
を注入マスクとしてシリコン基板１内にＰ型不純物をイ
オン注入し、シリコン基板１の表面内に１対のソース・
ドレイン層７２を形成する。
【００１６】次に、図４９に示す工程において、シリコ
ン基板１の全面を覆うようにタングステン、コバルトあ
るいはチタン等の高融点金属膜を形成し、高温処理によ
りシリサイド化して、シリコン基板１、ゲート電極４１
および４２の露出面と高融点金属膜の接触している部分
にシリサイド膜１０を形成する。その後、シリサイド化
されずに残った高融点金属膜を除去することで、図４９
に示すＣＭＯＳトランジスタ９０が得られる。
【００１７】
【発明が解決しようとする課題】以上説明したように、
従来の製造方法においては、ＮＭＯＳ領域ＮＲのエクス
テンション層５１は、レジストマスクＲ１およびＲ２の
除去工程において２回のエッチングを被り、ゲート絶縁
膜３はこれを阻止できない。なお、レジストマスクＲ３
およびＲ４を除去する工程においてはエクステンション
層５１ではなく、ソース・ドレイン層７１がエッチング
を被る。
【００１８】先に説明したようにエクステンション層
は、ソース・ドレイン主要層よりも浅く形成されている
ので、シリコン基板１がエッチングされることによる影
響はソース・ドレイン主要層よりも顕著に現れる。しか
も、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで
は、使用するキャリアの移動度の違いから、ＮＭＯＳト
ランジスタの方がチャネル抵抗が低く、寄生抵抗である
拡散層の抵抗の増大による影響はＰＭＯＳトランジスタ
よりも大きい。
【００１９】このように、従来の半導体装置の製造方法
においては、ＮＭＯＳトランジスタに対する半導体基板
のエッチングによる影響を考慮していなかったので、寄
生抵抗の増大に伴う電流駆動能力の低下、ひいては半導
体集積回路の動作速度の低下を招くという問題を有して
いた。
【００２０】本発明は上記のような問題点を解消するた
めになされたもので、ＮＭＯＳトランジスタに対する半
導体基板のエッチングによる影響を考慮して、寄生抵抗
の増大を防止することで電流駆動能力の低下を防止し、
半導体集積回路の動作速度の低下を防止した半導体装置
の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置の製造方法は、半導体基板の表面内に、
少なくとも第１のＮＭＯＳトランジスタおよび第１のＰ
ＭＯＳトランジスタを形成するための第１のＮＭＯＳ領
域および第１のＰＭＯＳ領域を規定する工程(ａ)と、少
なくとも前記第１のＮＭＯＳ領域および前記第１のＰＭ
ＯＳ領域上に第１のゲート絶縁膜を形成する工程(ｂ)
と、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
領域の前記第１のゲート絶縁膜上に、それぞれ第１およ
び第２のゲート電極を形成する工程(ｃ)と、前記第１の
ＰＭＯＳ領域を第１のレジストマスクで覆い、前記第１
のゲート電極を注入マスクとしてＮ型不純物をイオン注
入し、前記第１のゲート電極の側面外方の前記半導体基
板の表面内に１対のＮ型エクステンション層を形成する
工程(ｄ)と、前記第１のレジストマスクを除去した後、
前記半導体基板の全面に保護絶縁膜を形成する工程(ｅ)
と、前記第１のＮＭＯＳ領域を第２のレジストマスクで
覆い、前記第２のゲート電極を注入マスクとしてＰ型不
純物を前記保護絶縁膜上からイオン注入し、前記第２の
ゲート電極の側面外方の前記半導体基板の表面内に１対
のＰ型エクステンション層を形成する工程(ｆ)とを備え
ている。
【００２２】本発明に係る請求項２記載の半導体装置の
製造方法は、前記工程(ｄ)が、前記１対のＮ型エクステ
ンション層の深さが０．１μｍよりも浅く、前記半導体
基板表面近傍で不純物濃度が最大となり、最大不純物濃
度が１×１０19／ｃｍ3〜１×１０21／ｃｍ3となるよう
に、前記１対のＮ型エクステンション層を形成する工程
を含んでいる。
【００２３】本発明に係る請求項３記載の半導体装置の
製造方法は、半導体基板の表面内に、少なくとも第１の
ＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジス
タを形成するための第１のＮＭＯＳ領域および第１のＰ
ＭＯＳ領域を規定する工程(ａ)と、少なくとも前記第１
のＮＭＯＳ領域および前記第１のＰＭＯＳ領域上に第１
のゲート絶縁膜を形成する工程(ｂ)と、前記第１のＮＭ
ＯＳ領域および前記第１のＰＭＯＳ領域の前記第１のゲ
ート絶縁膜上に、それぞれ第１および第２のゲート電極
を形成する工程(ｃ)と、前記第１のＮＭＯＳ領域を第１
のレジストマスクで覆い、前記第２のゲート電極を注入
マスクとしてＰ型不純物をイオン注入し、前記第２のゲ
ート電極の側面外方の前記半導体基板の表面内に１対の
Ｐ型エクステンション層を形成する工程(ｄ)と、前記第
１のレジストマスクを除去した後、前記ＰＭＯＳ領域を
第２のレジストマスクで覆い、前記第１のゲート電極を
注入マスクとしてＮ型不純物をイオン注入し、前記第１
のゲート電極の側面外方の前記半導体基板の表面内に１
対のＮ型エクステンション層を形成する工程(ｅ)とを備
え、前記工程(ｅ)が、前記１対のＮ型エクステンション
層の深さが０．１μｍよりも浅く、前記半導体基板表面
近傍で不純物濃度が最大となり、最大不純物濃度が１×
１０19／ｃｍ3〜１×１０21／ｃｍ3となるように、前記
１対のＮ型エクステンション層を形成する工程を含んで
いる。
【００２４】本発明に係る請求項４記載の半導体装置の
製造方法は、前記工程(ａ)が、前記第１のＮＭＯＳトラ
ンジスタよりも動作電圧が高い第２のＮＭＯＳトランジ
スタを形成するための第２のＮＭＯＳ領域および、前記
第１のＰＭＯＳトランジスタよりも動作電圧が高い第２
のＰＭＯＳトランジスタを形成するための第２のＰＭＯ
Ｓ領域を規定する工程を含み、前記工程(ｂ)は、前記第
２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域上に、
前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜
を形成する工程を含み、前記工程(ｂ)と(ｃ)との間に、
前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域
の表面内に、前記第２のＮＭＯＳトランジスタの１対の
Ｎ型不純物層および前記第２のＰＭＯＳトランジスタの
１対のＰ型不純物層を形成する工程をさらに備えてい
る。
【００２５】本発明に係る請求項５記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記保護絶縁膜を１ｎｍ
〜２０ｎｍの厚さに形成する工程を含んでいる。
【００２６】本発明に係る請求項６記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記保護絶縁膜をＣＶＤ
法によりシリコン酸化膜として形成する工程を含んでい
る。
【００２７】本発明に係る請求項７記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記保護絶縁膜を熱酸化
法によりシリコン酸化膜として形成する工程を含んでい
る。
【００２８】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記保護絶縁膜をＣＶＤ
法によりシリコン窒化膜として形成する工程を含んでい
る。
【００２９】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記保護絶縁膜を熱窒化
法によりシリコン窒化膜として形成する工程を含んでい
る。
【００３０】
【発明の実施の形態】＜Ａ．実施の形態１＞ＣＭＯＳト
ランジスタの製造において、ＮＭＯＳ領域のエクステン
ション層が浅くなることを防止するための最も単純な方
法としては、ＮＭＯＳ領域のエクステンション層をＰＭ
ＯＳ領域よりも後に形成すれば良い。
【００３１】すなわち、ＣＭＯＳトランジスタにおいて
エクステンション層およびソース・ドレイン主要層を形
成するには、ＮＭＯＳ領域およびＰＭＯＳ領域のそれぞ
れにおいて、レジストマスクの形成のための写真製版工
程が少なくとも２回は必要であるが、ＰＭＯＳ領域にお
けるエクステンション層の形成を、ＮＭＯＳ領域よりも
先に行うことで、ＮＭＯＳ領域のエクステンション層が
エッチングを被る回数を低減することができ、エクステ
ンション層が浅くなることを防止することができる。
【００３２】＜Ａ−１．製造方法＞以下、図１〜図１０
を用いて本発明に係る実施の形態１として、ＣＭＯＳト
ランジスタ１００の製造方法について説明する。なお、
ＣＭＯＳトランジスタ１００の構成は、最終工程を説明
する図１０において示される。
【００３３】まず、図１に示す工程において、シリコン
基板１の表面内に素子分離絶縁膜２を選択的に形成し
て、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
を形成するＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲを
規定する。そして、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領
域ＰＲに対応して、シリコン基板１の表面内にＮ型不純
物を含んだＮウエル領域ＮＷとＰ型不純物を含んだＰウ
エル領域ＰＷとを形成する。
【００３４】さらに、シリコン基板１上全面にシリコン
酸化膜、シリコン窒化膜、金属酸化膜あるいはこれらの
組み合わせで構成される多層膜によってゲート絶縁膜３
を形成する。ゲート絶縁膜３の厚さはシリコン酸化膜の
誘電率で換算した膜厚（以下、換算膜厚と呼称）が１ｎ
ｍ〜２０ｎｍ程度となるように設定される。
【００３５】そして、ゲート絶縁膜３の上部全面にＣＶ
Ｄ法により厚さ５０〜３００ｎｍのポリシリコン膜４を
形成する。なお、ポリシリコン膜４は、リン（Ｐ）やボ
ロン（Ｂ）などの不純物を有したドープトポリシリコン
膜であっても良いし、ノンドープポリシリコン膜であっ
ても良い。ドープトポリシリコンの形成においては、Ｃ
ＶＤ法による堆積中に不純物を導入するようにしても良
いし、ノンドープポリシリコン膜を形成した後にイオン
注入により不純物を導入するようにしても良い。また、
リンやボロンなどの不純物だけでなく、フッ素（Ｆ）や
窒素（Ｎ）などの不純物を有していても良い。
【００３６】また、ポリシリコン膜の代わりに、アモル
ファスシリコン膜を形成するようにしても良い。
【００３７】次に、図２に示す工程においてポリシリコ
ン膜４上全面にレジスト（図示せず）を配設し、写真製
版により当該レジストをパターニングしてレジストマス
クを形成する。そして、レジストマスクを用いてポリシ
リコン膜４をパターニングし、ＮＭＯＳ領域ＮＲおよび
ＰＭＯＳ領域ＰＲ上にゲート電極４１および４２を形成
する。
【００３８】次に、図３に示す工程において写真製版に
よりＮＭＯＳ領域ＮＲ上を覆うようにレジストマスクＲ
１１を形成する。そして、シリコン基板１を最大で６０
°程度傾け、ＰＭＯＳ領域ＰＲにおいてシリコン基板１
内にヒ素（Ａｓ）あるいはリンのＮ型不純物をイオン注
入してポケット層９２を形成する。この注入条件は、注
入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０
13〜１×１０14／ｃｍ 2である。
【００３９】この注入に際しては、所定方向からの注入
が終了すると、次に、シリコン基板１を所定角度で面内
回転させて再び注入を行うというように、シリコン基板
１を断続的に回転させることで、ゲート電極４２の側面
外方のシリコン基板１内に斜め方向からＮ型不純物を注
入することができる。
【００４０】ポケット層９２はシリコン基板１の主面に
対して斜め方向に延在するように形成され、その先端部
はゲート電極４２の下部の領域まで延在している。な
お、ポケット層９２はゲート電極４２の下部の領域にで
きるだけ入り込むようにすることが望ましいが、シリコ
ン基板１の傾斜角度は半導体装置のレイアウトによって
決まり、図３のように比較的大きな角度で注入せざるを
得ず、ゲート電極４２の下部の領域にはあまり入り込め
ない場合もある。
【００４１】ポケット層９２はソース・ドレイン層とは
反対の導電型の不純物を含み、ドレイン層からの空乏層
の水平方向の広がりを抑制してパンチスルーを防止する
目的で設けられている。なお、ポケット層９２はゲート
電極４２の下部において局所的に不純物濃度を高めてい
るだけなので、しきい値電圧を上昇させることはない。
【００４２】次に、図４に示す工程において、シリコン
基板１の傾きを元に戻し、ゲート電極４２を注入マスク
としてシリコン基板１内にボロンあるいはＢＦ2をイオ
ン注入して、シリコン基板１の表面内に１対のエクステ
ンション層５２を形成する。この注入条件は、注入エネ
ルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４
×１０15／ｃｍ2である。
【００４３】１対のエクステンション層５２はゲート電
極４２の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４２の
下部のシリコン基板１の領域がチャネル領域となる。
【００４４】ここで、エクステンション層は、後に形成
されるソース・ドレイン主要層よりも浅い接合となるよ
うに形成される不純物導入層であり、ソース・ドレイン
主要層と同一導電型であり、ソース・ドレイン層として
機能するのでソース・ドレインエクステンション層と呼
称すべきであるが、便宜的にエクステンション層と呼称
する。
【００４５】なお、エクステンション層５２の形成によ
りポケット層９２はその大部分がエクステンション層５
２に覆われるが、エクステンション層５２の先端部の先
のチャネル領域においてはポケット層９２が残ってい
る。
【００４６】次に、レジストマスクＲ１１を除去した
後、図５に示す工程において、写真製版によりＰＭＯＳ
領域ＰＲ上を覆うようにレジストマスクＲ１２を形成す
る。そして、シリコン基板１を最大で６０°程度傾け、
ＮＭＯＳ領域ＮＲにおいてシリコン基板１内にボロン等
のＰ型不純物をイオン注入してポケット層９１を形成す
る。この注入条件は、注入エネルギー１ｋｅＶ〜５０ｋ
ｅＶ、ドーズ量１×１０ 13〜１×１０14／ｃｍ2であ
る。
【００４７】ポケット層９１はシリコン基板１の主面に
対して斜め方向に延在するように形成され、その先端部
は ゲート電極４１の下部の領域まで延在している。
【００４８】ポケット層９１はソース・ドレイン層とは
反対の導電型の不純物を含み、パンチスルーを防止する
目的で設けられていることは、ポケット層９２と同様で
ある。
【００４９】次に、図６に示す工程において、シリコン
基板１の傾きを元に戻し、ゲート電極４１を注入マスク
としてシリコン基板１内にヒ素あるいはリンをイオン注
入して、シリコン基板１の表面内に１対のエクステンシ
ョン層５１を形成する。この注入条件は、注入エネルギ
ー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×１
０15／ｃｍ2である。
【００５０】１対のエクステンション層５１はゲート電
極４１の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４１の
下部のシリコン基板１の領域がチャネル領域となる。
【００５１】なお、エクステンション層５１の形成によ
りポケット層９１はその大部分がエクステンション層５
１に覆われるが、エクステンション層５１の先端部の先
のチャネル領域においてはポケット層９１が残ってい
る。
【００５２】レジストマスクＲ１２を除去した後、図７
に示す工程において、シリコン基板１の全面を覆うよう
に厚さ１０〜２００ｎｍのシリコン酸化膜（図示せず）
をＣＶＤ法により形成し、当該シリコン酸化膜をゲート
電極４１および４２の側壁部のみに残るように、ゲート
電極４１および４２の側面外方のシリコン基板１上のゲ
ート絶縁膜３とともに異方性エッチングにより除去して
側壁保護膜（サイドウォール絶縁膜）６を形成する。な
お、側壁保護膜はシリコン酸化膜に限定されず、シリコ
ン窒化膜でも良いし、シリコン酸化膜とシリコン窒化膜
との積層膜であっても良い。
【００５３】また、側壁保護膜６はゲート電極４１およ
び４２の側面外方のシリコン基板１上のゲート絶縁膜３
の上部にも形成され、当該ゲート絶縁膜３と側壁保護膜
６とで２層構造となるが、簡略化のため図７以後におい
ては１層の側壁保護膜６として示している。
【００５４】次に、図８に示す工程において、写真製版
によりＮＭＯＳ領域ＮＲ上を覆うようにレジストマスク
Ｒ１３を形成し、ＰＭＯＳ領域ＰＲにおいてはゲート電
極４２および側壁保護膜６を注入マスクとしてシリコン
基板１内にボロンあるいはＢＦ2等のＰ型不純物をイオ
ン注入して、シリコン基板１の表面内に１対のソース・
ドレイン主要層７２を形成する。この注入条件は、注入
エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１
０14〜１×１０16／ｃｍ2である。
【００５５】レジストマスクＲ１３を除去した後、図９
に示す工程において、写真製版によりＰＭＯＳ領域ＰＲ
上を覆うようにレジストマスクＲ１４を形成し、ＮＭＯ
Ｓ領域ＮＲにおいてはゲート電極４１および側壁保護膜
６を注入マスクとしてシリコン基板１内にヒ素等のＮ型
不純物をイオン注入し、シリコン基板１の表面内に１対
のソース・ドレイン主要層７１を形成する。この注入条
件は、注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、ドー
ズ量１×１０14〜１×１０16／ｃｍ2である。
【００５６】その後、８００〜１１００℃の温度条件下
で、１秒〜３６０分の熱処理を行うことでソース・ドレ
イン主要層７１および７２を活性化する。
【００５７】なお、ソース・ドレイン主要層７１および
７２はエクステンション層５１および５２よりも接合深
さが深くなるように形成される。
【００５８】次に、図１０に示す工程において、シリコ
ン基板１の全面を覆うように厚さ１〜１６ｎｍの高融点
金属膜、例えばコバルト膜（図示せず）を形成し、高温
処理によりシリサイド化して、シリコン基板１、ゲート
電極４１および４２の露出面とコバルト膜との接触部分
にコバルトシリサイド膜８Ａおよび１０Ａを形成する。
その後、シリサイド化されずに残ったコバルト膜を除去
することで、ＣＭＯＳトランジスタ１００が得られる。
【００５９】＜Ａ−２．作用効果＞以上説明したよう
に、ＣＭＯＳトランジスタにおいてエクステンション層
およびソース・ドレイン主要層を形成するには、ＮＭＯ
Ｓ領域およびＰＭＯＳ領域のそれぞれにおいて、レジス
トマスクの形成のために２回の写真製版工程を行う。
【００６０】そして、レジストマスクの除去においては
アンモニア過水（アンモニア、過酸化水素水、水の混合
液）をエッチング液として使用するのでシリコン基板１
が僅かながらもエッチングされる。ＮＭＯＳ領域ＮＲの
エクステンション層５１は、図６に示す工程でエクステ
ンション層５１を形成した後に、側壁保護膜６の形成前
までは、図７に示す工程でＰＭＯＳ領域ＰＲのレジスト
マスクＲ１２を除去する際にエッチングを被るだけであ
る。従って、側壁保護膜６の形成までにエクステンショ
ン層５１が２回のエッチングを被っていた従来の製造方
法に比べてエッチング量は少なくなる。
【００６１】この結果、ＣＭＯＳトランジスタ１００に
おいて最終的に残るエクステンション層５１の接合深さ
が浅くなって、抵抗値すなわち、寄生抵抗値が増大する
ことが防止され、電流駆動能力の低下が防止されて、半
導体集積回路の動作速度の低下が防止されることにな
る。
【００６２】なお、ＰＭＯＳ領域ＰＲのエクステンショ
ン層５２は、レジストマスクＲ１１およびＲ１２の除去
によって２回のエッチングを被ることになるが、Ｐ型不
純物は、Ｎ型不純物に比べて拡散量が大きく、Ｐ型不純
物拡散層であるエクステンション層５２はＮ型不純物拡
散層であるエクステンション層５１よりも深く形成され
ている。従って、エッチングにより除去される量がエク
ステンション層５２よりも多くても、それによってエク
ステンション層５１の抵抗がエクステンション層５２よ
りも大きくなるということはない。すなわち、エッチン
グに対する余裕度は、エクステンション層５２の方が大
きい。
【００６３】なお、エクステンション層５１および５２
の接合深さは、設計ルールやゲート長等で定義される半
導体装置の集積度によって異なるが、本発明はエクステ
ンション層の接合深さが０．１μｍ以下、その最大不純
物濃度が１×１０19〜１×１０21／ｃｍ3の半導体装置
への適用を想定している。
【００６４】図１１にエクステンション層５１および５
２における不純物濃度分布を示す。図１１において、横
軸に基板表面からの深さを、縦軸に不純物濃度を示し、
この例では基板表面近傍で最大不純物濃度が１×１０21
／ｃｍ3、深さ０．１μｍの位置での不純物濃度が１×
１０15／ｃｍ3となっている。
【００６５】図１１に示されるようにエクステンション
層５１および５２においては、基板表面近傍において不
純物濃度が最大となり、基板内深くになるにつれて濃度
が下がるような分布となっている。なお、このような構
成のエクステンション層を使用することで、抵抗値を低
くでき、また短チャネル効果の抑制を効果的に行うこと
ができる。
【００６６】また、先に説明したようにＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとでは、使用するキャリ
アの移動度の違いから、ＮＭＯＳトランジスタの方がチ
ャネル抵抗が低く、寄生抵抗である拡散層の抵抗の増大
による影響はＰＭＯＳトランジスタよりも大きいので、
エクステンション層５１の抵抗値の増大を優先的に防止
することは、半導体集積回路の動作速度の低下を防止す
るという点でより有効である。
【００６７】なお、ＮＭＯＳ領域ＮＲのソース・ドレイ
ン主要層７１はレジストマスクＲ１４の除去に際して、
またＰＭＯＳ領域ＰＲのソース・ドレイン主要層７２は
レジストマスクＲ１３およびＲ１４の除去に際してエッ
チングを被るが、ソース・ドレイン主要層７１および７
２の表面には、図１０を用いて説明したようにコバルト
シリサイド膜８Ａが形成され、抵抗値は低く保たれるの
で、エッチングにより接合深さが浅くなることによる影
響は小さくなる。
【００６８】＜Ｂ．実施の形態２＞以上説明した本発明
に係る実施の形態１においては、ＮＭＯＳ領域のエクス
テンション層５１をＰＭＯＳ領域のエクステンション層
５２よりも後に形成することで、ＮＭＯＳ領域のエクス
テンション層５１がエッチングを被る回数を低減して、
エクステンション層が浅くなることを防止する方法につ
いて説明したが、以下に説明する本発明に係る実施の形
態２においては、エクステンション層を保護絶縁膜で覆
うことでエクステンション層のエッチングを防止する方
法について説明する。
【００６９】＜Ｂ−１．製造方法＞以下、図１２〜図１
９を用いて本発明に係る実施の形態２として、ＣＭＯＳ
トランジスタ２００の製造方法について説明する。な
お、ＣＭＯＳトランジスタ２００の構成は、最終工程を
説明する図１９において示される。なお、実施の形態１
と同一の構成については同一の符号を付し、重複する説
明は省略する。
【００７０】まず、図１および図２を用いて説明した工
程を経て、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ上
にゲート電極４１および４２をパターニングする。
【００７１】次に、図１２に示す工程において、写真製
版によりＰＭＯＳ領域ＰＲ上を覆うようにレジストマス
クＲ１５を形成する。そして、シリコン基板１を最大で
６０°程度傾け、ＮＭＯＳ領域ＮＲにおいてシリコン基
板１内にボロン等のＰ型不純物をイオン注入してポケッ
ト層９１を形成する。この注入条件は、注入エネルギー
１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１０
14／ｃｍ2である。
【００７２】ポケット層９１はシリコン基板１の主面に
対して斜め方向に延在するように形成され、その先端部
は ゲート電極４１の下部の領域まで延在している。
【００７３】次に、図１３に示す工程において、シリコ
ン基板１の傾きを元に戻し、ゲート電極４１を注入マス
クとしてシリコン基板１内にヒ素あるいはリンをイオン
注入して、シリコン基板１の表面内に１対のエクステン
ション層５１を形成する。この注入条件は、注入エネル
ギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×
１０15／ｃｍ2である。
【００７４】次に、レジストマスクＲ１５を除去した
後、図１４に示す工程において、シリコン基板１の全面
に、ＣＶＤ法によりシリコン酸化膜で厚さ１〜２０ｎｍ
の保護絶縁膜１４を形成する。なお、ＣＶＤ法により形
成したシリコン酸化膜はステップカバレッジの良好な保
護絶縁膜１４となる。
【００７５】次に、図１５に示す工程において、写真製
版によりＮＭＯＳ領域ＮＲ上を覆うようにレジストマス
クＲ１６を形成する。そして、シリコン基板１を最大で
６０°程度傾け、ＰＭＯＳ領域ＰＲにおいてシリコン基
板１内にヒ素（Ａｓ）あるいはリン等のＮ型不純物をイ
オン注入してポケット層９２を形成する。この注入条件
は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１
×１０13〜１×１０14／ｃｍ2である。ポケット層９２
はシリコン基板１の主面に対して斜め方向に延在するよ
うに形成され、その先端部は、ゲート電極４２の下部の
領域まで延在している。
【００７６】次に、図１６に示す工程において、シリコ
ン基板１の傾きを元に戻し、ゲート電極４２を注入マス
クとしてシリコン基板１内にボロンあるいはＢＦ2をイ
オン注入して、シリコン基板１の表面内に１対のエクス
テンション層５２を形成する。この注入条件は、注入エ
ネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜
４×１０15／ｃｍ2である。
【００７７】レジストマスクＲ１６を除去した後、図１
７に示す工程において、保護絶縁膜１４の上部全面を覆
うように厚さ１０〜２００ｎｍのシリコン酸化膜６をＣ
ＶＤ法により形成する。
【００７８】次に、図１８に示す工程において、保護絶
縁膜１４およびシリコン酸化膜６がゲート電極４１およ
び４２の側壁部に残るように、ゲート電極４１および４
２の側面外方のシリコン基板１上のゲート絶縁膜３とと
もに保護絶縁膜１４およびシリコン酸化膜６を異方性エ
ッチングにより除去して、側壁保護膜（サイドウォール
絶縁膜）１６を形成する。
【００７９】側壁保護膜１６は保護絶縁膜１４とシリコ
ン酸化膜６とで２層構造となり、ゲート電極４１および
４２の側面外方のシリコン基板１上のゲート絶縁膜３の
上部にも形成される。
【００８０】以後は、図８を用いて説明した工程と同様
の工程を経て、ＰＭＯＳ領域ＰＲにおいてゲート電極４
２および側壁保護膜１６を注入マスクとしてシリコン基
板１内にボロンあるいはＢＦ2等のＰ型不純物をイオン
注入して、シリコン基板１の表面内に１対のソース・ド
レイン主要層７２を形成し、また、図９を用いて説明し
た工程と同様の工程を経て、ＮＭＯＳ領域ＮＲにおいて
ゲート電極４１および側壁保護膜１６を注入マスクとし
てシリコン基板１内にヒ素等のＮ型不純物をイオン注入
し、シリコン基板１の表面内に１対のソース・ドレイン
主要層７１を形成する。なお、ソース・ドレイン主要層
７１および７２の形成順序は、上記に限定されるもので
はない。
【００８１】その後、８００〜１１００℃の温度条件下
で、１秒〜３６０分の熱処理を行うことでソース・ドレ
イン主要層７１および７２を活性化する。
【００８２】そして、図１９に示す工程において、シリ
コン基板１の全面を覆うように厚さ１〜１６ｎｍの高融
点金属膜、例えばコバルト膜（図示せず）を形成し、高
温処理によりシリサイド化して、シリコン基板１、ゲー
ト電極４１および４２の露出面とコバルト膜との接触部
分にコバルトシリサイド膜８Ａおよび１０Ａを形成す
る。その後、シリサイド化されずに残ったコバルト膜を
除去することで、ＣＭＯＳトランジスタ２００が得られ
る。
【００８３】＜Ｂ−２．作用効果＞以上説明したよう
に、本実施の形態においては、ＮＭＯＳ領域ＮＲのエク
ステンション層５１はＰＭＯＳ領域ＰＲのエクステンシ
ョン層５２よりも先に形成することになるが、図１３に
示す工程でエクステンション層５１を形成した後に、Ｐ
ＭＯＳ領域ＰＲのレジストマスクＲ１５を除去する際に
エッチングを被るだけであり、その後は保護絶縁膜１４
で覆われて保護されるのでエッチングを被ることはな
く、エクステンション層５１が２回のエッチングを被っ
ていた従来の製造方法に比べてエッチング量は少なくな
る。
【００８４】この結果、エクステンション層５１の接合
深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大
することが防止され、電流駆動能力の低下が防止され
て、半導体集積回路の動作速度の低下が防止されること
になる。
【００８５】また、エクステンション層５１を構成する
ヒ素やリンは、エクステンション層５２を構成するボロ
ンに比べて拡散係数が小さく、エクステンション層５２
を形成後にエクステンション層５１を形成する場合に
は、エクステンション層５１の活性化のための熱処理を
行うと、その条件ではエクステンション層５２のボロン
が拡散し過ぎるので、エクステンション層５２の活性化
に十分な熱処理（高温、長時間）ができないが、本実施
の形態においては、エクステンション層５１を先に形成
できるので、エクステンション層５１形成直後に、エク
ステンション層５１の活性化のための熱処理を行うこと
ができ、イオン注入による基板の損傷回復や不純物の拡
散を確実に行うことができる。
【００８６】なお、熱処理は、エクステンション層５２
の形成後にも行うので、その際にもエクステンション層
５１の活性化が促進されることを考慮して、エクステン
ション層５１形成直後の熱処理条件が設定される。
【００８７】なお、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領
域ＰＲ上にゲート電極４１および４２をパターニングし
た直後に保護絶縁膜１４を形成し、ＮＭＯＳ領域ＮＲお
よびＰＭＯＳ領域ＰＲに、エクステンション層５１およ
び５２を形成するようにしても良い。この場合、エクス
テンション層５１を構成するヒ素あるいはリンは、エク
ステンション層５２を構成するボロンやＢＦ2と同様に
保護絶縁膜１４およびゲート絶縁膜３中に注入され、熱
処理により拡散してシリコン基板１中に浅い拡散層であ
るエクステンション層５１および５２を形成することに
なる。但し、特にヒ素はシリコン酸化膜中を拡散しにく
いので、よりシリコン基板１に近い位置に注入する、エ
クステンション層５１を先に形成して熱処理を行い、エ
クステンション層５２の形成後に、エクステンション層
５２の拡散のための熱処理を利用して再度熱処理を行う
などの工夫が望ましい。
【００８８】＜Ｂ−３．変形例＞以上の説明において
は、保護絶縁膜１４をＣＶＤ法により形成するとした
が、ＣＶＤ法に限定されるものではなく、熱酸化法によ
り形成しても良い。基板表面の保護絶縁膜である保護絶
縁膜１４を膜厚制御の容易な熱酸化により形成すること
で、膜厚のばらつきによるデバイス特性のばらつきを低
減できる。
【００８９】また、基板表面の保護絶縁膜としてはシリ
コン酸化膜に限定されるものではなく、シリコン酸化膜
の代わりにＣＶＤ法により形成したシリコン窒化膜を用
いても良い。
【００９０】シリコン窒化膜はシリコン酸化膜に比べ
て、アンモニア過水に対してエッチングされにくいの
で、シリコン酸化膜を使用する場合よりも薄く、厚さ１
〜１５ｎｍに設定され、デバイス特性への影響を軽減す
ることができる。
【００９１】また、上記シリコン窒化膜は熱窒化法によ
り形成しても良い。膜厚制御の容易な熱窒化化により形
成することで、膜厚のばらつきによるデバイス特性のば
らつきを低減できる。
【００９２】＜Ｃ．実施の形態３＞以上説明した実施の
形態１および２においては、１種類のＣＭＯＳトランジ
スタを例に採り、特にＮＭＯＳ領域での半導体基板のエ
ッチングを防止する方法について説明したが、本発明に
係る実施の形態３においては、異なる電源電圧で動作す
る２種類のＣＭＯＳトランジスタを例に採り、ＮＭＯＳ
領域での半導体基板のエッチングを防止する方法につい
て説明する。
【００９３】＜Ｃ−１．製造方法＞以下、図２０〜図３
３を用いて本発明に係る実施の形態３として、低電圧Ｃ
ＭＯＳトランジスタ１００Ａおよび高電圧ＣＭＯＳトラ
ンジスタ１００Ｂを有する半導体装置の製造方法につい
て説明する。なお、低電圧ＣＭＯＳトランジスタ１００
Ａおよび高電圧ＣＭＯＳトランジスタ１００Ｂの構成
は、最終工程を説明する図３３において示される。な
お、実施の形態１と同一の構成については同一の符号を
付し、重複する説明は省略する。
【００９４】まず、図２０に示す工程において、シリコ
ン基板１の表面内に素子分離絶縁膜２を選択的に形成し
て、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳ
トランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよ
び低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電
圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジ
スタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲを規定する。
【００９５】そして、低電圧ＮＭＯＳ領域ＬＮＲおよび
高電圧ＮＭＯＳ領域ＨＮＲ、低電圧ＰＭＯＳ領域ＬＰＲ
および高電圧ＰＭＯＳ領域ＨＰＲに対応して、シリコン
基板１の表面内にＰ型不純物を含んだＰウエル領域Ｐ
Ｗ、Ｎ型不純物を含んだＮウエル領域ＮＷとを形成す
る。
【００９６】さらに、シリコン基板１の低電圧ＮＭＯＳ
領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上全面に、
シリコン酸化膜、シリコン窒化膜、金属酸化膜あるいは
これらの組み合わせで構成される多層膜によってゲート
絶縁膜３Ａを形成する。また、シリコン基板１の高電圧
ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上
全面にはシリコン酸化膜、シリコン窒化膜、金属酸化膜
あるいはこれらの組み合わせで構成される多層膜でゲー
ト絶縁膜３Ｂを形成する。
【００９７】ここで、ゲート絶縁膜３Ａの厚さはシリコ
ン酸化膜への換算膜厚が１ｎｍ〜４ｎｍ程度となるよう
に設定され、ゲート絶縁膜３Ｂの厚さはシリコン酸化膜
への換算膜厚が５ｎｍ〜１０ｎｍ程度となるように設定
される。
【００９８】そして、ゲート絶縁膜３Ａおよび３Ｂの上
部全面にＣＶＤ法により厚さ５０〜３００ｎｍのポリシ
リコン膜４を形成する。
【００９９】次に、図２１に示す工程においてポリシリ
コン膜４上全面にレジスト（図示せず）を配設し、写真
製版により当該レジストをパターニングしてレジストマ
スクを形成する。そして、レジストマスクを用いてポリ
シリコン膜４をパターニングし、低電圧ＮＭＯＳ領域Ｌ
ＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上にはゲート電極
４１および４２を形成し、高電圧ＮＭＯＳ領域ＨＮＲお
よび高電圧ＰＭＯＳ領域ＨＰＲ上にはゲート電極４３お
よび４４を形成する。
【０１００】次に、図２２に示す工程において写真製版
により、低電圧ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領
域ＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うように
レジストマスクＲ２１を形成する。そして、高電圧ＮＭ
ＯＳ領域ＨＮＲにおいては、ゲート電極４３を注入マス
クとしてシリコン基板１内にヒ素あるいはリンをイオン
注入して、シリコン基板１の表面内に１対のエクステン
ション層２５を形成する。この注入条件は、注入エネル
ギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０ 13〜１×
１０15／ｃｍ2である。
【０１０１】１対のエクステンション層２５はゲート電
極４３の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４３の
下部のシリコン基板１の領域がチャネル領域となる。
【０１０２】レジストマスクＲ２１を除去した後、図２
３に示す工程において写真製版により、低電圧ＮＭＯＳ
領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧Ｎ
ＭＯＳ領域ＨＮＲ上を覆うようにレジストマスクＲ２２
を形成する。そして、高電圧ＰＭＯＳ領域ＨＰＲにおい
ては、ゲート電極４４を注入マスクとしてシリコン基板
１内にボロンあるいはＢＦ2をイオン注入して、シリコ
ン基板１の表面内に１対のエクステンション層２６を形
成する。この注入条件は、注入エネルギー１ｋｅＶ〜５
０ｋｅＶ、ドーズ量１×１０13〜１×１０15／ｃｍ2で
ある。
【０１０３】１対のエクステンション層２６はゲート電
極４４の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４４の
下部のシリコン基板１の領域がチャネル領域となる。
【０１０４】ここで、高電圧ＣＭＯＳトランジスタのエ
クステンション層２５および２６は、深さ約０．１μｍ
において不純物のピークを有し、そのピーク濃度が１×
１０ 18／ｃｍ3程度となるように設定される。これは、
高い電源電圧に起因するホットキャリアの発生を抑制す
るための設定であり、ＬＤＤ（Lightly Doped Drain）
層と呼称することもできる。
【０１０５】レジストマスクＲ２２を除去した後、図２
４に示す工程において、写真製版により、低電圧ＮＭＯ
Ｓ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２
３を形成する。
【０１０６】そして、シリコン基板１を最大で６０°程
度傾け、低電圧ＰＭＯＳ領域ＬＰＲにおいてシリコン基
板１内にヒ素あるいはリンのＮ型不純物をイオン注入し
てポケット層９２を形成する。この注入条件は、注入エ
ネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜
１×１０14／ｃｍ2である。
【０１０７】ポケット層９２はシリコン基板１の主面に
対して斜め方向に延在するように形成され、その先端部
はゲート電極４２の下部の領域まで延在している。
【０１０８】次に、図２５に示す工程において、シリコ
ン基板１の傾きを元に戻し、ゲート電極４２を注入マス
クとしてシリコン基板１内にボロンあるいはＢＦ2をイ
オン注入して、シリコン基板１の表面内に１対のエクス
テンション層５２を形成する。この注入条件は、注入エ
ネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜
４×１０15／ｃｍ2である。
【０１０９】１対のエクステンション層５２はゲート電
極４２の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４２の
下部のシリコン基板１の領域がチャネル領域となる。
【０１１０】次に、レジストマスクＲ２３を除去した
後、図２６に示す工程において、写真製版により、低電
圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲおよ
び高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマ
スクＲ２４を形成する。そして、シリコン基板１を最大
で６０°程度傾け、ＮＭＯＳ領域ＮＲにおいてシリコン
基板１内にボロン等のＰ型不純物をイオン注入してポケ
ット層９１を形成する。この注入条件は、注入エネルギ
ー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜１×１
０14／ｃｍ2である。
【０１１１】ポケット層９１はシリコン基板１の主面に
対して斜め方向に延在するように形成され、その先端部
は、ゲート電極４１の下部の領域まで延在している。
【０１１２】次に、図２７に示す工程において、シリコ
ン基板１の傾きを元に戻し、ゲート電極４１を注入マス
クとしてシリコン基板１内にヒ素あるいはリンをイオン
注入して、シリコン基板１の表面内に１対のエクステン
ション層５１を形成する。この注入条件は、注入エネル
ギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×
１０15／ｃｍ2である。
【０１１３】１対のエクステンション層５１はゲート電
極４１の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４１の
下部のシリコン基板１の領域がチャネル領域となる。
【０１１４】レジストマスクＲ２４を除去した後、図２
８に示す工程において、シリコン基板１の全面を覆うよ
うに厚さ１０〜２００ｎｍのシリコン酸化膜（図示せ
ず）をＣＶＤ法により形成し、当該シリコン酸化膜がゲ
ート電極４１〜４４の側壁部のみに残るように、ゲート
電極４１および４２の側面外方のシリコン基板１上のゲ
ート絶縁膜３Ａ、およびゲート電極４３および４４の側
面外方のシリコン基板１上のゲート絶縁膜３Ｂとともに
異方性エッチングにより除去して側壁保護膜（サイドウ
ォール絶縁膜）６を形成する。なお、側壁保護膜はシリ
コン酸化膜に限定されず、シリコン窒化膜でも良いし、
シリコン酸化膜とシリコン窒化膜との積層膜であっても
良い。
【０１１５】また、側壁保護膜６はゲート電極４１およ
び４２の側面外方のシリコン基板１上のゲート絶縁膜３
Ａの上部およびゲート電極４３および４４の側面外方の
シリコン基板１上のゲート絶縁膜３Ｂの上部にも形成さ
れ、当該ゲート絶縁膜３Ａおよび３Ｂと側壁保護膜６と
で２層構造となるが、簡略化のため図２８以後において
は１層の側壁保護膜６として示している。
【０１１６】次に、図２９に示す工程において、低電圧
ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび
高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマス
クＲ２５を形成する。そして、ゲート電極４３および側
壁保護膜６を注入マスクとしてシリコン基板１内にヒ素
等のＮ型不純物をイオン注入し、シリコン基板１の表面
内に１対のソース・ドレイン主要層２７を形成する。こ
の注入条件は、注入エネルギー１０ｋｅＶ〜１００ｋｅ
Ｖ、ドーズ量１×１０14〜１×１０16／ｃｍ2である。
【０１１７】レジストマスクＲ２５を除去した後、図３
０に示す工程において写真製版により、低電圧ＮＭＯＳ
領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧Ｎ
ＭＯＳ領域ＨＮＲ上を覆うようにレジストマスクＲ２６
を形成する。そしてゲート電極４４および側壁保護膜６
を注入マスクとしてシリコン基板１内にボロンあるいは
ＢＦ2等のＰ型不純物をイオン注入して、シリコン基板
１の表面内に１対のソース・ドレイン主要層２８を形成
する。この注入条件は、注入エネルギー１０ｋｅＶ〜１
００ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2
である。
【０１１８】次に、レジストマスクＲ２６を除去した
後、図３１に示す工程において、写真製版により、低電
圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよ
び高電圧ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマ
スクＲ２７を形成する。そして、低電圧ＰＭＯＳ領域Ｌ
ＰＲにおいてはゲート電極４２および側壁保護膜６を注
入マスクとしてシリコン基板１内にボロンあるいはＢＦ
2等のＰ型不純物をイオン注入して、シリコン基板１の
表面内に１対のソース・ドレイン主要層７２を形成す
る。この注入条件は、注入エネルギー１０ｋｅＶ〜１０
０ｋｅＶ、ドーズ量１×１０14〜１×１０16／ｃｍ2で
ある。
【０１１９】レジストマスクＲ２７を除去した後、図３
２に示す工程において、写真製版により、低電圧ＰＭＯ
Ｓ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧
ＰＭＯＳ領域ＨＰＲ上を覆うようにレジストマスクＲ２
８を形成する。そして、低電圧ＮＭＯＳ領域ＮＲにおい
てはゲート電極４１および側壁保護膜６を注入マスクと
してシリコン基板１内にヒ素等のＮ型不純物をイオン注
入し、シリコン基板１の表面内に１対のソース・ドレイ
ン主要層７１を形成する。この注入条件は、注入エネル
ギー１０ｋｅＶ〜１００ｋｅＶ、ドーズ量１×１０14〜
１×１０16／ｃｍ2である。
【０１２０】その後、８００〜１１００℃の温度条件下
で、１秒〜３６０分の熱処理を行うことでソース・ドレ
イン主要層７１、７２および２７および２８を活性化す
る。
【０１２１】次に、図３３に示す工程において、シリコ
ン基板１の全面を覆うように厚さ１〜１６ｎｍの高融点
金属膜、例えばコバルト膜（図示せず）を形成し、高温
処理によりシリサイド化して、シリコン基板１、ゲート
電極４１〜４４の露出面とコバルト膜との接触部分にコ
バルトシリサイド膜８Ａおよび１０Ａを形成する。その
後、シリサイド化されずに残ったコバルト膜を除去する
ことで、低電圧ＣＭＯＳトランジスタ１００Ａおよび高
電圧ＣＭＯＳトランジスタ１００Ｂが得られる。
【０１２２】＜Ｃ−２．作用効果＞以上説明したよう
に、異なる電源電圧で動作する２種類のＣＭＯＳトラン
ジスタにおいてエクステンション層およびソース・ドレ
イン主要層を形成するには、低電圧ＣＭＯＳトランジス
タおよび高電圧ＣＭＯＳトランジスタのそれぞれにおい
て、レジストマスクの形成のために４回の写真製版工程
が必要となる。
【０１２３】しかし、低電圧ＮＭＯＳ領域ＬＮＲのエク
ステンション層５１の形成を、最後に行うようにするこ
とで、ＣＭＯＳトランジスタ１００Ａにおいて最終的に
残るエクステンション層５１は、レジストマスクＲ２４
を除去する際にエッチングを被るだけとなり、エッチン
グ量は少なくなる。
【０１２４】この結果、エクステンション層５１の接合
深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大
することが防止され、電流駆動能力の低下が防止され
て、半導体集積回路の動作速度の低下が防止されること
になる。
【０１２５】なお、ＰＭＯＳ領域ＰＲのエクステンショ
ン層５２は、レジストマスクＲ２３およびＲ２４の除去
によって２回のエッチングを被ることになるが、Ｐ型不
純物は、Ｎ型不純物に比べて拡散量が大きく、Ｐ型不純
物拡散層であるエクステンション層５２はＮ型不純物拡
散層であるエクステンション層５１よりも深く形成され
ている。従って、エッチングにより除去される量がエク
ステンション層５２よりも多くても、それによってエク
ステンション層５１の抵抗がエクステンション層５２よ
りも大きくなるということはない。すなわち、エッチン
グに対する余裕度は、エクステンション層５２の方が大
きい。
【０１２６】また、低電圧ＣＭＯＳトランジスタのエク
ステンション層５１および５２は、高電圧ＣＭＯＳトラ
ンジスタ２５および２６よりも浅いのでエッチングによ
る影響を受けやすいので、高電圧ＣＭＯＳトランジスタ
２５および２６よりも後に低電圧ＣＭＯＳトランジスタ
のエクステンション層５１および５２を形成すること
で、エクステンション層５１および５２がエッチングを
被る回数を低減して、寄生抵抗が増大することを防止で
きる。また、低電圧ＣＭＯＳトランジスタのチャネル抵
抗は、高電圧ＣＭＯＳトランジスタのチャネル抵抗より
も低く、寄生抵抗である拡散層の抵抗の増大による影響
は高電圧ＣＭＯＳトランジスタよりも大きいので、低電
圧ＣＭＯＳトランジスタのエクステンション層５１およ
び５２の抵抗値の増大を優先的に防止することは、半導
体集積回路の動作速度の低下を防止するという点でより
有効である。
【０１２７】なお、本実施の形態では異なる電源電圧で
動作する２種類のＣＭＯＳトランジスタを例に採って説
明したが、電源電圧が３種類あるいはそれ以上であって
も本発明の適用は可能である。すなわち、電源電圧が最
低のＣＭＯＳトランジスタおよび、それに次ぐＣＭＯＳ
トランジスタを、低電圧ＣＭＯＳトランジスタ１００Ａ
および高電圧ＣＭＯＳトランジスタ１００Ｂとして想定
し、上述した製造方法を採用すれば、電源電圧が最低の
ＣＭＯＳトランジスタのエクステンション層が被るエッ
チングの回数を削減できることは言うまでもない。
【０１２８】＜Ｄ．実施の形態４＞以上説明した本発明
に係る実施の形態１においては、低電圧ＮＭＯＳ領域の
エクステンション層５１を最後に形成することで、低電
圧ＮＭＯＳ領域のエクステンション層５１がエッチング
を被る回数を低減して、エクステンション層が浅くなる
ことを防止する方法について説明したが、以下に説明す
る本発明に係る実施の形態４においては、エクステンシ
ョン層を保護絶縁膜で覆うことでエクステンション層の
エッチングを防止する方法について説明する。
【０１２９】＜Ｄ−１．製造方法＞以下、図３４〜図４
１を用いて本発明に係る実施の形態４として、低電圧Ｃ
ＭＯＳトランジスタ２００Ａおよび高電圧ＣＭＯＳトラ
ンジスタ２００Ｂを有する半導体装置の製造方法につい
て説明する。なお、低電圧ＣＭＯＳトランジスタ２００
Ａおよび高電圧ＣＭＯＳトランジスタ２００Ｂの構成
は、最終工程を説明する図４１において示される。な
お、実施の形態３と同一の構成については同一の符号を
付し、重複する説明は省略する。
【０１３０】まず、図２０〜図２３を用いて説明した工
程を経て、高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１
の表面内に１対のエクステンション層２５を形成し、ま
た、高電圧ＰＭＯＳ領域ＨＰＲにおいては、シリコン基
板１の表面内に１対のエクステンション層２６を形成す
る。
【０１３１】そして、図３４に示す工程において、写真
製版により低電圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ
領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うよ
うにレジストマスクＲ３１を形成する。そして、シリコ
ン基板１を最大で６０°程度傾け、ＮＭＯＳ領域ＮＲに
おいてシリコン基板１内にボロン等のＰ型不純物をイオ
ン注入してポケット層９１を形成する。この注入条件
は、注入エネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１
×１０13〜１×１０14／ｃｍ2である。
【０１３２】ポケット層９１はシリコン基板１の主面に
対して斜め方向に延在するように形成され、その先端部
は、ゲート電極４１の下部の領域まで延在している。
【０１３３】次に、図３５に示す工程において、シリコ
ン基板１の傾きを元に戻し、ゲート電極４１を注入マス
クとしてシリコン基板１内にヒ素あるいはリンをイオン
注入して、シリコン基板１の表面内に１対のエクステン
ション層５１を形成する。この注入条件は、注入エネル
ギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜４×
１０15／ｃｍ2である。
【０１３４】１対のエクステンション層５１はゲート電
極４１の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４１の
下部のシリコン基板１の領域がチャネル領域となる。
【０１３５】次に、レジストマスクＲ３１を除去した
後、図３６に示す工程において、シリコン基板１の全面
に、ＣＶＤ法により厚さ１〜２０ｎｍの保護絶縁膜１４
を形成する。
【０１３６】次に、図３７に示す工程において、写真製
版により、低電圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ
領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上を覆うよ
うにレジストマスクＲ３２を形成する。
【０１３７】そして、シリコン基板１を最大で６０°程
度傾け、低電圧ＰＭＯＳ領域ＬＰＲにおいてシリコン基
板１内にヒ素あるいはリンのＮ型不純物をイオン注入し
てポケット層９２を形成する。この注入条件は、注入エ
ネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜
１×１０14／ｃｍ2である。
【０１３８】ポケット層９２はシリコン基板１の主面に
対して斜め方向に延在するように形成され、その先端部
は、ゲート電極４２の下部の領域まで延在している。
【０１３９】次に、図２５に示す工程において、シリコ
ン基板１の傾きを元に戻し、ゲート電極４２を注入マス
クとしてシリコン基板１内にボロンあるいはＢＦ2をイ
オン注入して、シリコン基板１の表面内に１対のエクス
テンション層５２を形成する。この注入条件は、注入エ
ネルギー１ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０13〜
４×１０15／ｃｍ2である。
【０１４０】１対のエクステンション層５２はゲート電
極４２の下部のシリコン基板１の領域を間に挟んで、対
向するように配設されている。なお、ゲート電極４２の
下部のシリコン基板１の領域がチャネル領域となる。
【０１４１】レジストマスクＲ３２を除去した後、図３
９に示す工程において、保護絶縁膜１４の上部全面を覆
うように厚さ１０〜２００ｎｍのシリコン酸化膜６をＣ
ＶＤ法により形成する。
【０１４２】次に、図４０に示す工程において、保護絶
縁膜１４およびシリコン酸化膜６がゲート電極４１〜４
４の側壁部に残るように、ゲート電極４１および４２の
側面外方のシリコン基板１上のゲート絶縁膜３Ａととも
に保護絶縁膜１４およびシリコン酸化膜６を異方性エッ
チングにより除去し、また、ゲート電極４３および４４
の側面外方のシリコン基板１上のゲート絶縁膜３Ｂとと
もに保護絶縁膜１４およびシリコン酸化膜６を異方性エ
ッチングにより除去して側壁保護膜１６を形成する。
【０１４３】側壁保護膜１６は保護絶縁膜１４とシリコ
ン酸化膜６とで２層構造となり、ゲート電極４１および
４２の側面外方のシリコン基板１上のゲート絶縁膜３Ａ
の上部、およびゲート電極４３および４４の側面外方の
シリコン基板１上のゲート絶縁膜３Ｂの上部にも形成さ
れる。
【０１４４】以後は、図２９を用いて説明した工程と同
様の工程を経て、高電圧ＮＭＯＳ領域ＨＮＲにおいてゲ
ート電極４３および側壁保護膜１６を注入マスクとして
シリコン基板１内にヒ素等のＮ型不純物をイオン注入
し、シリコン基板１の表面内に１対のソース・ドレイン
主要層２７を形成し、また、図３０を用いて説明した工
程と同様の工程を経て、高電圧ＰＭＯＳ領域ＨＰＲにお
いてゲート電極４４および側壁保護膜１６を注入マスク
としてシリコン基板１内にボロンあるいはＢＦ2等のＰ
型不純物をイオン注入して、シリコン基板１の表面内に
１対のソース・ドレイン主要層２８を形成し、また、図
３１を用いて説明した工程と同様の工程を経て、低電圧
ＰＭＯＳ領域ＬＰＲにおいてゲート電極４２および側壁
保護膜１６を注入マスクとしてシリコン基板１内にボロ
ンあるいはＢＦ2等のＰ型不純物をイオン注入して、シ
リコン基板１の表面内に１対のソース・ドレイン主要層
７２を形成し、また、図３２を用いて説明した工程と同
様の工程を経て、低電圧ＮＭＯＳ領域ＬＮＲにおいてゲ
ート電極４１および側壁保護膜１６を注入マスクとして
シリコン基板１内にヒ素等のＮ型不純物をイオン注入
し、シリコン基板１の表面内に１対のソース・ドレイン
主要層７１を形成する。なお、ソース・ドレイン主要層
７１、７２、２７および２８の形成順序は上記に限定さ
れるものではない。
【０１４５】その後、８００〜１１００℃の温度条件下
で、１秒〜３６０分の熱処理を行うことでソース・ドレ
イン主要層７１、７２、２７および２８を活性化する。
【０１４６】そして、図４１に示す工程において、シリ
コン基板１の全面を覆うように厚さ１〜１６ｎｍの高融
点金属膜、例えばコバルト膜（図示せず）を形成し、高
温処理によりシリサイド化して、シリコン基板１、ゲー
ト電極４１および４２の露出面とコバルト膜との接触部
分にコバルトシリサイド膜８Ａおよび１０Ａを形成す
る。その後、シリサイド化されずに残ったコバルト膜を
除去することで、低電圧ＣＭＯＳトランジスタ２００Ａ
および高電圧ＣＭＯＳトランジスタ２００Ｂが得られ
る。
【０１４７】＜Ｄ−２．作用効果＞以上説明したよう
に、本実施の形態においては、低電圧ＮＭＯＳ領域ＬＮ
Ｒのエクステンション層５１は低電圧ＰＭＯＳ領域ＬＰ
Ｒのエクステンション層５２よりも先に形成することに
なるが、図３５に示す工程でエクステンション層５１を
形成した後に、レジストマスクＲ３１を除去する際にエ
ッチングを被るだけであり、その後は保護絶縁膜１４で
覆われて保護されるのでエッチングを被ることはなく、
エッチング量は少なくなる。
【０１４８】この結果、エクステンション層５１の接合
深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大
することが防止され、電流駆動能力の低下が防止され
て、半導体集積回路の動作速度の低下が防止されること
になる。
【０１４９】なお、本実施の形態においても、実施の形
態２と同様にＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ
上にゲート電極４１〜４４をパターニングした直後に保
護絶縁膜１４を形成し、ＮＭＯＳ領域ＮＲおよびＰＭＯ
Ｓ領域ＰＲに、エクステンション層５１、５２、２５お
よび２６を形成するようにしても良いが、エクステンシ
ョン層５１および２６の形成においては注入条件および
熱処理に工夫が望ましいことは言うまでもない。
【０１５０】なお、本実施の形態では異なる電源電圧で
動作する２種類のＣＭＯＳトランジスタを例に採って説
明したが、電源電圧が３種類あるいはそれ以上であって
も本発明の適用は可能である。すなわち、電源電圧が最
低のＣＭＯＳトランジスタおよび、それに次ぐＣＭＯＳ
トランジスタを、低電圧ＣＭＯＳトランジスタ２００Ａ
および高電圧ＣＭＯＳトランジスタ２００Ｂとして想定
し、上述した製造方法を採用すれば、電源電圧が最低の
ＣＭＯＳトランジスタのエクステンション層が被るエッ
チングの回数を削減できることは言うまでもない。
【０１５１】＜Ｄ−３．変形例＞以上の説明において
は、保護絶縁膜１４をＣＶＤ法により形成するとした
が、ＣＶＤ法に限定されるものではなく、熱酸化法によ
り形成しても良い。基板表面の保護絶縁膜である保護絶
縁膜１４を膜厚制御の容易な熱酸化により形成すること
で、膜厚のばらつきによるデバイス特性のばらつきを低
減できる。
【０１５２】また、基板表面の保護絶縁膜としてはシリ
コン酸化膜に限定されるものではなく、シリコン酸化膜
の代わりにＣＶＤ法により形成したシリコン窒化膜を用
いても良い。
【０１５３】シリコン窒化膜はシリコン酸化膜に比べ
て、アンモニア過水に対してエッチングされにくいの
で、シリコン酸化膜を使用する場合よりも薄く、厚さ１
〜１５ｎｍに設定され、デバイス特性への影響を軽減す
ることができる。
【０１５４】また、上記シリコン窒化膜は熱窒化法によ
り形成しても良い。膜厚制御の容易な熱窒化化により形
成することで、膜厚のばらつきによるデバイス特性のば
らつきを低減できる。
【０１５５】
【発明の効果】本発明に係る請求項１記載の半導体装置
の製造方法によれば、第１のＮＭＯＳ領域において１対
のＮ型エクステンション層を形成した後、半導体基板の
全面に保護絶縁膜を形成し、その後、第１のＰＭＯＳ領
域において１対のＰ型エクステンション層を形成するの
で、Ｎ型エクステンション層がエッチングを被るのは、
第１のレジストマスク除去するに際してだけとなり、そ
の後は保護絶縁膜によって保護されるのでエッチング量
は少なくなる。この結果、Ｎ型エクステンション層の接
合深さが浅くなって、抵抗値すなわち、寄生抵抗値が増
大することが防止され、電流駆動能力の低下が防止さ
れ、動作速度の低下を防止した半導体装置を得ることが
できる。また、Ｎ型不純物であるヒ素やリンは、Ｐ型不
純物であるボロンに比べて拡散係数が小さいので、Ｐ型
エクステンション層形成後にＮ型エクステンション層を
形成する場合には、Ｐ型エクステンション層への影響を
及ぼすのでＮ型エクステンション層の活性化のための熱
処理を十分に行えないが、本発明においてはＮ型エクス
テンション層形成後にＰ型エクステンション層を形成す
るので、Ｎ型エクステンション層の活性化のための熱処
理を十分に行うことができ、イオン注入による基板の損
傷回復や不純物の拡散を確実に行うことができる。
【０１５６】本発明に係る請求項２記載の半導体装置の
製造方法によれば、１対のＮ型およびＰ型エクステンシ
ョン層の深さが０．１μｍよりも浅く、半導体基板表面
近傍で不純物濃度が最大となり、最大不純物濃度が１×
１０19／ｃｍ3〜１×１０21／ｃｍ3となるので、抵抗値
が低く、また短チャネル効果の抑制に効果的なエクステ
ンション層を得ることができる。
【０１５７】本発明に係る請求項３記載の半導体装置の
製造方法によれば、１対のＰ型エクステンション層を形
成した後に１対のＮ型エクステンション層を形成するの
で、Ｎ型エクステンション層は第１のレジストマスク除
去するに際してはエッチングを被らず、エッチング量は
少なくなる。この結果、Ｎ型エクステンション層の接合
深さが浅くなって、抵抗値すなわち、寄生抵抗値が増大
することが防止され、電流駆動能力の低下が防止され、
動作速度の低下を防止した半導体装置を得ることができ
る。また、１対のＮ型エクステンション層の深さが０．
１μｍよりも浅く、半導体基板表面近傍で不純物濃度が
最大となり、最大不純物濃度が１×１０ 19／ｃｍ3〜１
×１０21／ｃｍ3となるので、抵抗値が低く、また短チ
ャネル効果の抑制に効果的なエクステンション層を得る
ことができる。
【０１５８】本発明に係る請求項４記載の半導体装置の
製造方法によれば、動作電圧が高い第２のＮＭＯＳトラ
ンジスタおよび第２のＰＭＯＳトランジスタをさらに形
成する際には、第２のＮＭＯＳトランジスタを形成する
ための第２のＮＭＯＳ領域および第２のＰＭＯＳトラン
ジスタを形成するための第２のＰＭＯＳ領域の表面内
に、１対のＮ型不純物層および１対のＰ型不純物層を形
成する工程をさらに備えることになるので、半導体基板
がエッチングを被る頻度は高まる。しかし、第１のＮＭ
ＯＳトランジスタの備えるＮ型エクステンション層がエ
ッチングを被るのは、第１のレジストマスク除去するに
際してだけであり、エッチング量は少なくなる。この結
果、例えば、電源電圧の異なるＣＭＯＳトランジスタを
有する半導体装置において、低電圧の第１のＮＭＯＳト
ランジスタのＮ型エクステンション層の接合深さが浅く
なって、抵抗値すなわち、寄生抵抗値が増大することが
防止され、電流駆動能力の低下が防止され、動作速度の
低下を防止した半導体装置を得ることができる。
【０１５９】本発明に係る請求項５記載の半導体装置の
製造方法によれば、保護絶縁膜を１ｎｍ〜２０ｎｍの厚
さに形成するので、保護絶縁膜が部分的に残る場合で
も、デバイス特性への影響を軽減することができる。
【０１６０】本発明に係る請求項６記載の半導体装置の
製造方法によれば、保護絶縁膜をＣＶＤ法によりシリコ
ン酸化膜として形成するので、ステップカバレッジの良
好な保護絶縁膜を得ることができる。
【０１６１】本発明に係る請求項７記載の半導体装置の
製造方法によれば、保護絶縁膜を熱酸化法によりシリコ
ン酸化膜として形成するので、膜厚制御が容易にでき、
膜厚のばらつきによるデバイス特性のばらつきを低減で
きる。
【０１６２】本発明に係る請求項８記載の半導体装置の
製造方法によれば、保護絶縁膜をＣＶＤ法によりシリコ
ン窒化膜として形成するのでステップカバレッジの良好
な保護絶縁膜を得ることができるとともに、シリコン窒
化膜はアンモニア過水に対してエッチングされにくいの
で、シリコン酸化膜を使用する場合よりも薄くでき、デ
バイス特性への影響を軽減することができる。
【０１６３】本発明に係る請求項９記載の半導体装置の
製造方法によれば、保護絶縁膜を熱窒化法によりシリコ
ン窒化膜として形成するので、膜厚制御が容易にでき、
膜厚のばらつきによるデバイス特性のばらつきを低減で
きる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図３】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図４】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図５】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図６】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図７】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図８】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図９】 本発明に係る実施の形態１の半導体装置の製
造工程を示す断面図である。
【図１０】 本発明に係る実施の形態１の半導体装置の
製造工程を示す断面図である。
【図１１】 エクステンション層の不純物濃度分布を示
す図である。
【図１２】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図１３】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図１４】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図１５】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図１６】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図１７】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図１８】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図１９】 本発明に係る実施の形態２の半導体装置の
製造工程を示す断面図である。
【図２０】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２１】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２２】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２３】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２４】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２５】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２６】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２７】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２８】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図２９】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図３０】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図３１】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図３２】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図３３】 本発明に係る実施の形態３の半導体装置の
製造工程を示す断面図である。
【図３４】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図３５】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図３６】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図３７】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図３８】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図３９】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図４０】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図４１】 本発明に係る実施の形態４の半導体装置の
製造工程を示す断面図である。
【図４２】 従来の半導体装置の製造工程を示す断面図
である。
【図４３】 従来の半導体装置の製造工程を示す断面図
である。
【図４４】 従来の半導体装置の製造工程を示す断面図
である。
【図４５】 従来の半導体装置の製造工程を示す断面図
である。
【図４６】 従来の半導体装置の製造工程を示す断面図
である。
【図４７】 従来の半導体装置の製造工程を示す断面図
である。
【図４８】 従来の半導体装置の製造工程を示す断面図
である。
【図４９】 従来の半導体装置の製造工程を示す断面図
である。
【符号の説明】
３，３Ａ，３Ｂ ゲート絶縁膜、１４ 保護絶縁膜、２
５，２６，５１，５２エクステンション層、４１，４２
ゲート電極。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 (ａ)半導体基板の表面内に、少なくとも
    第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトラ
    ンジスタを形成するための第１のＮＭＯＳ領域および第
    １のＰＭＯＳ領域を規定する工程と、 (ｂ)少なくとも前記第１のＮＭＯＳ領域および前記第１
    のＰＭＯＳ領域上に第１のゲート絶縁膜を形成する工程
    と、 (ｃ)前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
    領域の前記第１のゲート絶縁膜上に、それぞれ第１およ
    び第２のゲート電極を形成する工程と、 (ｄ)前記第１のＰＭＯＳ領域を第１のレジストマスクで
    覆い、前記第１のゲート電極を注入マスクとしてＮ型不
    純物をイオン注入し、前記第１のゲート電極の側面外方
    の前記半導体基板の表面内に１対のＮ型エクステンショ
    ン層を形成する工程と、 (ｅ)前記第１のレジストマスクを除去した後、前記半導
    体基板の全面に保護絶縁膜を形成する工程と、 (ｆ)前記第１のＮＭＯＳ領域を第２のレジストマスクで
    覆い、前記第２のゲート電極を注入マスクとしてＰ型不
    純物を前記保護絶縁膜上からイオン注入し、前記第２の
    ゲート電極の側面外方の前記半導体基板の表面内に１対
    のＰ型エクステンション層を形成する工程と、を備える
    半導体装置の製造方法。
  2. 【請求項２】 前記工程(ｄ)は、 前記１対のＮ型エクステンション層の深さが０．１μｍ
    よりも浅く、前記半導体基板表面近傍で不純物濃度が最
    大となり、最大不純物濃度が１×１０19／ｃｍ 3〜１×
    １０21／ｃｍ3となるように、前記１対のＮ型エクステ
    ンション層を形成する工程を含む、請求項１記載の半導
    体装置の製造方法。
  3. 【請求項３】 (ａ)半導体基板の表面内に、少なくとも
    第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトラ
    ンジスタを形成するための第１のＮＭＯＳ領域および第
    １のＰＭＯＳ領域を規定する工程と、 (ｂ)少なくとも前記第１のＮＭＯＳ領域および前記第１
    のＰＭＯＳ領域上に第１のゲート絶縁膜を形成する工程
    と、 (ｃ)前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
    領域の前記第１のゲート絶縁膜上に、それぞれ第１およ
    び第２のゲート電極を形成する工程と、 (ｄ)前記第１のＮＭＯＳ領域を第１のレジストマスクで
    覆い、前記第２のゲート電極を注入マスクとしてＰ型不
    純物をイオン注入し、前記第２のゲート電極の側面外方
    の前記半導体基板の表面内に１対のＰ型エクステンショ
    ン層を形成する工程と、 (ｅ)前記第１のレジストマスクを除去した後、前記ＰＭ
    ＯＳ領域を第２のレジストマスクで覆い、前記第１のゲ
    ート電極を注入マスクとしてＮ型不純物をイオン注入
    し、前記第１のゲート電極の側面外方の前記半導体基板
    の表面内に１対のＮ型エクステンション層を形成する工
    程と、を備え、 前記工程(ｅ)は、 前記１対のＮ型エクステンション層の深さが０．１μｍ
    よりも浅く、前記半導体基板表面近傍で不純物濃度が最
    大となり、最大不純物濃度が１×１０19／ｃｍ 3〜１×
    １０21／ｃｍ3となるように、前記１対のＮ型エクステ
    ンション層を形成する工程を含む、半導体装置の製造方
    法。
  4. 【請求項４】 前記工程(ａ)は、前記第１のＮＭＯＳト
    ランジスタよりも動作電圧が高い第２のＮＭＯＳトラン
    ジスタを形成するための第２のＮＭＯＳ領域および、前
    記第１のＰＭＯＳトランジスタよりも動作電圧が高い第
    ２のＰＭＯＳトランジスタを形成するための第２のＰＭ
    ＯＳ領域を規定する工程を含み、 前記工程(ｂ)は、前記第２のＮＭＯＳ領域および前記第
    ２のＰＭＯＳ領域上に、前記第１のゲート絶縁膜よりも
    厚い第２のゲート絶縁膜を形成する工程を含み、 前記工程(ｂ)と(ｃ)との間に、前記第２のＮＭＯＳ領域
    および前記第２のＰＭＯＳ領域の表面内に、前記第２の
    ＮＭＯＳトランジスタの１対のＮ型不純物層および前記
    第２のＰＭＯＳトランジスタの１対のＰ型不純物層を形
    成する工程をさらに備える、請求項１または請求項２記
    載の半導体装置の製造方法。
  5. 【請求項５】 前記工程(ｅ)は、前記保護絶縁膜を１ｎ
    ｍ〜２０ｎｍの厚さに形成する工程を含む、請求項１記
    載の半導体装置の製造方法。
  6. 【請求項６】 前記工程(ｅ)は、前記保護絶縁膜をＣＶ
    Ｄ法によりシリコン酸化膜として形成する工程を含む、
    請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記工程(ｅ)は、前記保護絶縁膜を熱酸
    化法によりシリコン酸化膜として形成する工程を含む、
    請求項５記載の半導体装置の製造方法。
  8. 【請求項８】 前記工程(ｅ)は、前記保護絶縁膜をＣＶ
    Ｄ法によりシリコン窒化膜として形成する工程を含む、
    請求項５記載の半導体装置の製造方法。
  9. 【請求項９】 前記工程(ｅ)は、前記保護絶縁膜を熱窒
    化法によりシリコン窒化膜として形成する工程を含む、
    請求項５記載の半導体装置の製造方法。
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