JPH11238807A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11238807A JPH11238807A JP10069879A JP6987998A JPH11238807A JP H11238807 A JPH11238807 A JP H11238807A JP 10069879 A JP10069879 A JP 10069879A JP 6987998 A JP6987998 A JP 6987998A JP H11238807 A JPH11238807 A JP H11238807A
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- Japan
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- diffusion layer
- well diffusion
- type well
- integrated circuit
- semiconductor substrate
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Abstract
(57)【要約】
【課題】 微細寸法で安定した高抵抗値を得ることが可
能な抵抗素子を含む半導体集積回路装置を提供する。 【解決手段】 ｐ型シリコン基板１にｎ型ウェル拡散層
３が形成され、このｎ型ウェル拡散層３内にＰＭＯＳト
ランジスタＱP1が形成される。ｎ型ウェル拡散層２のＰ
ＭＯＳトランジスタＱP1の周囲を含む素子分離領域に
は、溝５が形成されて素子分離絶縁膜６が埋め込み形成
される。抵抗素子Ｒ１は、ｎ型ウェル拡散層２内の素子
分離絶縁膜６の下に形成されたレトログレードのｐ型ウ
ェル拡散層３により構成されている。
能な抵抗素子を含む半導体集積回路装置を提供する。 【解決手段】 ｐ型シリコン基板１にｎ型ウェル拡散層
３が形成され、このｎ型ウェル拡散層３内にＰＭＯＳト
ランジスタＱP1が形成される。ｎ型ウェル拡散層２のＰ
ＭＯＳトランジスタＱP1の周囲を含む素子分離領域に
は、溝５が形成されて素子分離絶縁膜６が埋め込み形成
される。抵抗素子Ｒ１は、ｎ型ウェル拡散層２内の素子
分離絶縁膜６の下に形成されたレトログレードのｐ型ウ
ェル拡散層３により構成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に係り、特に能動素子と共に集積形成される抵抗素
子の改良に関する。
装置に係り、特に能動素子と共に集積形成される抵抗素
子の改良に関する。
【０００２】
【従来の技術】従来より半導体集積回路において、パル
ス発生回路，遅延回路，内部電源回路，入力保護回路等
に抵抗素子が用いられる。半導体集積回路における抵抗
素子としては、 １）ＭＯＳトランジスタのゲート電極と同時に形成され
る多結晶シリコン等の導電材料膜抵抗、 ２）ＭＯＳトランジスタのソース，ドレイン拡散層と同
時に形成されるｐ＋型拡散層やｎ＋型拡散層を用いた拡
散層抵抗、 等が用いられている。
ス発生回路，遅延回路，内部電源回路，入力保護回路等
に抵抗素子が用いられる。半導体集積回路における抵抗
素子としては、 １）ＭＯＳトランジスタのゲート電極と同時に形成され
る多結晶シリコン等の導電材料膜抵抗、 ２）ＭＯＳトランジスタのソース，ドレイン拡散層と同
時に形成されるｐ＋型拡散層やｎ＋型拡散層を用いた拡
散層抵抗、 等が用いられている。
【０００３】
【発明が解決しようとする課題】しかし、従来の半導体
集積回路における抵抗素子の構成法では、素子の微細化
や高速化が進むにつれて、高抵抗素子を小さい面積に作
ること、更に設計値通りの安定した抵抗素子を作ること
が難しくなっている。
集積回路における抵抗素子の構成法では、素子の微細化
や高速化が進むにつれて、高抵抗素子を小さい面積に作
ること、更に設計値通りの安定した抵抗素子を作ること
が難しくなっている。
【０００４】例えば、素子の高速化の要求から、ＭＯＳ
トランジスタのゲート電極には、多結晶シリコン膜に金
属シリサイドや金属が積層され、ソース，ドレイン拡散
層の表面にもシリサイド膜が形成れるというように、い
ずれも低抵抗化の傾向にある。従ってこれらのゲート電
極材料或いはソース，ドレイン拡散層と同じ材料を用い
て抵抗素子を作ると、高抵抗を得るためには抵抗素子が
長大なものとなり、素子の高密度化や集積回路チップの
小型化が妨げられる。
トランジスタのゲート電極には、多結晶シリコン膜に金
属シリサイドや金属が積層され、ソース，ドレイン拡散
層の表面にもシリサイド膜が形成れるというように、い
ずれも低抵抗化の傾向にある。従ってこれらのゲート電
極材料或いはソース，ドレイン拡散層と同じ材料を用い
て抵抗素子を作ると、高抵抗を得るためには抵抗素子が
長大なものとなり、素子の高密度化や集積回路チップの
小型化が妨げられる。
【０００５】また近年、微細ＭＯＳトランジスタを実現
するために、ソース，ドレイン拡散層等の不純物の活性
化やダメージ除去のためのアニールをランプを用いて高
温短時間で行うＲＴＰ（Rapid Thermal Processing）処
理が用いられるようになっている。しかしこのＲＴＰ処
理の温度は、ＭＯＳトランジスタ以外の要因、例えばＤ
ＲＡＭであれば電荷保持特性等との関係で、素子設計の
後の素子開発段階で変更することが多い。しかも、低加
速エネルギーで表面部に高濃度に不純物が注入されるソ
ース，ドレイン拡散層の抵抗は、このＲＴＰ温度の影響
を強く受ける。従って、ソース，ドレイン拡散層と同様
の拡散層で抵抗素子を作り、且つＲＴＰ処理を適用する
場合には、素子設計段階で抵抗値を決定することが困難
であり、また開発初期と最終製品段階で抵抗値が変わる
と再設計の手間が必要になる、といった難点がある。
するために、ソース，ドレイン拡散層等の不純物の活性
化やダメージ除去のためのアニールをランプを用いて高
温短時間で行うＲＴＰ（Rapid Thermal Processing）処
理が用いられるようになっている。しかしこのＲＴＰ処
理の温度は、ＭＯＳトランジスタ以外の要因、例えばＤ
ＲＡＭであれば電荷保持特性等との関係で、素子設計の
後の素子開発段階で変更することが多い。しかも、低加
速エネルギーで表面部に高濃度に不純物が注入されるソ
ース，ドレイン拡散層の抵抗は、このＲＴＰ温度の影響
を強く受ける。従って、ソース，ドレイン拡散層と同様
の拡散層で抵抗素子を作り、且つＲＴＰ処理を適用する
場合には、素子設計段階で抵抗値を決定することが困難
であり、また開発初期と最終製品段階で抵抗値が変わる
と再設計の手間が必要になる、といった難点がある。
【０００６】更に、通常のウェル拡散層は、イオン注入
と、１０００℃以上の高温で長時間のアニールを経て形
成される。この様なウェル拡散層を用いて抵抗素子を作
ると、不純物濃度のピークが表面部にあるため、表面の
酸化工程等による不純物の再分布により抵抗値変動を被
り易い。また、高温長時間のアニールによる不純物の横
方向拡散が大きいため、高抵抗素子の狭い幅を設計値通
りに得ることが難しい。
と、１０００℃以上の高温で長時間のアニールを経て形
成される。この様なウェル拡散層を用いて抵抗素子を作
ると、不純物濃度のピークが表面部にあるため、表面の
酸化工程等による不純物の再分布により抵抗値変動を被
り易い。また、高温長時間のアニールによる不純物の横
方向拡散が大きいため、高抵抗素子の狭い幅を設計値通
りに得ることが難しい。
【０００７】この発明は、上記事情を考慮してなされた
もので、微細寸法で安定した高抵抗値を得ることが可能
な抵抗素子を含む半導体集積回路装置を提供することを
目的としている。
もので、微細寸法で安定した高抵抗値を得ることが可能
な抵抗素子を含む半導体集積回路装置を提供することを
目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、半導体基板と、この半導体基板のそれぞ
れ素子分離絶縁膜により区画された素子領域に形成され
た複数の能動素子と、前記半導体基板の前記素子分離絶
縁膜の直下に表面より所定深さ位置に不純物濃度のピー
クを持つように形成されたウェル拡散層により構成され
た少なくともひとつの抵抗素子とを備えたことを特徴と
ている。
積回路装置は、半導体基板と、この半導体基板のそれぞ
れ素子分離絶縁膜により区画された素子領域に形成され
た複数の能動素子と、前記半導体基板の前記素子分離絶
縁膜の直下に表面より所定深さ位置に不純物濃度のピー
クを持つように形成されたウェル拡散層により構成され
た少なくともひとつの抵抗素子とを備えたことを特徴と
ている。
【０００９】具体的に例えば、前記半導体基板が第１導
電型であり、前記複数の能動素子の少なくともひとつ
が、前記半導体基板に形成された第２導電型ウェル拡散
層に形成されたＭＯＳトランジスタであるとしたとき、
前記抵抗素子は、前記第２導電型ウェル拡散層内に形成
された、表面が素子分離絶縁膜により覆われた第１導電
型ウェル拡散層により構成される。
電型であり、前記複数の能動素子の少なくともひとつ
が、前記半導体基板に形成された第２導電型ウェル拡散
層に形成されたＭＯＳトランジスタであるとしたとき、
前記抵抗素子は、前記第２導電型ウェル拡散層内に形成
された、表面が素子分離絶縁膜により覆われた第１導電
型ウェル拡散層により構成される。
【００１０】この発明は、ＭＯＳトランジスタが、多結
晶シリコン膜に金属又は金属シリサイド膜が積層された
ゲート電極を有する場合、或いは、表面に金属シリサイ
ド膜が形成されたソース，ドレイン拡散層を有する場合
に特に有効である。
晶シリコン膜に金属又は金属シリサイド膜が積層された
ゲート電極を有する場合、或いは、表面に金属シリサイ
ド膜が形成されたソース，ドレイン拡散層を有する場合
に特に有効である。
【００１１】この発明において好ましくは、前記素子分
離絶縁膜は、前記半導体基板に形成された溝に埋め込ま
れる。高エネルギーのイオン注入とＲＴＰ処理により得
られる、表面より深い位置に不純物濃度のピークを持つ
ウェル拡散層（即ち、レトログレードのウェル拡散層）
は、通常の低エネルギーイオン注入と長時間のアニール
により得られる、表面に不純物濃度のピークを持つウェ
ル拡散層と異なり、素子領域の基板表面酸化工程等によ
る不純物再分布や横方向拡散が小さい。従ってこの発明
によれば、素子分離領域直下に形成されたレトログレー
ドのウェル拡散層を抵抗素子として用いることにより、
集積回路内に微細寸法の高抵抗素子を安定に形成するこ
とができる。
離絶縁膜は、前記半導体基板に形成された溝に埋め込ま
れる。高エネルギーのイオン注入とＲＴＰ処理により得
られる、表面より深い位置に不純物濃度のピークを持つ
ウェル拡散層（即ち、レトログレードのウェル拡散層）
は、通常の低エネルギーイオン注入と長時間のアニール
により得られる、表面に不純物濃度のピークを持つウェ
ル拡散層と異なり、素子領域の基板表面酸化工程等によ
る不純物再分布や横方向拡散が小さい。従ってこの発明
によれば、素子分離領域直下に形成されたレトログレー
ドのウェル拡散層を抵抗素子として用いることにより、
集積回路内に微細寸法の高抵抗素子を安定に形成するこ
とができる。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１はこの発明を適用した一実施
例の半導体集積回路における要部回路構成を示す。この
回路は、インバータＩ１〜Ｉ４を直列接続した遅延回路
である。２段目インバータＩ２のＰＭＯＳトランジスタ
ＱP1とＮＭＯＳトランジスタＱN1のドレイン端子間に抵
抗素子Ｒ１が挿入され、更にＰＭＯＳトランジスタＱP1
のドレイン端子と基準電位端子の間にキャパシタＣが設
けられている。この抵抗素子Ｒ１とキャパシタＣによる
時定数回路が、２段目インバータＩ２での遅延を決定し
ている。
の実施例を説明する。図１はこの発明を適用した一実施
例の半導体集積回路における要部回路構成を示す。この
回路は、インバータＩ１〜Ｉ４を直列接続した遅延回路
である。２段目インバータＩ２のＰＭＯＳトランジスタ
ＱP1とＮＭＯＳトランジスタＱN1のドレイン端子間に抵
抗素子Ｒ１が挿入され、更にＰＭＯＳトランジスタＱP1
のドレイン端子と基準電位端子の間にキャパシタＣが設
けられている。この抵抗素子Ｒ１とキャパシタＣによる
時定数回路が、２段目インバータＩ２での遅延を決定し
ている。
【００１３】図２は、図１の回路におけるＰＭＯＳトラ
ンジスタＱP1，ＮＭＯＳトランジスタＱN1及び抵抗素子
Ｒ１の部分の構造を示している。ｐ型シリコン基板１に
は、互いに分離されたｎ型ウェル拡散層２とｐ型ウェル
拡散層４が形成され、それぞれにＰＭＯＳトランジスタ
ＱP1とＮＭＯＳトランジスタＱN1が形成されている。素
子分離領域は、浅い溝５が形成されて、ここに素子分離
絶縁膜６が埋め込み形成されたＳＴＩ（Shallow Trench
Isolation）構造を有する。ＰＭＯＳトランジスタＱP1
は、ｎ型ウェル拡散層２の素子分離絶縁膜６により区画
された素子領域にゲート絶縁膜７を介して形成されたゲ
ート電極８と、このゲート電極８に自己整合されて形成
されたソース，ドレインとなるｐ＋型拡散層９を有す
る。同様にＮＭＯＳトランジスタＱN1は、ｐ型ウェル拡
散層４の素子分離絶縁膜６により区画された素子領域に
ゲート絶縁膜７を介して形成されたゲート電極８と、こ
のゲート電極８に自己整合されて形成されたソース，ド
レインとなるｎ＋型拡散層１２を有する。
ンジスタＱP1，ＮＭＯＳトランジスタＱN1及び抵抗素子
Ｒ１の部分の構造を示している。ｐ型シリコン基板１に
は、互いに分離されたｎ型ウェル拡散層２とｐ型ウェル
拡散層４が形成され、それぞれにＰＭＯＳトランジスタ
ＱP1とＮＭＯＳトランジスタＱN1が形成されている。素
子分離領域は、浅い溝５が形成されて、ここに素子分離
絶縁膜６が埋め込み形成されたＳＴＩ（Shallow Trench
Isolation）構造を有する。ＰＭＯＳトランジスタＱP1
は、ｎ型ウェル拡散層２の素子分離絶縁膜６により区画
された素子領域にゲート絶縁膜７を介して形成されたゲ
ート電極８と、このゲート電極８に自己整合されて形成
されたソース，ドレインとなるｐ＋型拡散層９を有す
る。同様にＮＭＯＳトランジスタＱN1は、ｐ型ウェル拡
散層４の素子分離絶縁膜６により区画された素子領域に
ゲート絶縁膜７を介して形成されたゲート電極８と、こ
のゲート電極８に自己整合されて形成されたソース，ド
レインとなるｎ＋型拡散層１２を有する。
【００１４】この実施例の場合、ゲート電極８は、不純
物をドープした多結晶シリコン膜に、タングステンシリ
サイド（ＷＳｉ）等の金属シリサイド膜を積層したポリ
サイド電極、或いは多結晶金属を積層したポリメタル電
極である。
物をドープした多結晶シリコン膜に、タングステンシリ
サイド（ＷＳｉ）等の金属シリサイド膜を積層したポリ
サイド電極、或いは多結晶金属を積層したポリメタル電
極である。
【００１５】ｎ型ウェル拡散層２内には、ＰＭＯＳトラ
ンジスタＱP1に隣接する領域に埋め込み形成された素子
分離絶縁膜６の直下に、抵抗素子Ｒ１として用いられる
ｐ型ウェル拡散層３が所定幅と所定長さをもって形成さ
れている。ｐ型ウェル拡散層３の電極取り出し部にはｐ
＋型拡散層１３が形成されている。素子が形成された基
板表面には、層間絶縁膜１４が形成され、この層間絶縁
膜１４にコンタクト孔が開けられて、各素子間を接続す
る配線１５が形成されている。
ンジスタＱP1に隣接する領域に埋め込み形成された素子
分離絶縁膜６の直下に、抵抗素子Ｒ１として用いられる
ｐ型ウェル拡散層３が所定幅と所定長さをもって形成さ
れている。ｐ型ウェル拡散層３の電極取り出し部にはｐ
＋型拡散層１３が形成されている。素子が形成された基
板表面には、層間絶縁膜１４が形成され、この層間絶縁
膜１４にコンタクト孔が開けられて、各素子間を接続す
る配線１５が形成されている。
【００１６】抵抗素子Ｒ１としてのｐ型ウェル拡散層３
は、加速エネルギー２００ＫｅＶでボロンをイオン注入
して、１０００℃，１０ｓｅｃ程度の高温短時間のラン
プ照射によるＲＴＰ処理を行って得られた、内部に不純
物濃度のピークを持つレトログレードの拡散層である。
実際のプロセスでは、ｎ型ウェル拡散層２，ｐ型ウェル
拡散層３，４，ソース，ドレインとなるｐ＋型拡散層９
及びｎ＋型拡散層１２の全てのイオン注入を行った後
に、これらの拡散層に対するＲＴＰ処理が一括して行わ
れる。
は、加速エネルギー２００ＫｅＶでボロンをイオン注入
して、１０００℃，１０ｓｅｃ程度の高温短時間のラン
プ照射によるＲＴＰ処理を行って得られた、内部に不純
物濃度のピークを持つレトログレードの拡散層である。
実際のプロセスでは、ｎ型ウェル拡散層２，ｐ型ウェル
拡散層３，４，ソース，ドレインとなるｐ＋型拡散層９
及びｎ＋型拡散層１２の全てのイオン注入を行った後
に、これらの拡散層に対するＲＴＰ処理が一括して行わ
れる。
【００１７】図２では、ｎ型ウェル拡散層２にひとつの
ＰＭＯＳトランジスタＱP1のみ示しているが、多くの場
合、同じｎ型ウェル拡散層２内に複数個のＰＭＯＳトラ
ンジスタが形成される。ＮＭＯＳトランジスタについて
も同様である。
ＰＭＯＳトランジスタＱP1のみ示しているが、多くの場
合、同じｎ型ウェル拡散層２内に複数個のＰＭＯＳトラ
ンジスタが形成される。ＮＭＯＳトランジスタについて
も同様である。
【００１８】図４〜図５を参照して、図２の構造を得る
ための具体的な製造工程を説明する。図４に示すよう
に、シリコン基板１の素子領域及びコンタクト形成領域
の周囲に溝５を加工して約０．３μｍ厚の素子分離絶縁
膜６を埋め込み形成する。具体的には、よく知られた工
程でシリコン窒化膜等のマスクを用いて溝５の加工を行
い、ＣＶＤ法によりＴＥＯＳ膜或いはＢＳＧ膜を堆積
し、ＣＭＰ処理とＲＩＥによる絶縁膜エッチを行って、
素子分離絶縁膜６を埋め込む。
ための具体的な製造工程を説明する。図４に示すよう
に、シリコン基板１の素子領域及びコンタクト形成領域
の周囲に溝５を加工して約０．３μｍ厚の素子分離絶縁
膜６を埋め込み形成する。具体的には、よく知られた工
程でシリコン窒化膜等のマスクを用いて溝５の加工を行
い、ＣＶＤ法によりＴＥＯＳ膜或いはＢＳＧ膜を堆積
し、ＣＭＰ処理とＲＩＥによる絶縁膜エッチを行って、
素子分離絶縁膜６を埋め込む。
【００１９】次に、図５に示すように、素子領域に犠牲
酸化膜２１を形成し、領域Ａに窓を持つマスクを用い
て、加速エネルギー８００ｋｅＶのリン素イオン注入に
よりｎ型ウェル拡散層２を形成し、更に領域Ｂに窓を持
つマスクを用いて、加速エネルギー２００ｋｅＶのボロ
ンイオン注入によりｐ型ウェル拡散層３，４を形成す
る。これらのウェル拡散層２，３，４は、この段階では
未だ不純物活性化処理を行わない。
酸化膜２１を形成し、領域Ａに窓を持つマスクを用い
て、加速エネルギー８００ｋｅＶのリン素イオン注入に
よりｎ型ウェル拡散層２を形成し、更に領域Ｂに窓を持
つマスクを用いて、加速エネルギー２００ｋｅＶのボロ
ンイオン注入によりｐ型ウェル拡散層３，４を形成す
る。これらのウェル拡散層２，３，４は、この段階では
未だ不純物活性化処理を行わない。
【００２０】その後、図６に示すように、ゲート絶縁膜
７を介してゲート電極８をパターン形成し、低エネルギ
ーの不純物イオン注入を行って、各素子領域のソース，
ドレイン及び抵抗素子のコンタクト部に、ｐ＋型拡散層
９，１３及びｎ＋型拡散層１２を形成する。その後、こ
れらの拡散層９，１３及び１２の不純物活性化と同時
に、各ウェル拡散層２，３，４の不純物活性化のため
に、ＲＴＰ処理を行う。ＲＴＰ処理の条件は例えば、１
０００℃，１０ｓｅｃの高温短時間処理とする。最後
に、図２に示すように、全面に層間絶縁膜１４を堆積
し、コンタクト孔開けを行って、配線１５を形成する。
７を介してゲート電極８をパターン形成し、低エネルギ
ーの不純物イオン注入を行って、各素子領域のソース，
ドレイン及び抵抗素子のコンタクト部に、ｐ＋型拡散層
９，１３及びｎ＋型拡散層１２を形成する。その後、こ
れらの拡散層９，１３及び１２の不純物活性化と同時
に、各ウェル拡散層２，３，４の不純物活性化のため
に、ＲＴＰ処理を行う。ＲＴＰ処理の条件は例えば、１
０００℃，１０ｓｅｃの高温短時間処理とする。最後
に、図２に示すように、全面に層間絶縁膜１４を堆積
し、コンタクト孔開けを行って、配線１５を形成する。
【００２１】図３は、抵抗素子Ｒ１として用いられるｐ
型ウェル拡散層３の部分の不純物濃度分布を示す。図示
のように、ｐ型ウェル拡散層３は、基板表面から約０．
５μｍの位置に不純物濃度のピーク値（約１Ｅ１８／ｃ
ｍ3 ）を有し、その位置から表面に向かって濃度が減少
するレトログレードを示す。この様なｐ型ウェル拡散層
３のシート抵抗は、約１ｋΩ／□となる。従って、抵抗
素子Ｒ１として例えば、１０ｋΩが必要であるとする
と、ｐ型ウェル拡散層３は、幅２μｍ及び長さ２０μｍ
の矩形パターンに形成すればよい。
型ウェル拡散層３の部分の不純物濃度分布を示す。図示
のように、ｐ型ウェル拡散層３は、基板表面から約０．
５μｍの位置に不純物濃度のピーク値（約１Ｅ１８／ｃ
ｍ3 ）を有し、その位置から表面に向かって濃度が減少
するレトログレードを示す。この様なｐ型ウェル拡散層
３のシート抵抗は、約１ｋΩ／□となる。従って、抵抗
素子Ｒ１として例えば、１０ｋΩが必要であるとする
と、ｐ型ウェル拡散層３は、幅２μｍ及び長さ２０μｍ
の矩形パターンに形成すればよい。
【００２２】図７は、ｐ型ウェル拡散層３と、ソース，
ドレインのｐ＋型拡散層９及びｎ＋型拡散層１２につい
て、シート抵抗のＲＴＰ温度依存性を示している。但
し、ｐ＋型拡散層９及びｎ＋型拡散層１２の注入不純物
濃度は、約１Ｅ１９／ｃｍ3 である。図から明らかなよ
うに、低エネルギーイオン注入により基板表面に形成さ
れるｐ＋型拡散層９及びｎ＋型拡散層１２のシート抵抗
は、ＲＴＰ温度に大きく依存するのに対し、高エネルギ
ーイオン注入により形成されるレトログレードのｐ型ウ
ェル拡散層３のシート抵抗はＲＴＰ温度によらずほぼ一
定のシート抵抗値を示す。これは、ＲＴＰ処理が表面部
をランプで高温加熱するものであるため、浅い拡散層で
あるｐ＋型拡散層９及びｎ＋型拡散層１２では不純物再
拡散の影響がが大きいのに対し、深い位置に不純物濃度
のピークを持つレトログレードのｐ型ウェル拡散層３で
は、全体として不純物再拡散が小さいためである。
ドレインのｐ＋型拡散層９及びｎ＋型拡散層１２につい
て、シート抵抗のＲＴＰ温度依存性を示している。但
し、ｐ＋型拡散層９及びｎ＋型拡散層１２の注入不純物
濃度は、約１Ｅ１９／ｃｍ3 である。図から明らかなよ
うに、低エネルギーイオン注入により基板表面に形成さ
れるｐ＋型拡散層９及びｎ＋型拡散層１２のシート抵抗
は、ＲＴＰ温度に大きく依存するのに対し、高エネルギ
ーイオン注入により形成されるレトログレードのｐ型ウ
ェル拡散層３のシート抵抗はＲＴＰ温度によらずほぼ一
定のシート抵抗値を示す。これは、ＲＴＰ処理が表面部
をランプで高温加熱するものであるため、浅い拡散層で
あるｐ＋型拡散層９及びｎ＋型拡散層１２では不純物再
拡散の影響がが大きいのに対し、深い位置に不純物濃度
のピークを持つレトログレードのｐ型ウェル拡散層３で
は、全体として不純物再拡散が小さいためである。
【００２３】従ってこの実施例によれば、レトログレー
ドのｐ型ウェル拡散層３を抵抗素子として用いることに
より、ｐ＋型拡散層９やｎ＋型拡散層１２と同時に形成
される拡散層を抵抗素子として用いる場合と比べて、設
計通りの安定した抵抗値を得ることが可能である。この
実施例の抵抗素子の抵抗値は、図７の特性から明らかな
ように、プロセスのぱらつきやプロセス変更、またＲＴ
Ｐプロセスの温度選択等に左右されず、従ってデバイス
設計も容易になる。また、レトログレードのｐ型ウェル
拡散層３は、ｐ＋型拡散層９やｎ＋型拡散層１２、或い
はゲート電極８，９と比べて、シート抵抗が高く、しか
もＲＴＰ処理による不純物再拡散が小さいため、小さい
寸法で抵抗素子を作ることができる。
ドのｐ型ウェル拡散層３を抵抗素子として用いることに
より、ｐ＋型拡散層９やｎ＋型拡散層１２と同時に形成
される拡散層を抵抗素子として用いる場合と比べて、設
計通りの安定した抵抗値を得ることが可能である。この
実施例の抵抗素子の抵抗値は、図７の特性から明らかな
ように、プロセスのぱらつきやプロセス変更、またＲＴ
Ｐプロセスの温度選択等に左右されず、従ってデバイス
設計も容易になる。また、レトログレードのｐ型ウェル
拡散層３は、ｐ＋型拡散層９やｎ＋型拡散層１２、或い
はゲート電極８，９と比べて、シート抵抗が高く、しか
もＲＴＰ処理による不純物再拡散が小さいため、小さい
寸法で抵抗素子を作ることができる。
【００２４】図８は、この発明の他の実施例による構造
を、図２に対応させて示している。図２と対応する部分
には図２と同一符号を付して詳細な説明は省く。この実
施例では、ソース，ドレインを、ｐ＋型拡散層９，ｎ＋
型拡散層１２の表面にチタンシリサイド（ＴｉＳｉ）膜
３１が形成されたサリサイド構造としている。ゲート電
極８についても同様のサリサイド構造とする。
を、図２に対応させて示している。図２と対応する部分
には図２と同一符号を付して詳細な説明は省く。この実
施例では、ソース，ドレインを、ｐ＋型拡散層９，ｎ＋
型拡散層１２の表面にチタンシリサイド（ＴｉＳｉ）膜
３１が形成されたサリサイド構造としている。ゲート電
極８についても同様のサリサイド構造とする。
【００２５】この様なサリサイド構造のゲート電極或い
はソース，ドレイン拡散層は、シート抵抗が５〜１０Ω
／□と小さい。従ってこれらのサリサイド構造を高抵抗
素子に適用しようとすると、非常に大きな寸法を必要と
する。従ってこの様なゲート電極やソース，ドレイン拡
散層構造を用いる場合に、シート抵抗の高いレトログレ
ードのｐ型ウェル拡散層３を抵抗素子とするこの実施例
は一層有効になる。
はソース，ドレイン拡散層は、シート抵抗が５〜１０Ω
／□と小さい。従ってこれらのサリサイド構造を高抵抗
素子に適用しようとすると、非常に大きな寸法を必要と
する。従ってこの様なゲート電極やソース，ドレイン拡
散層構造を用いる場合に、シート抵抗の高いレトログレ
ードのｐ型ウェル拡散層３を抵抗素子とするこの実施例
は一層有効になる。
【００２６】図９は、この発明の更に別の実施例であ
る。先の実施例では、ｎ型ウェル拡散層２をＰＭＯＳト
ランジスタＱP1と抵抗素子Ｒ１とで共有したが、この実
施例では、ＮＭＯＳトランジスタＱN1，ＰＭＯＳトラン
ジスタＱP1をそれぞれ形成するｐ型ウェル拡散層４，ｎ
型ウェル拡散層２とは別領域に、抵抗素子Ｒ１としての
ｎ型ウェル３ａを形成している。但し、ｎ型ウェル拡散
層２及び３ａは同時に、高エネルギーイオン注入とＲＴ
Ｐ処理により形成することができる。抵抗素子Ｒ１とし
て用いられるｎ型ウェル３ａが素子分離絶縁膜６の直下
に形成されることは、先の実施例と同様であり、他の各
部の形成条件も、先の実施例と同様である。
る。先の実施例では、ｎ型ウェル拡散層２をＰＭＯＳト
ランジスタＱP1と抵抗素子Ｒ１とで共有したが、この実
施例では、ＮＭＯＳトランジスタＱN1，ＰＭＯＳトラン
ジスタＱP1をそれぞれ形成するｐ型ウェル拡散層４，ｎ
型ウェル拡散層２とは別領域に、抵抗素子Ｒ１としての
ｎ型ウェル３ａを形成している。但し、ｎ型ウェル拡散
層２及び３ａは同時に、高エネルギーイオン注入とＲＴ
Ｐ処理により形成することができる。抵抗素子Ｒ１とし
て用いられるｎ型ウェル３ａが素子分離絶縁膜６の直下
に形成されることは、先の実施例と同様であり、他の各
部の形成条件も、先の実施例と同様である。
【００２７】この実施例によっても、先の実施例と同様
の効果が得られる。この発明は上記実施例に限られな
い。例えば実施例では、ＰＭＯＳトランジスタが形成さ
れるｎ型ウェル拡散層内のｐ型ウェル拡散層を抵抗素子
とした場合を説明したが、同様に、ＮＭＯＳトランジス
タが形成されるｐ型ウェル拡散層内に形成されるｎ型ウ
ェル拡散層を抵抗素子とすることもできる。複数の抵抗
素子をｐ型ウェル拡散層とｎ型ウェル拡散層とで使い分
けることも可能である。また実施例では、素子分離法と
して、溝形成と絶縁膜埋め込みを行ういわゆるトレンチ
素子分離を説明したが、ＬＯＣＯＳ法による素子分離を
行う場合にも、同様にこの発明を適用することができ
る。
の効果が得られる。この発明は上記実施例に限られな
い。例えば実施例では、ＰＭＯＳトランジスタが形成さ
れるｎ型ウェル拡散層内のｐ型ウェル拡散層を抵抗素子
とした場合を説明したが、同様に、ＮＭＯＳトランジス
タが形成されるｐ型ウェル拡散層内に形成されるｎ型ウ
ェル拡散層を抵抗素子とすることもできる。複数の抵抗
素子をｐ型ウェル拡散層とｎ型ウェル拡散層とで使い分
けることも可能である。また実施例では、素子分離法と
して、溝形成と絶縁膜埋め込みを行ういわゆるトレンチ
素子分離を説明したが、ＬＯＣＯＳ法による素子分離を
行う場合にも、同様にこの発明を適用することができ
る。
【００２８】
【発明の効果】以上述べたようにこの発明によれば、素
子分離領域直下に形成されたレトログレードのウェル拡
散層を抵抗素子として用いることにより、集積回路内に
微細寸法の高抵抗素子を安定に形成することができる。
子分離領域直下に形成されたレトログレードのウェル拡
散層を抵抗素子として用いることにより、集積回路内に
微細寸法の高抵抗素子を安定に形成することができる。
【図１】この発明の一実施例による集積回路の要部回路
構成を示す図である。
構成を示す図である。
【図２】同実施例の集積回路の要部断面構造を示す図で
ある。
ある。
【図３】同実施例の抵抗素子として用いられるｐ型ウェ
ル拡散層の部分の不純物濃度分布を示す図である。
ル拡散層の部分の不純物濃度分布を示す図である。
【図４】同実施例の集積回路の製造工程を説明するため
の断面図である。
の断面図である。
【図５】同実施例の集積回路の製造工程を説明するため
の断面図である。
の断面図である。
【図６】同実施例の集積回路の製造工程を説明するため
の断面図である。
の断面図である。
【図７】同実施例の集積回路の各拡散層のシート抵抗の
ＲＴＰ温度依存性を示す図である。
ＲＴＰ温度依存性を示す図である。
【図８】この発明の他の実施例による集積回路の断面構
造を示す図である。
造を示す図である。
【図９】この発明の他の実施例による集積回路の断面構
造を示す図である。
造を示す図である。
１…ｐ型シリコン基板、 ２…ｎ型ウェル拡散層、 ３…ｐ型ウェル拡散層（抵抗素子）、 ５…溝、 ６…素子分離絶縁膜、 ７…ゲート絶縁膜、 ８…ゲート電極、 ９，１３…ｐ＋型拡散層、 １２…ｎ＋型拡散層。
Claims (6)
- 【請求項１】 半導体基板と、 この半導体基板のそれぞれ素子分離絶縁膜により区画さ
れた素子領域に形成された複数の能動素子と、 前記半導体基板の前記素子分離絶縁膜の直下に表面より
所定深さ位置に不純物濃度のピークを持つように形成さ
れたウェル拡散層により構成された少なくともひとつの
抵抗素子とを備えたことを特徴とする半導体集積回路装
置。 - 【請求項２】 前記半導体基板は第１導電型であり、 前記複数の能動素子の少なくともひとつは、前記半導体
基板に形成された第２導電型ウェル拡散層に形成された
ＭＯＳトランジスタであり、 前記抵抗素子は、前記第２導電型ウェル拡散層内に形成
された、表面が素子分離絶縁膜により覆われた第１導電
型ウェル拡散層であることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項３】 前記ＭＯＳトランジスタは、多結晶シリ
コン膜に金属又は金属シリサイド膜が積層されたゲート
電極を有することを特徴とする請求項２記載の半導体集
積回路装置。 - 【請求項４】 前記ＭＯＳトランジスタは、表面に金属
シリサイド膜が形成されたソース，ドレイン拡散層を有
することを特徴とする請求項２記載の半導体集積回路装
置。 - 【請求項５】 前記素子分離絶縁膜は、前記半導体基板
に形成された溝に埋め込まれていることを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項６】 前記半導体基板は第１導電型であり、 前記複数の能動素子は、前記半導体基板の別々の領域に
形成された第１導電型ウェル拡散層及び第２導電型拡散
層にそれぞれ形成された第２導電チャネルＭＯＳトラン
ジスタ及び第１導電チャネルＭＯＳトランジスタを含
み、 前記抵抗素子は、前記各ＭＯＳトランジスタのウェル拡
散層とは別領域に形成された、表面が素子分離絶縁膜に
より覆われた第２導電型ウェル拡散層であることを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069879A JPH11238807A (ja) | 1997-12-18 | 1998-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-348411 | 1997-12-18 | ||
| JP34841197 | 1997-12-18 | ||
| JP10069879A JPH11238807A (ja) | 1997-12-18 | 1998-03-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238807A true JPH11238807A (ja) | 1999-08-31 |
Family
ID=26411058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10069879A Pending JPH11238807A (ja) | 1997-12-18 | 1998-03-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238807A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557429B2 (en) | 2004-06-28 | 2009-07-07 | Fujitsu Microelectronics Limited | Semiconductor device with resistor element and dummy active region |
| JP2010272803A (ja) * | 2009-05-25 | 2010-12-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2015008213A (ja) * | 2013-06-25 | 2015-01-15 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2016040814A (ja) * | 2014-08-13 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN108695330A (zh) * | 2017-03-30 | 2018-10-23 | 佳能株式会社 | 半导体装置、液体排出头基板、液体排出头和装置 |
-
1998
- 1998-03-19 JP JP10069879A patent/JPH11238807A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557429B2 (en) | 2004-06-28 | 2009-07-07 | Fujitsu Microelectronics Limited | Semiconductor device with resistor element and dummy active region |
| JP2010272803A (ja) * | 2009-05-25 | 2010-12-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8350333B2 (en) | 2009-05-25 | 2013-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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| CN108695330A (zh) * | 2017-03-30 | 2018-10-23 | 佳能株式会社 | 半导体装置、液体排出头基板、液体排出头和装置 |
| US10894403B2 (en) | 2017-03-30 | 2021-01-19 | Canon Kabushiki Kaisha | Semiconductor apparatus, liquid discharge head substrate, liquid discharge head, and liquid discharge apparatus |
| CN108695330B (zh) * | 2017-03-30 | 2023-04-25 | 佳能株式会社 | 半导体装置、液体排出头基板、液体排出头和装置 |
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