JP2000243979A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
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Abstract
(57)【要約】
【課題】容量素子を具備した半導体装置の製造工程を短
縮すること。 【解決手段】パッド酸化膜（２）、第１のポリシリコン
層（３）を素子分離酸化膜（５）の形成時にはストレス
緩衝部材として用いる。これらを除去せずに、容量絶縁
膜、容量素子の上部電極の一部として利用している。こ
れにより、従来例のパッド・ポリシリコン層の除去工
程、ダミー酸化とその除去工程を省略でき、工程を短縮
することができる。また、容量絶縁膜の形成時の増速酸
化の問題を解消できる。
縮すること。 【解決手段】パッド酸化膜（２）、第１のポリシリコン
層（３）を素子分離酸化膜（５）の形成時にはストレス
緩衝部材として用いる。これらを除去せずに、容量絶縁
膜、容量素子の上部電極の一部として利用している。こ
れにより、従来例のパッド・ポリシリコン層の除去工
程、ダミー酸化とその除去工程を省略でき、工程を短縮
することができる。また、容量絶縁膜の形成時の増速酸
化の問題を解消できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に容量素子を有する半導体装置の
製造工程を短縮する技術に関する。
の製造方法に関し、特に容量素子を有する半導体装置の
製造工程を短縮する技術に関する。
【０００２】
【従来の技術】容量素子は、ＬＳＩの遅延回路、積分回
路、ＤＲＡＭセルのキャパシタなどに利用されている。
従来、容量素子を半導体装置に作り込む方法はたとえば
次のように行われる。
路、ＤＲＡＭセルのキャパシタなどに利用されている。
従来、容量素子を半導体装置に作り込む方法はたとえば
次のように行われる。
【０００３】まず、ＬＯＣＯＳ法を用いた選択酸化工程
を行う。ＬＯＣＯＳ法により選択酸化膜を形成する際に
用いる方法として、いわゆるＰＢＬ法（Poly-Buffered
LOCOS）法が知られている。ＰＢＬ法は、バーズビーク
を低減するために、あらかじめ耐酸化膜と半導体基板の
間にバッファ層として絶縁膜（以下パッド酸化膜とい
う）とポリシリコン層（以下パッド・ポリシリコン層と
いう）を形成しておく。そして、この上層にシリコン窒
化膜（Si3N4膜）などの耐酸化膜を形成し、熱酸化を行
うことにより、素子分離膜を形成するものである。
を行う。ＬＯＣＯＳ法により選択酸化膜を形成する際に
用いる方法として、いわゆるＰＢＬ法（Poly-Buffered
LOCOS）法が知られている。ＰＢＬ法は、バーズビーク
を低減するために、あらかじめ耐酸化膜と半導体基板の
間にバッファ層として絶縁膜（以下パッド酸化膜とい
う）とポリシリコン層（以下パッド・ポリシリコン層と
いう）を形成しておく。そして、この上層にシリコン窒
化膜（Si3N4膜）などの耐酸化膜を形成し、熱酸化を行
うことにより、素子分離膜を形成するものである。
【０００４】その後、パッド・ポリシリコン層、シリコ
ン窒化膜などを除去した後に、熱酸化によりダミー酸化
膜を形成する。
ン窒化膜などを除去した後に、熱酸化によりダミー酸化
膜を形成する。
【０００５】そして、このダミー酸化膜を通して、シリ
コン基板にリンなどの不純物をイオン注入し、不純物層
を形成する。ダミー酸化膜はイオン注入に対するバッフ
ァ膜である。
コン基板にリンなどの不純物をイオン注入し、不純物層
を形成する。ダミー酸化膜はイオン注入に対するバッフ
ァ膜である。
【０００６】そして、ダミー酸化膜を除去して、再度熱
酸化を行い、上記不純物層上にゲート酸化膜を形成す
る。これは、容量酸化膜であるが、同時にＭＯＳＦＥＴ
のゲート酸化膜にもなる。
酸化を行い、上記不純物層上にゲート酸化膜を形成す
る。これは、容量酸化膜であるが、同時にＭＯＳＦＥＴ
のゲート酸化膜にもなる。
【０００７】さらにこのゲート酸化膜上にポリシリコン
層を形成する。このようにして、不純物層、ゲート酸化
膜およびポリシリコン層から成る容量素子を形成してい
た。
層を形成する。このようにして、不純物層、ゲート酸化
膜およびポリシリコン層から成る容量素子を形成してい
た。
【０００８】
【発明が解決しようとする課題】しかしながら、ＰＢＬ
法によって素子分離膜を形成した後に、パッド・ポリシ
リコン層の除去工程があり、また、ダミー酸化膜の形成
とその除去工程がある点で、工数が多い。
法によって素子分離膜を形成した後に、パッド・ポリシ
リコン層の除去工程があり、また、ダミー酸化膜の形成
とその除去工程がある点で、工数が多い。
【０００９】さらに、不純物層上に容量酸化膜を形成す
ると、増速酸化のためにその膜厚が厚くなり、単位面積
当たりの容量値が下がるという問題があった。例えば、
リンを１×１０15/cm2のドーズ量で注入した場合には、
不純物層のないシリコン基板上で、酸化膜厚が１００Å
の膜厚である場合において、不純物層上では４００Åの
膜厚になってしまう。これは、かかる容量素子をたとえ
ばＤＲＡＭのキャパシタに用いた場合、そのチップ上の
占有面積が大きくなるという不都合がある。
ると、増速酸化のためにその膜厚が厚くなり、単位面積
当たりの容量値が下がるという問題があった。例えば、
リンを１×１０15/cm2のドーズ量で注入した場合には、
不純物層のないシリコン基板上で、酸化膜厚が１００Å
の膜厚である場合において、不純物層上では４００Åの
膜厚になってしまう。これは、かかる容量素子をたとえ
ばＤＲＡＭのキャパシタに用いた場合、そのチップ上の
占有面積が大きくなるという不都合がある。
【００１０】そこで、本発明は、半導体装置において、
製造工程を短縮すること可能とする半導体装置の構造及
び製造方法を提供することを目的とする。また、本発明
は、容量酸化膜の形成に伴う増速酸化の問題を解消し、
容量素子の占有面積を小さくすることを目的とする。
製造工程を短縮すること可能とする半導体装置の構造及
び製造方法を提供することを目的とする。また、本発明
は、容量酸化膜の形成に伴う増速酸化の問題を解消し、
容量素子の占有面積を小さくすることを目的とする。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本発明中、代表的なもの
の概要を説明すれば以下の通りである。
の概要を説明すれば以下の通りである。
【００１３】第１の発明の半導体装置は、第１導電型の
半導体基板上の素子形成領域を除く領域に形成された素
子分離膜と、素子形成領域の表面に形成された第２導電
型の不純物層と、不純物層上に形成された容量絶縁膜
と、容量絶縁膜上に形成された第１の半導体層と、第１
の半導体層上に形成され、かつ前記素子分離膜上に延在
した第２の半導体層とを備え、第１及び第２の半導体層
を容量素子の上部電極、不純物層を容量素子の下部電極
とするというものである。
半導体基板上の素子形成領域を除く領域に形成された素
子分離膜と、素子形成領域の表面に形成された第２導電
型の不純物層と、不純物層上に形成された容量絶縁膜
と、容量絶縁膜上に形成された第１の半導体層と、第１
の半導体層上に形成され、かつ前記素子分離膜上に延在
した第２の半導体層とを備え、第１及び第２の半導体層
を容量素子の上部電極、不純物層を容量素子の下部電極
とするというものである。
【００１４】かかる発明によれば、素子形成領域では第
１及び第２の半導体層は積層され、かつ素子分離膜上で
は第２の半導体層が配線のために延在しているので、上
部電極と素子分離膜上の配線との段差を緩和することが
できる。
１及び第２の半導体層は積層され、かつ素子分離膜上で
は第２の半導体層が配線のために延在しているので、上
部電極と素子分離膜上の配線との段差を緩和することが
できる。
【００１５】また、素子分離膜形成時に用いたパッド酸
化膜、パッド・シリコン層を除去することなく、それぞ
れ容量絶縁膜、第１の半導体層として用いることによ
り、これらの膜の除去工程を省略することで、半導体装
置の製造工程を短縮することができる。また、第２の発
明の半導体装置は、第１の発明において、第１及び第２
の半導体層は、ポリシリコン層またはアモルファスシリ
コン層である、というものである。
化膜、パッド・シリコン層を除去することなく、それぞ
れ容量絶縁膜、第１の半導体層として用いることによ
り、これらの膜の除去工程を省略することで、半導体装
置の製造工程を短縮することができる。また、第２の発
明の半導体装置は、第１の発明において、第１及び第２
の半導体層は、ポリシリコン層またはアモルファスシリ
コン層である、というものである。
【００１６】第３の発明の半導体装置は、第２の発明に
おいて、第１の半導体層は、第２の半導体層より高濃度
に不純物がドープされたポリシリコン層またはアモルフ
ァスシリコン層である、というものである。
おいて、第１の半導体層は、第２の半導体層より高濃度
に不純物がドープされたポリシリコン層またはアモルフ
ァスシリコン層である、というものである。
【００１７】第２の半導体層はシリサイド化されれば高
濃度にドープされている必要はなく、また素子分離膜上
に位置する第２の半導体層が高濃度にドープされていな
いため、不純物が素子分離膜表面に達し、絶縁耐圧、耐
湿性の劣化が生じることが防止される。
濃度にドープされている必要はなく、また素子分離膜上
に位置する第２の半導体層が高濃度にドープされていな
いため、不純物が素子分離膜表面に達し、絶縁耐圧、耐
湿性の劣化が生じることが防止される。
【００１８】第４の発明の半導体装置は、第１または第
２の発明において、第２の半導体層は、金属シリサイド
膜で覆われているものである。かかる手段によれば、半
導体層の低抵抗化が可能となる。
２の発明において、第２の半導体層は、金属シリサイド
膜で覆われているものである。かかる手段によれば、半
導体層の低抵抗化が可能となる。
【００１９】第５の発明の半導体装置は、第１導電型の
半導体基板上の素子形成領域を除く領域に形成された素
子分離膜と、素子形成領域の表面に形成された第２導電
型の不純物層と素子形成領域に形成されたパッド酸化膜
からなる絶縁膜とこの絶縁膜上に形成されたセルプレー
ト電極とからなる容量素子と、容量素子に隣接して形成
され、不純物層と重畳して形成されたソース層と、ビッ
ト線を構成するドレイン層と、ゲート絶縁膜を構成する
絶縁膜と、この絶縁膜上に形成されたワード線を構成す
るゲート電極とからなるＭＯＳＦＥＴと、を有し、セル
プレート電極及びゲート電極は、素子形成領域上でパッ
ド・シリコン層からなる第１の半導体層と第２の半導体
層が積層されて構成されており、かつ、セルプレート電
極を構成する第２の半導体層は、素子分離膜上に延在し
ているものである。
半導体基板上の素子形成領域を除く領域に形成された素
子分離膜と、素子形成領域の表面に形成された第２導電
型の不純物層と素子形成領域に形成されたパッド酸化膜
からなる絶縁膜とこの絶縁膜上に形成されたセルプレー
ト電極とからなる容量素子と、容量素子に隣接して形成
され、不純物層と重畳して形成されたソース層と、ビッ
ト線を構成するドレイン層と、ゲート絶縁膜を構成する
絶縁膜と、この絶縁膜上に形成されたワード線を構成す
るゲート電極とからなるＭＯＳＦＥＴと、を有し、セル
プレート電極及びゲート電極は、素子形成領域上でパッ
ド・シリコン層からなる第１の半導体層と第２の半導体
層が積層されて構成されており、かつ、セルプレート電
極を構成する第２の半導体層は、素子分離膜上に延在し
ているものである。
【００２０】かかる手段によれば、容量素子を有するＤ
ＲＡＭのメモリセルの製造工程を短縮することができ
る。
ＲＡＭのメモリセルの製造工程を短縮することができ
る。
【００２１】第６の発明の半導体装置の製造方法は、半
導体基板上の素子形成領域上にパッド酸化膜、第１の半
導体層、耐酸化膜を形成する工程と、熱酸化により素子
分離膜を形成する工程と、シリコン窒化膜のみを除去
し、パッド酸化膜および第１の半導体層を素子形成領域
に残す工程と、パッド酸化膜および第１のポリシリコン
層を貫通してイオン注入を行い、半導体基板の表面に第
２導電型の不純物層を形成する工程と、第１のポリシリ
コン上に第２の半導体層を形成する工程と、を有し、第
１及び第２の半導体層を容量素子の上部電極、パッド酸
化膜を容量絶縁膜、第２導電型の不純物層を容量素子の
下部電極とするというものである。上記の手段によれ
ば、パッド酸化膜、第１の半導体層を素子分離酸化膜の
形成時には、ストレス緩衝部材として用い、これらを除
去せずに、容量素子の下部電極となる不純物層をイオン
注入で形成する際には、イオン注入に対するバッファ膜
として利用している。第１の半導体層は薄く形成するこ
とにより、イオン注入の加速エネルギーは小さくて済
む。
導体基板上の素子形成領域上にパッド酸化膜、第１の半
導体層、耐酸化膜を形成する工程と、熱酸化により素子
分離膜を形成する工程と、シリコン窒化膜のみを除去
し、パッド酸化膜および第１の半導体層を素子形成領域
に残す工程と、パッド酸化膜および第１のポリシリコン
層を貫通してイオン注入を行い、半導体基板の表面に第
２導電型の不純物層を形成する工程と、第１のポリシリ
コン上に第２の半導体層を形成する工程と、を有し、第
１及び第２の半導体層を容量素子の上部電極、パッド酸
化膜を容量絶縁膜、第２導電型の不純物層を容量素子の
下部電極とするというものである。上記の手段によれ
ば、パッド酸化膜、第１の半導体層を素子分離酸化膜の
形成時には、ストレス緩衝部材として用い、これらを除
去せずに、容量素子の下部電極となる不純物層をイオン
注入で形成する際には、イオン注入に対するバッファ膜
として利用している。第１の半導体層は薄く形成するこ
とにより、イオン注入の加速エネルギーは小さくて済
む。
【００２２】これにより、従来例のパッド酸化膜、パッ
ド・ポリシリコン層の除去工程、ダミー酸化とその除去
工程を省略でき、工程を短縮することができる。また、
パッド酸化膜を容量絶縁膜として用い、パッド酸化膜形
成後に、不純物層が形成される。このため、容量絶縁膜
形成時の増速酸化を抑止することができる。第７の発明
の半導体装置の製造方法は、半導体基板上の素子形成領
域上にパッド酸化膜、第１の半導体層、シリコン窒化膜
を形成する工程と、熱酸化により素子分離酸化膜を形成
する工程と、シリコン窒化膜のみを除去し、パッド酸化
膜および第１の半導体層を素子形成領域に残す工程と、
パッド酸化膜および第１の半導体層を貫通してイオン注
入を行い、 前記半導体基板の表面に第２導電型の不純
物層を形成する工程と、 第１のシリコン上に第２の半
導体層を形成する工程と、素子形成領域上に画定される
コンタクト形成領域上の第１、第２の半導体層及びパッ
ド酸化膜を除去する工程と、コンタクト形成領域に表出
された前記第２導電型の不純物層にコンタクトする金属
電極を形成する工程と、を有し、第１及び第２の半導体
層を容量素子の上部電極、パッド酸化膜を容量絶縁膜、
第２導電型の不純物層を容量素子の下部電極とするとい
うものである。かかる手段によれば、第６の発明と同様
の作用効果が得られる。
ド・ポリシリコン層の除去工程、ダミー酸化とその除去
工程を省略でき、工程を短縮することができる。また、
パッド酸化膜を容量絶縁膜として用い、パッド酸化膜形
成後に、不純物層が形成される。このため、容量絶縁膜
形成時の増速酸化を抑止することができる。第７の発明
の半導体装置の製造方法は、半導体基板上の素子形成領
域上にパッド酸化膜、第１の半導体層、シリコン窒化膜
を形成する工程と、熱酸化により素子分離酸化膜を形成
する工程と、シリコン窒化膜のみを除去し、パッド酸化
膜および第１の半導体層を素子形成領域に残す工程と、
パッド酸化膜および第１の半導体層を貫通してイオン注
入を行い、 前記半導体基板の表面に第２導電型の不純
物層を形成する工程と、 第１のシリコン上に第２の半
導体層を形成する工程と、素子形成領域上に画定される
コンタクト形成領域上の第１、第２の半導体層及びパッ
ド酸化膜を除去する工程と、コンタクト形成領域に表出
された前記第２導電型の不純物層にコンタクトする金属
電極を形成する工程と、を有し、第１及び第２の半導体
層を容量素子の上部電極、パッド酸化膜を容量絶縁膜、
第２導電型の不純物層を容量素子の下部電極とするとい
うものである。かかる手段によれば、第６の発明と同様
の作用効果が得られる。
【００２３】第８の発明の半導体装置の製造方法は、第
６または第７の発明において、第１及び第２の半導体層
は、ポリシリコン層またはアモルファスシリコン層であ
るというものである。
６または第７の発明において、第１及び第２の半導体層
は、ポリシリコン層またはアモルファスシリコン層であ
るというものである。
【００２４】第９の発明の半導体装置の製造方法は、第
１の半導体層は前記第２の半導体層より高濃度に不純物
がドープされたポリシリコン層またはアモルファスシリ
コン層であるというものである。
１の半導体層は前記第２の半導体層より高濃度に不純物
がドープされたポリシリコン層またはアモルファスシリ
コン層であるというものである。
【００２５】第１０の発明の半導体装置の製造方法は、
第６または第７の発明において、第２の半導体層は、金
属シリサイド膜で覆われているというものである。
第６または第７の発明において、第２の半導体層は、金
属シリサイド膜で覆われているというものである。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
図１〜図１０を参照しながら説明する。
図１〜図１０を参照しながら説明する。
【００２７】まず、本発明の第１の実施形態について、
図１乃至図４を参照しながら説明する。
図１乃至図４を参照しながら説明する。
【００２８】図１は、半導体基板上に形成された容量素
子を示す図である。図１（ａ）は、平面図、図１（ｂ）
は、図１（ａ）のＸ−Ｘ線における断面図である。
子を示す図である。図１（ａ）は、平面図、図１（ｂ）
は、図１（ａ）のＸ−Ｘ線における断面図である。
【００２９】破線で囲まれた領域が素子形成領域であ
り、この領域に容量素子やＭＯＳＦＥＴ（不図示）など
が形成されている。素子形成領域は素子分離酸化膜
（５）によって囲まれている。素子分離酸化膜（５）
は、たとえばＰＢＬ法によって形成されたものである。
り、この領域に容量素子やＭＯＳＦＥＴ（不図示）など
が形成されている。素子形成領域は素子分離酸化膜
（５）によって囲まれている。素子分離酸化膜（５）
は、たとえばＰＢＬ法によって形成されたものである。
【００３０】容量素子は、ｐ型シリコン基板（１）の表
面のｎ型不純物層（６）を下部電極としている。そし
て、パッド酸化膜（２）を容量絶縁膜としている。ま
た、第１のポリシリコン層（３）及びその上に積層され
た第２のポリシリコン層（７）を上部電極としている。
ポリシリコン層に代えて、アモルファスシリコン層を形
成しても良い。
面のｎ型不純物層（６）を下部電極としている。そし
て、パッド酸化膜（２）を容量絶縁膜としている。ま
た、第１のポリシリコン層（３）及びその上に積層され
た第２のポリシリコン層（７）を上部電極としている。
ポリシリコン層に代えて、アモルファスシリコン層を形
成しても良い。
【００３１】ここで、パッド酸化膜（２）、第１のポリ
シリコン層（７）は除去することなく、それぞれ容量絶
縁膜、上部電極の一部として利用されている。第２のポ
リシリコン層（７）は、配線のために素子分離酸化膜
（５）上に延在されている。ここで、素子分離酸化膜
（５）は第２のポリシリコン層（７）のみが存在し、容
量絶縁膜（２）上は第１及び第２のポリシリコン層
（３）（７）が積層されている。
シリコン層（７）は除去することなく、それぞれ容量絶
縁膜、上部電極の一部として利用されている。第２のポ
リシリコン層（７）は、配線のために素子分離酸化膜
（５）上に延在されている。ここで、素子分離酸化膜
（５）は第２のポリシリコン層（７）のみが存在し、容
量絶縁膜（２）上は第１及び第２のポリシリコン層
（３）（７）が積層されている。
【００３２】これにより、素子分離酸化膜による上部電
極と素子分離酸化膜（５）上の配線との段差が緩和され
る。すなわち、素子形成領域の上部電極の上面と素子分
酸化膜（５）上の第２のポリシリコン層（７）の上面
は、第１のポリシリコン層（３）の厚さだけ緩和されて
いる。
極と素子分離酸化膜（５）上の配線との段差が緩和され
る。すなわち、素子形成領域の上部電極の上面と素子分
酸化膜（５）上の第２のポリシリコン層（７）の上面
は、第１のポリシリコン層（３）の厚さだけ緩和されて
いる。
【００３３】したがって、第２のポリシリコン層（７）
上にＢＰＳＧ膜などの層間絶縁膜を形成する際に層間絶
縁膜が平坦化される。そのため、この層間絶縁膜上に配
線を形成するときのリソグラフィー工程が容易に行え
る。
上にＢＰＳＧ膜などの層間絶縁膜を形成する際に層間絶
縁膜が平坦化される。そのため、この層間絶縁膜上に配
線を形成するときのリソグラフィー工程が容易に行え
る。
【００３４】また、素子形成領域にはコンタクト形成領
域が画定されている。そして、このコンタクト形成領域
上の第１、第２のポリシリコン層（３，７）とパッド酸
化膜（２）が除去されている。そして、ｎ型不純物層
（６）に重畳されたｎ＋拡散層（８）がこの領域のシリ
コン基板（１）に形成されており、Ａｌ電極（１１）と
コンタクトが成されている。
域が画定されている。そして、このコンタクト形成領域
上の第１、第２のポリシリコン層（３，７）とパッド酸
化膜（２）が除去されている。そして、ｎ型不純物層
（６）に重畳されたｎ＋拡散層（８）がこの領域のシリ
コン基板（１）に形成されており、Ａｌ電極（１１）と
コンタクトが成されている。
【００３５】以下に、半導体装置の製造方法を図１乃至
図４を参照しながら説明する。なお、図１乃至図４は、
各工程の図１（ａ）におけるＸ−Ｘ線断面図を示してい
る。
図４を参照しながら説明する。なお、図１乃至図４は、
各工程の図１（ａ）におけるＸ−Ｘ線断面図を示してい
る。
【００３６】図２に示すように、Ｐ型のシリコン基板
（１）上に、パッド酸化膜（２）、第１のポリシリコン
層（３）及びシリコン窒化膜（Ｓｉ3Ｎ4膜）（４）を形
成し、これらを選択的にエッチングして、素子形成領域
上に残す。
（１）上に、パッド酸化膜（２）、第１のポリシリコン
層（３）及びシリコン窒化膜（Ｓｉ3Ｎ4膜）（４）を形
成し、これらを選択的にエッチングして、素子形成領域
上に残す。
【００３７】そして、フィールド酸化により、素子分離
酸化膜（いわゆるロコス）（５）を形成する。その膜厚
は、３５００Å〜４５００Å程度である。
酸化膜（いわゆるロコス）（５）を形成する。その膜厚
は、３５００Å〜４５００Å程度である。
【００３８】ここで、パッド酸化膜（２）は、熱酸化法
により、所望の膜厚、例えば約５０Å〜１００Åとなる
ように形成する。このパッド酸化膜（２）は、フィール
ド酸化時に緩衝材としての作用を兼ねている。第１のポ
リシリコン層（３）は、上記パッド酸化膜の緩衝作用を
補強する膜であって、ＬＰＣＶＤ法により５００Å〜１
０００Å程度の膜厚に形成する。そして、シリコン窒化
膜（４）は、フィールド酸化に対する耐酸化膜となるも
のであり、ＬＰＣＶＤ法により、７００Å程度の膜厚に
形成する。
により、所望の膜厚、例えば約５０Å〜１００Åとなる
ように形成する。このパッド酸化膜（２）は、フィール
ド酸化時に緩衝材としての作用を兼ねている。第１のポ
リシリコン層（３）は、上記パッド酸化膜の緩衝作用を
補強する膜であって、ＬＰＣＶＤ法により５００Å〜１
０００Å程度の膜厚に形成する。そして、シリコン窒化
膜（４）は、フィールド酸化に対する耐酸化膜となるも
のであり、ＬＰＣＶＤ法により、７００Å程度の膜厚に
形成する。
【００３９】そして、熱リン酸処理により、シリコン窒
化膜（４）を除去する。下層のパッド酸化膜（２）及び
第１のポリシリコン層（３）はそのまま残す。すなわ
ち、パッド酸化膜（２）及び第１のポリシリコン層
（３）の除去工程を省略している。
化膜（４）を除去する。下層のパッド酸化膜（２）及び
第１のポリシリコン層（３）はそのまま残す。すなわ
ち、パッド酸化膜（２）及び第１のポリシリコン層
（３）の除去工程を省略している。
【００４０】次に、図３に示すように、パッド酸化膜
（２）および第１のポリシリコン層（３）を貫通してイ
オン注入を行い、シリコン基板（１）の表面にｎ型の不
純物層（６）を形成する。このイオン注入は、リン（31
Ｐ+）をたとえばドーズ量１×１０14/cm2、加速エネル
ギー８０ＫｅＶという条件で行う。ここでパッド酸化膜
（２）と第１のポリシリコン（３）は、イオン注入に対
するバッファ膜として働く。
（２）および第１のポリシリコン層（３）を貫通してイ
オン注入を行い、シリコン基板（１）の表面にｎ型の不
純物層（６）を形成する。このイオン注入は、リン（31
Ｐ+）をたとえばドーズ量１×１０14/cm2、加速エネル
ギー８０ＫｅＶという条件で行う。ここでパッド酸化膜
（２）と第１のポリシリコン（３）は、イオン注入に対
するバッファ膜として働く。
【００４１】このように、パッド酸化膜（２）および第
１のポリシリコン層（３）を貫通してイオン注入を行
い、そのままこれらの膜を残しているので、増速酸化に
よる容量絶縁膜の膜厚増大という問題を解消できる。ま
た、第１のポリシリコン層（３）は十分薄くすればイオ
ン注入の加速エネルギーは低くても良いので製造上の支
障は無い。なお、上記イオン注入を行う領域は、ホトレ
ジスト（不図示）を用いて画定することができる。
１のポリシリコン層（３）を貫通してイオン注入を行
い、そのままこれらの膜を残しているので、増速酸化に
よる容量絶縁膜の膜厚増大という問題を解消できる。ま
た、第１のポリシリコン層（３）は十分薄くすればイオ
ン注入の加速エネルギーは低くても良いので製造上の支
障は無い。なお、上記イオン注入を行う領域は、ホトレ
ジスト（不図示）を用いて画定することができる。
【００４２】次に、図４に示すように、全面に第２のポ
リシリコン層（７）をＬＰＣＶＤ法によって堆積する。
その膜厚は、５００Å〜１０００Å程度である。そし
て、第２のポリシリコン層（７）リンをドープして低抵
抗化する。このとき、リンは第１のポリシリコン層
（３）にもドープされる。以上により、容量素子の基本
的な構造が形成される。
リシリコン層（７）をＬＰＣＶＤ法によって堆積する。
その膜厚は、５００Å〜１０００Å程度である。そし
て、第２のポリシリコン層（７）リンをドープして低抵
抗化する。このとき、リンは第１のポリシリコン層
（３）にもドープされる。以上により、容量素子の基本
的な構造が形成される。
【００４３】なお、第２のポリシリコン層（７）をさら
に低抵抗化するために、その上にタングステンシリサイ
ド（ＷＳｉｘ）などの高融点金属シリサイド層を積層し
て形成するとよい。
に低抵抗化するために、その上にタングステンシリサイ
ド（ＷＳｉｘ）などの高融点金属シリサイド層を積層し
て形成するとよい。
【００４４】ここで、第２のポリシリコン層（７）は、
素子分離酸化膜（５）と金属シリサイド層との密着層の
働きをするので、第２のポリシリコン層（７）を形成し
ないと、素子分離膜（５）上にタングステンシリサイド
膜などを形成できない。また、ポリシリコンを導電性に
するために、たとえばリンをＰＯＣｌ３を用いてポリシ
リコンに導入する場合、第２のポリシリコン層（７）が
ないと、素子分離酸化膜（５）にもリンが拡散されてし
まう。このため、素子分離酸化膜（５）の表面がＰＳＧ
（Phospho-Silicate-Glass）化してしまう。そうする
と、絶縁耐圧や耐湿性の劣化などの不具合が生じる。
素子分離酸化膜（５）と金属シリサイド層との密着層の
働きをするので、第２のポリシリコン層（７）を形成し
ないと、素子分離膜（５）上にタングステンシリサイド
膜などを形成できない。また、ポリシリコンを導電性に
するために、たとえばリンをＰＯＣｌ３を用いてポリシ
リコンに導入する場合、第２のポリシリコン層（７）が
ないと、素子分離酸化膜（５）にもリンが拡散されてし
まう。このため、素子分離酸化膜（５）の表面がＰＳＧ
（Phospho-Silicate-Glass）化してしまう。そうする
と、絶縁耐圧や耐湿性の劣化などの不具合が生じる。
【００４５】そこで、第２のポリシリコン層（７）が形
成された状態でリンを導入すれば、素子分離膜（５）の
表面のＰＳＧ化が防止される。一方、第１のポリシリコ
ン層（３）にのみ、リンを導入し、第２のポリシリコン
層（７）には第１のポリシリコン層（３）から拡散によ
ってリンが導入されるようにしても良い。第２のポリシ
リコン層（７）はシリサイド化されれば、十分抵抗は下
がる。また、素子分離酸化膜（５）への不純物拡散は小
さくなるので、絶縁耐圧や耐湿性の劣化は防止される。
次に、図１（ｂ）に示された容量素子の構造が完成され
るまでの工程を説明する。第２のポリシリコン層（７）
を選択的にエッチングする。これにより、第２のポリシ
リコン層（７）は配線のために素子分離酸化膜（５）上
に延在され、かつ素子形成領域に画定されたコンタクト
形成領域上の第１、第２のポリシリコン層（３）（７）
とパッド酸化膜（２）が除去される。
成された状態でリンを導入すれば、素子分離膜（５）の
表面のＰＳＧ化が防止される。一方、第１のポリシリコ
ン層（３）にのみ、リンを導入し、第２のポリシリコン
層（７）には第１のポリシリコン層（３）から拡散によ
ってリンが導入されるようにしても良い。第２のポリシ
リコン層（７）はシリサイド化されれば、十分抵抗は下
がる。また、素子分離酸化膜（５）への不純物拡散は小
さくなるので、絶縁耐圧や耐湿性の劣化は防止される。
次に、図１（ｂ）に示された容量素子の構造が完成され
るまでの工程を説明する。第２のポリシリコン層（７）
を選択的にエッチングする。これにより、第２のポリシ
リコン層（７）は配線のために素子分離酸化膜（５）上
に延在され、かつ素子形成領域に画定されたコンタクト
形成領域上の第１、第２のポリシリコン層（３）（７）
とパッド酸化膜（２）が除去される。
【００４６】そして、砒素などのｎ型の不純物をイオン
注入する。これにより、ｎ型不純物層（６）に重畳され
たｎ＋拡散層（８）を容量素子に隣接する領域のシリコ
ン基板（１）に形成する。
注入する。これにより、ｎ型不純物層（６）に重畳され
たｎ＋拡散層（８）を容量素子に隣接する領域のシリコ
ン基板（１）に形成する。
【００４７】そして、全面にＢＰＳＧ膜などの層間絶縁
膜（９）をＬＰＣＶＤ法で堆積し、ｎ＋拡散層（８）上
にコンタクト孔（１０）を形成する。そして、ｎ＋拡散
層（８）にコンタクトするＡｌ電極（１１）を形成す
る。
膜（９）をＬＰＣＶＤ法で堆積し、ｎ＋拡散層（８）上
にコンタクト孔（１０）を形成する。そして、ｎ＋拡散
層（８）にコンタクトするＡｌ電極（１１）を形成す
る。
【００４８】このようにして、第２のポリシリコン層
（７）を容量素子の上部電極、前記パッド酸化膜（２）
を容量絶縁膜、ｎ型の不純物層（６）を容量素子の下部
電極とした容量素子が形成される。下部電極は、Ａｌ電
極（１１）によって取り出される。
（７）を容量素子の上部電極、前記パッド酸化膜（２）
を容量絶縁膜、ｎ型の不純物層（６）を容量素子の下部
電極とした容量素子が形成される。下部電極は、Ａｌ電
極（１１）によって取り出される。
【００４９】次に、本発明の第２の実施形態について、
図５乃至図１０を参照しながら説明する。この実施形態
は、第１の実施形態の容量素子を応用したＤＲＡＭのメ
モリセルとその製造方法に関する。
図５乃至図１０を参照しながら説明する。この実施形態
は、第１の実施形態の容量素子を応用したＤＲＡＭのメ
モリセルとその製造方法に関する。
【００５０】ＤＲＡＭのメモリセルは、たとえば図５に
示すように、ＭＯＳＦＥＴ（Ｍ）に接続された１個の容
量素子（Ｃ）から成る。ＭＯＳＦＥＴ（Ｍ）のゲート
は、ワード線（ＷＬ）に接続され、ドレインはビット線
（ＢＬ）に接続されている。容量素子（Ｃ）は、一端が
ＭＯＳＦＥＴ（Ｍ）のソースに接続され、他端は固定電
位のセルプレート電極に接続されている。
示すように、ＭＯＳＦＥＴ（Ｍ）に接続された１個の容
量素子（Ｃ）から成る。ＭＯＳＦＥＴ（Ｍ）のゲート
は、ワード線（ＷＬ）に接続され、ドレインはビット線
（ＢＬ）に接続されている。容量素子（Ｃ）は、一端が
ＭＯＳＦＥＴ（Ｍ）のソースに接続され、他端は固定電
位のセルプレート電極に接続されている。
【００５１】次に、このＤＲＡＭメモリセルの製造工程
を説明する。基本的な容量素子の構造を形成する工程
は、図２乃至図４に示したものと同様なので、説明を省
略する。ただし、図６に示すように、ｎ型の不純物層
（６）は、後に形成されるセルプレート電極（２１）の
下方にのみ位置するようにイオン注入し、隣接するＭＯ
ＳＦＥＴのチャネル領域にイオン注入されないようにす
る。
を説明する。基本的な容量素子の構造を形成する工程
は、図２乃至図４に示したものと同様なので、説明を省
略する。ただし、図６に示すように、ｎ型の不純物層
（６）は、後に形成されるセルプレート電極（２１）の
下方にのみ位置するようにイオン注入し、隣接するＭＯ
ＳＦＥＴのチャネル領域にイオン注入されないようにす
る。
【００５２】図６に示すように、第１、第２のポリシリ
コン層（３）（７）をエッチングして、積層構造のワー
ド線（２０）とセルプレート電極（２１）を形成する。
第１、第２のポリシリコン層（３）（７）に代えて、ア
モルファスシリコン層を用いてもよいことは言うまでも
ない。
コン層（３）（７）をエッチングして、積層構造のワー
ド線（２０）とセルプレート電極（２１）を形成する。
第１、第２のポリシリコン層（３）（７）に代えて、ア
モルファスシリコン層を用いてもよいことは言うまでも
ない。
【００５３】次に、図７に示すように、砒素などのｎ型
不純物をイオン注入して、ＭＯＳＦＥＴのドレインであ
るビット線拡散層（２２）とソース拡散層（２３）を形
成する。ソース拡散層（２３）はｎ型不純物層（６）と
重畳される。そして、 層間絶縁膜（２４）を６０００
Åから８０００Å程度の膜厚となるように堆積し、ワー
ド線（２０）上にコンタクト孔（２５）を形成し、さら
にワード線（２０）にコンタクトするＡｌワード線（２
６）を形成する。
不純物をイオン注入して、ＭＯＳＦＥＴのドレインであ
るビット線拡散層（２２）とソース拡散層（２３）を形
成する。ソース拡散層（２３）はｎ型不純物層（６）と
重畳される。そして、 層間絶縁膜（２４）を６０００
Åから８０００Å程度の膜厚となるように堆積し、ワー
ド線（２０）上にコンタクト孔（２５）を形成し、さら
にワード線（２０）にコンタクトするＡｌワード線（２
６）を形成する。
【００５４】このように、ＭＯＳＦＥＴのゲート酸化膜
及び容量絶縁膜として、パッド酸化膜（２）をそのまま
用い、またパッド・ポリシリコン層をワード線（２
０）、セルプレート電極（２１）の一部として利用して
いるので、ＤＲＡＭメモリセルの形成工程を全体として
短縮できる。
及び容量絶縁膜として、パッド酸化膜（２）をそのまま
用い、またパッド・ポリシリコン層をワード線（２
０）、セルプレート電極（２１）の一部として利用して
いるので、ＤＲＡＭメモリセルの形成工程を全体として
短縮できる。
【００５５】また、セルプレート電極（２１）は容量絶
縁膜上では第１及び第２の半導体層（３）（７）からな
る積層構造であるが、素子分離酸化膜（５）上では、第
２の半導体層（７）の単層のセルプレート配線である。
したがって、第１の実施形態と同様に、ワード線（２
０）とセルプレート電極（２１）の間の段差は、第１の
半導体層（３）の厚さだけ緩和されている。そのため、
層間絶縁膜（２４）は平坦化されている。なお、ＤＲＡ
Ｍのメモリセルの形成工程は、以下のように行うことも
できる。
縁膜上では第１及び第２の半導体層（３）（７）からな
る積層構造であるが、素子分離酸化膜（５）上では、第
２の半導体層（７）の単層のセルプレート配線である。
したがって、第１の実施形態と同様に、ワード線（２
０）とセルプレート電極（２１）の間の段差は、第１の
半導体層（３）の厚さだけ緩和されている。そのため、
層間絶縁膜（２４）は平坦化されている。なお、ＤＲＡ
Ｍのメモリセルの形成工程は、以下のように行うことも
できる。
【００５６】図２乃至図４の工程を行った後に、図８に
示すように、第１、第２のポリシリコン層（３）（７）
をエッチングして、セルプレート電極（３０）のみを形
成する。
示すように、第１、第２のポリシリコン層（３）（７）
をエッチングして、セルプレート電極（３０）のみを形
成する。
【００５７】次に、図９に示すように、セルプレート電
極（３０）を被覆するセルプレート絶縁膜（３１）を形
成した後、第３のポリシリコン層を１０００Åから２０
００Å程度の膜厚となるように堆積し、これを、エッチ
ングして、ワード線（３２Ａ，３２Ｂ）を形成する。ワ
ード線（３２Ｂ）はセルプレート絶縁膜（３１）を介し
てセルプレート電極（３０）上を配線された、隣接する
ＤＲＡＭセルのワード線である。
極（３０）を被覆するセルプレート絶縁膜（３１）を形
成した後、第３のポリシリコン層を１０００Åから２０
００Å程度の膜厚となるように堆積し、これを、エッチ
ングして、ワード線（３２Ａ，３２Ｂ）を形成する。ワ
ード線（３２Ｂ）はセルプレート絶縁膜（３１）を介し
てセルプレート電極（３０）上を配線された、隣接する
ＤＲＡＭセルのワード線である。
【００５８】次に、図１０に示すように、砒素などのｎ
型不純物をイオン注入して、ＭＯＳＦＥＴのドレインで
あるビット線拡散層（３３）とソース拡散層（３４）を
形成する。ソース拡散層（３４）はｎ型不純物層（６）
と重畳される。そして、ＬＰＣＶＤ法によりＢＰＳＧ膜
などの層間絶縁膜（３５）を堆積し、ビット線拡散層
（３３）上にコンタクト孔（３６）を形成し、ビット線
拡散層（３３）にコンタクトするＡｌビット線（３７）
を形成する。
型不純物をイオン注入して、ＭＯＳＦＥＴのドレインで
あるビット線拡散層（３３）とソース拡散層（３４）を
形成する。ソース拡散層（３４）はｎ型不純物層（６）
と重畳される。そして、ＬＰＣＶＤ法によりＢＰＳＧ膜
などの層間絶縁膜（３５）を堆積し、ビット線拡散層
（３３）上にコンタクト孔（３６）を形成し、ビット線
拡散層（３３）にコンタクトするＡｌビット線（３７）
を形成する。
【００５９】
【発明の効果】本発明において開示される発明のうち代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６０】第１に、容量素子を具備した半導体装置の
製造において、パッド酸化膜、パッドシリコン層の除去
工程を省略し、これらを例えば容量素子の容量絶縁膜、
上部電極の一部として再利用しているので、工程を短縮
することが可能となる。
製造において、パッド酸化膜、パッドシリコン層の除去
工程を省略し、これらを例えば容量素子の容量絶縁膜、
上部電極の一部として再利用しているので、工程を短縮
することが可能となる。
【００６１】また、第２に、パッド酸化膜、パッドシリ
コン層を通してイオン注入によって下部電極の不純物層
を形成しているので、容量酸化膜形成時の増速酸化が抑
制され、高い容量値を実現することができる。
コン層を通してイオン注入によって下部電極の不純物層
を形成しているので、容量酸化膜形成時の増速酸化が抑
制され、高い容量値を実現することができる。
【００６２】第３に、ＤＲＡＭのキャパシタに適用すれ
ば、工程が短縮できるとともに、セル面積を小さくする
ことができる。
ば、工程が短縮できるとともに、セル面積を小さくする
ことができる。
【図１】本発明の第１の実施形態に係る半導体装置とそ
の製造方法を示す図である。
の製造方法を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】ＤＲＡＭメモリセルを示す図である。
【図６】本発明の第２の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 弥 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 (72)発明者 片桐 敬泰 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 Ｆターム(参考） 5F038 AC03 AC05 AC15 AV06 DF05 EZ13 EZ20 5F083 AD14 AD51 GA09 GA28 JA02 JA33 JA34 JA35 JA39 KA08 LA12 LA16 PR21 PR36 PR38
Claims (10)
- 【請求項１】 第１導電型の半導体基板上の素子形成領
域を除く領域に形成された素子分離膜と、 前記素子形成領域の表面に形成された第２導電型の不純
物層と、 前記不純物層上に形成された容量絶縁膜と、 前記容量絶縁膜上に形成された第１の半導体層と、 前記第１の半導体層上に形成され、かつ前記素子分離膜
上に延在した第２の半導体層とを備え、前記第１及び第
２の半導体層を容量素子の上部電極、前記不純物層を容
量素子の下部電極とすることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、
前記第１及び第２の半導体層は、ポリシリコン層または
アモルファスシリコン層であることを特徴とする半導体
装置。 - 【請求項３】 請求項２に記載の半導体装置であって、
前記第１の半導体層は前記第２の半導体層より高濃度に
不純物がドープされたポリシリコン層またはアモルファ
スシリコン層であることを特徴とする半導体装置。 - 【請求項４】 請求項１または請求項２に記載の半導体
装置であって、前記第２の半導体層は、金属シリサイド
膜で覆われていることを特徴とする半導体装置。 - 【請求項５】 第１導電型の半導体基板上の素子形成領
域を除く領域に形成された素子分離膜と、 前記素子形成領域の表面に形成された第２導電型の不純
物層と前記素子形成領域に形成された絶縁膜と前記縁膜
上に形成されたセルプレート電極とからなる容量素子
と、 前記容量素子に隣接して形成され、前記不純物層と重畳
して形成されたソース層と、ビット線を構成するドレイ
ン層と、ゲート絶縁膜を構成する前記絶縁膜と、この絶
縁膜上に形成されたワード線を構成するゲート電極とか
らなるＭＯＳＦＥＴと、を有し、 前記セルプレート電極及びゲート電極は、前記素子形成
領域上で第１の半導体層と第２の半導体層が積層されて
構成されており、かつ、前記セルプレート電極を構成す
る第２の半導体層は、前記素子分離膜上に延在している
ことを特徴とする半導体装置。 - 【請求項６】 第１導電型の半導体基板上に半導体装置
の製造方法において、 前記半導体基板上の素子形成領域上にパッド酸化膜、第
１の半導体層、耐酸化膜を形成する工程と、 熱酸化により素子分離膜を形成する工程と、 前記シリコン窒化膜のみを除去し、前記パッド酸化膜お
よび第１の半導体層を素子形成領域に残す工程と、 前記パッド酸化膜および第１のポリシリコン層を貫通し
てイオン注入を行い、前記半導体基板の表面に第２導電
型の不純物層を形成する工程と、 前記第１のポリシリコン上に第２の半導体層を形成する
工程と、を有し、前記第１及び第２の半導体層を容量素
子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第
２導電型の不純物層を容量素子の下部電極とすることを
特徴とする半導体装置の製造方法。 - 【請求項７】 第１導電型の半導体基板上に容量素子を
具備する半導体装置の製造方法において、 前記半導体基板上の素子形成領域上にパッド酸化膜、第
１の半導体層、耐酸化膜を形成する工程と、 熱酸化により素子分離酸化膜を形成する工程と、 前記耐酸化膜膜のみを除去し、前記パッド酸化膜および
第１の半導体層を素子形成領域に残す工程と、 前記パッド酸化膜および第１の半導体層を貫通してイオ
ン注入を行い、 前記半導体基板の表面に第２導電型の
不純物層を形成する工程と、 前記第１のシリコン上に第２の半導体層を形成する工程
と、 前記素子形成領域上に画定されるコンタクト形成領域上
の前記第１、第２の半導体層及びパッド酸化膜を除去す
る工程と、 前記コンタクト形成領域に表出された前記第２導電型の
不純物層にコンタクトする金属電極を形成する工程と、
を有し、前記第１及び第２の半導体層を容量素子の上部
電極、前記パッド酸化膜を容量絶縁膜、前記第２導電型
の不純物層を容量素子の下部電極とすることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項６または請求項７に記載の半導体
装置の製造方法であって、前記第１及び第２の半導体層
は、ポリシリコン層またはアモルファスシリコン層であ
ることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８に記載の半導体装置の製造方法
であって、前記第１の半導体層は前記第２の半導体層よ
り高濃度に不純物がドープされたポリシリコン層または
アモルファスシリコン層であることを特徴とする半導体
装置の製造方法。 - 【請求項１０】 請求項６または請求項７に記載の半導
体装置の製造方法であって、前記第２の半導体層を金属
シリサイド膜で覆う工程を有することを特徴とする半導
体装置の製造方法。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US5210042A (en) * | 1983-09-26 | 1993-05-11 | Fujitsu Limited | Method of producing semiconductor device |
| JP3098345B2 (ja) * | 1992-12-28 | 2000-10-16 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| KR940018967A (ko) * | 1993-01-30 | 1994-08-19 | 오가 노리오 | 반도체장치 및 그 제조방법 |
| US5927992A (en) * | 1993-12-22 | 1999-07-27 | Stmicroelectronics, Inc. | Method of forming a dielectric in an integrated circuit |
| US5396456A (en) * | 1994-05-31 | 1995-03-07 | Taiwan Semiconductor Manufacturing Company | Fully used tub DRAM cell |
| JP3504077B2 (ja) * | 1996-09-13 | 2004-03-08 | 株式会社ルネサステクノロジ | Ｍｏｓ容量を含む半導体装置およびその製造方法 |
| US6160282A (en) * | 1998-04-21 | 2000-12-12 | Foveon, Inc. | CMOS image sensor employing silicide exclusion mask to reduce leakage and improve performance |
-
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2001
- 2001-08-07 US US09/924,047 patent/US6670236B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1324718C (zh) * | 2003-07-17 | 2007-07-04 | 三洋电机株式会社 | 半导体装置 |
| JP2005340857A (ja) * | 2005-08-05 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4509887B2 (ja) * | 2005-08-05 | 2010-07-21 | パナソニック株式会社 | 半導体記憶装置 |
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