JP2000299446A

JP2000299446A - 半導体装置の製造方法

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Publication number: JP2000299446A
Application number: JP11106086A
Authority: JP
Inventors: Takehiro Hirai; 健裕平井; Takashi Uehara; 隆上原
Original assignee: Matsushita Electronics Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-04-14
Filing date: 1999-04-14
Publication date: 2000-10-24
Anticipated expiration: 2019-04-14
Also published as: JP3588566B2

Abstract

(57)【要約】【課題】ＣＭＯＳ部の各トランジスタと、高密度メモ
リのメモリトランジスタとの各ゲートを共通の工程で製
造し得る半導体装置の製造方法を提供する。【解決手段】多結晶シリコン膜７、ＮＭＯＳＦＥＴゲ
ート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用
マスク３１ｂ上に、タングステンシリサイド膜３２、窒
化膜１１を堆積させる。その後、窒化膜１１上に、レジ
スト膜Ｐｒ２を形成する。次に、パターニングした後の
上面保護膜９１、ＮＭＯＳＦＥＴゲート形成用マスク３
１ａおよびＰＭＯＳＦＥＴゲート形成用マスク３１ｂを
マスクとして用いて、エッチングを行うことにより、Ｄ
ＲＡＭメモリセル部Rmのトランジスタのゲート電極３
３、ＣＭＯＳ部Rcの各トランジスタの下部電極３４ａ、
３４ｂを同時に形成する。よって、ＣＭＯＳ部Rcの各ト
ランジスタのゲート電極とＤＲＡＭメモリセルのゲート
電極とを共通の工程により製造することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ部の各ト
ランジスタと、ＤＲＡＭメモリセルとを同一半導体基板
上に混載集積化した半導体装置の製造方法に関わる。

【０００２】

【従来の技術】近年、ＬＳＩのシステムにおいては、Ｃ
ＭＯＳ部の各トランジスタと、ＤＲＡＭ等の高密度メモ
リと、他のデバイスとを混載集積化する提案が数多くみ
られる。このような混載型半導体装置の場合、ＤＲＡＭ
メモリセル部のメモリセルトランジスタとＣＭＯＳ部の
各トランジスタとでは、ゲートや拡散層の構造が異なる
ため、それぞれ別々の工程で形成していた。例えば、Ｄ
ＲＡＭメモリセル部では、高密度化を実現するためにセ
ルフアラインコンタクト形成工程を用いるのが一般的で
あり、そのためにはゲート電極上にセルフアラインコン
タクト用の保護絶縁膜を形成する必要がある。一方、Ｃ
ＭＯＳ部では、デュアルゲート構造が採用され、高速動
作を実現するためにソース・ドレイン拡散層及びゲート
電極の低抵抗化が必要であり、そのためにゲート電極及
びソース・ドレイン拡散層を同時にシリサイド化するサ
リサイド工程が一般的に用いられている。このようなＤ
ＲＡＭメモリセル部とＣＭＯＳ部を混載した場合、ＣＭ
ＯＳ部のゲート電極上にはシリサイド化するためにセル
フアラインコンタクト用の保護絶縁膜が形成されないよ
うにする必要があり、ＤＲＡＭメモリセル部ではソース
・ドレイン拡散層をシリサイド化すると、ソース・ドレ
イン拡散層─基板間のリークが大きくなることからシリ
サイド化されないようにする必要があり、それぞれ別々
の工程で形成するのが一般的である。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の混載型半導体装置の製造方法では、ＣＭＯ
Ｓ部の各トランジスタおよびＤＲＡＭ等の高密度メモリ
とを別々に作っていたため、工程が複雑でコストもかか
るという不具合があった。一方、両者のゲートを同時に
形成しようとするとＣＭＯＳ部とＤＲＡＭメモリセル部
とにおけるゲートの高低差のためにレジストパターンが
崩れて、特に、ＣＭＯＳ部のゲートを形成する際のパタ
ーニング精度が確保できないという不具合もあった。

【０００４】そこで、本発明の目的は、上記不具合を招
くことなく、ＣＭＯＳ部の各トランジスタと、ＤＲＡＭ
等の高密度メモリのメモリトランジスタとの各ゲートを
共通の工程により製造し得る半導体装置の製造方法を提
供することである。

【０００５】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子分離により半導体基板をＣＭＯＳＦＥＴ
を形成しようとする第１の領域と高密度メモリのメモリ
セルトランジスタを形成しようとする第２の領域とに分
ける工程（ａ）と、上記第１の領域に第１ゲート絶縁膜
を形成する工程（ｂ）と、上記第２の領域に第２ゲート
絶縁膜を形成する工程（ｃ）と、上記第１ゲート絶縁膜
及び上記第２ゲート絶縁膜の上に第１導体膜を形成する
工程（ｄ）と、上記第１導体膜上にマスク用絶縁膜を堆
積した後、上記マスク用絶縁膜をパターニングして上記
第１の領域のゲート電極を形成しようとする領域の上に
第１ゲート形成用マスクを形成する工程（ｅ）と、上記
第１導体膜上および上記第１ゲート形成用マスク上に、
上記第１導体膜より低抵抗の第２導体膜を形成する工程
（ｆ）と、上記第２導体膜の上に上記第２の領域のゲー
ト電極を形成しようとする領域の上に第２ゲート形成用
マスクを形成する工程（ｇ）と、エッチングにより、第
１の領域においては上記第１のゲート形成用マスクを用
いて上記第１の導体膜をパターニングして上記ＣＭＯＳ
ＦＥＴのゲート電極を形成する一方、第２の領域におい
ては上記第２のゲート形成用マスクを用いて上記第１お
よび第２の導体膜をパターニングして上記メモリセルト
ランジスタのゲート電極を形成する工程（ｈ）と、上記
第１及び第２の領域における各ゲート電極の両側方に位
置する領域にメモリセルトランジスタ、ＣＭＯＳＦＥＴ
のソース・ドレイン拡散層を形成する工程（ｉ）とを含
む。

【０００６】これにより、ＣＭＯＳ部の各トランジスタ
のゲート電極とＤＲＡＭメモリセルのゲート電極とを共
通の工程により製造することができる。その場合、ＣＭ
ＯＳＦＥＴのゲート電極上の第２導体膜は工程（ｈ）の
初期段階ですべて除去され、第１ゲート形成用マスクに
より第１導体膜が直接、パターニングされるので、ＣＭ
ＯＳＦＥＴのゲート長を決定するゲート電極下端部の第
１ゲート形成用マスクに対する寸法シフトが小さく抑制
される。すなわち、ＣＭＯＳＦＥＴのゲート電極の寸法
精度を確保できる。

【０００７】上記半導体装置の製造方法において、上記
工程（ｈ）の後に、上記第１の領域において、上記第１
ゲート形成用マスクを除去した後、上記ＣＭＯＳＦＥＴ
のゲート電極の上部及びソース・ドレイン拡散層の上部
をシリサイド化する工程をさらに含むことにより、ＣＭ
ＯＳＦＥＴのゲート電極およびソース・ドレイン拡散層
の低抵抗化による高速動作を実現できる。

【０００８】上記半導体装置の製造方法において、上記
工程（ｈ）の後、シリサイド化する工程の前に第２の領
域上にシリサイド化阻止用保護絶縁膜を形成する工程を
さらに含むことにより、メモリセル部のソース・ドレイ
ン拡散層がシリサイド化されるのを阻止することがで
き、メモリセルにおけるリークを抑制できる。

【０００９】上記半導体装置の製造方法において、上記
工程（ｆ）の後で上記工程（ｇ）の前に、上記第２導体
膜の上にセルフコンタクト用保護絶縁膜を形成する工程
と、上記工程（ｉ）の後に、上記第２の領域におけるゲ
ート電極の両側に絶縁体サイドウォールを形成した後、
基板上に層間絶縁膜を形成し、上記層間絶縁膜を貫通し
て上記第２の領域のソース・ドレイン拡散層に到達する
セルフアラインコンタクトを形成する工程とをさらに含
むことにより、ＤＲＡＭメモリセルの高密度化を実現で
きる。

【００１０】

【発明の実施の形態】まず、本実施形態に係る半導体装
置の構造について説明する。

【００１１】図１は、本実施形態に係る半導体装置の構
造を示す断面図である。本実施形態に係る半導体装置に
おいては、Ｐ型シリコン基板１上に、ＤＲＡＭメモリセ
ル部Rmと、ＣＭＯＳ部Rcとが設けられており、ＣＭＯＳ
部Rcにおいては、ＰＭＯＳＦＥＴ部Rpと、ＮＭＯＳＦＥ
Ｔ部Rnとが設けられている。ＤＲＡＭメモリセル部Rm
と、ＰＭＯＳＦＥＴ部Rpと、ＮＭＯＳＦＥＴ部Rnとは、
トレンチ型の素子分離用絶縁膜３により隔てられてい
る。

【００１２】ＤＲＡＭメモリセル部Rmにおいては、Ｐ型
ウェル領域４上にゲート酸化膜６ｃとＤＲＡＭメモリセ
ル部Rmのトランジスタのゲート電極３３とが下から順次
積み上げられている。このＤＲＡＭメモリセル部Rmのト
ランジスタのゲート電極３３は、下部電極３３ａと、上
部電極３３ｂとが下から順次積み上げられた構造となっ
ており、ゲート電極上には、窒化膜からなる上面保護膜
９１が設けられている。また、ＤＲＡＭメモリセル部Rm
のトランジスタのゲート電極３３の両側には、窒化膜サ
イドウォール１４が設けられている。また、下地となる
Ｐ型ウェル領域４中のＤＲＡＭメモリセル部Rmのトラン
ジスタのゲート電極３３の両側方に位置する領域には第
一、第二のＮ型ソース・ドレイン拡散層３５ａ、３５ｂ
が設けられている。また、Ｐ型シリコン基板１上には、
第一の層間絶縁膜６０が設けられ、第一の層間絶縁膜６
０を貫通して第一のＮ型ソース・ドレイン拡散層３５ａ
に到達するビット線コンタクト６１が形成されている。
第一の層間絶縁膜６０の上には、ビット線コンタクト６
１につながるビット線６２が設けられている。また、第
一の層間絶縁膜６０上には第二の層間絶縁膜６３が設け
られている。また、第一、第二の層間絶縁膜６０、６３
を貫通して第二のＮ型ソース・ドレイン拡散層３５ｂに
到達する容量蓄積部コンタクト６８が形成されている。
この容量蓄積部コンタクト６８の上には、容量蓄積電極
７０が設けられている。この容量蓄積電極７０の周囲に
は、容量絶縁膜７１が形成され、さらに、その周囲には
プレート電極７２が形成されている。

【００１３】ＰＭＯＳＦＥＴ部Rpにおいては、Ｎ型ウェ
ル領域５上にゲート酸化膜６ｂとゲート電極３９とが下
から順次積み上げられている。このゲート電極３９は、
ポリシリコン膜からなる下部電極３４ｂと、コバルトシ
リサイド膜からなる上部電極１６ａとが下から積み上げ
られた構造となっている。この下部電極３４ｂの両側に
は、窒化膜サイドウォール１４が設けられている。ま
た、下地となるＮ型ウェル領域５中のゲート電極３９の
両側方に位置する領域にはＰ型ソース・ドレイン拡散層
１８ｂとＬＤＤ拡散層１８ａとが設けられている。ま
た、Ｐ型ソース・ドレイン拡散層１８ｂ上には、コバル
トシリサイド膜１６ｂが形成されている。さらに、Ｐ型
ソース・ドレイン拡散層１８ｂは、コバルトシリサイド
膜１６ｂを介して、その上部に第一の層間絶縁膜６０を
貫通して設けられたコンタクトプラグ２０と電気的に接
続されている。このコンタクトプラグ２０の上には、配
線６４が設けられている。

【００１４】ＮＭＯＳＦＥＴ部Rnにおいては、Ｐ型ウェ
ル領域４上にゲート酸化膜６ｂとゲート電極４０とが下
から順次積み上げられている。このゲート電極４０は、
ポリシリコン膜からなる下部電極３４ａと、コバルトシ
リサイド膜からなる上部電極１６ｃとが下から積み上げ
られた構造となっている。この下部電極３４ａの両側に
は、窒化膜サイドウォール１４が設けられている。ま
た、下地となるＰ型ウェル領域４中の下部電極３４ａの
両側方に位置する領域にはＮ型ソース・ドレイン拡散層
１７ｂとＬＤＤ拡散層１７ａとが設けられている。ま
た、Ｎ型ソース・ドレイン拡散層１７ｂ上には、コバル
トシリサイド膜１６ｄが形成されている。さらに、Ｎ型
ソース・ドレイン拡散層１７ｂは、コバルトシリサイド
膜１６ｄを介して、その上部に第一の層間絶縁膜６０を
貫通して設けられたコンタクトプラグ２０と電気的に接
続されている。このコンタクトプラグ２０の上には、配
線６４が設けられている。

【００１５】次に、本実施形態に係る半導体装置の製造
工程について説明する。図２(a)、図２(b)、図３(a)、
図３(b)、図４(a)、図４(b)、図５(a)および図５(b)
は、本実施形態に係る半導体装置の製造工程を示す断面
図である。

【００１６】まず、図２(a)に示す工程で、９００℃の
熱酸化により、Ｐ型シリコン基板１上に膜厚が約２０ｎ
ｍの保護酸化膜２を形成する。ここで、このＰ型シリコ
ン基板１の比抵抗は１０〜２０Ω・ｃｍであり、また、
Ｐ型シリコン基板１の主面は、（１００）面である。

【００１７】次に、減圧ＣＶＤ法により、保護酸化膜２
上に保護窒化膜を１００ｎｍ程度の膜厚となるまで堆積
させる。その後、フィールド領域を開口したレジスト膜
をマスクとして用いて、ドライエッチングによりフィー
ルド領域の保護窒化膜および保護酸化膜２のエッチング
を行なった後、さらに、ドライエッチングによりフィー
ルド領域のＰ型シリコン基板１中に４００ｎｍ程度の深
さのトレンチを形成する。

【００１８】次に、トレンチの内壁に９００℃の熱酸化
により、保護酸化膜を２０ｎｍ程度の膜厚となるまで形
成させた後、ＣＶＤ法により、トレンチを含む基板上に
シリコン酸化膜をトレンチの底部から８００ｎｍ程度の
膜厚となるまで堆積させる。次に、ＣＭＰ法により、シ
リコン酸化膜を保護窒化膜の表面が露出するまで研磨す
ることにより、トレンチ内にシリコン酸化膜を埋め込ん
で、ＤＲＡＭメモリセル部Rm、ＰＭＯＳＦＥＴ部Rp、Ｎ
ＭＯＳＦＥＴ部Rnを互いに分離する素子分離用絶縁膜３
を形成する。その後、熱燐酸を用いて保護窒化膜を全て
除去する。

【００１９】次に、図２(b)に示す工程で、ＮＭＯＳＦ
ＥＴ部Rnにボロンのイオン注入を行う。すなわち、しき
い値電圧を制御するためのイオン注入（注入エネルギー
１０ｋｅＶ、ドーズ量６×１０¹²ｃｍ^-2）、チャネルス
トッパーの形成のためのイオン注入（注入エネルギー２
００ｋｅＶ、ドーズ量６×１０¹²ｃｍ^-2）、およびＰ型
ウェル領域４の形成のためのイオン注入（注入エネルギ
ー４００ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2）を行う。
また、ＤＲＡＭメモリセル部Rmにボロンのイオン注入を
行う。すなわち、しきい値電圧を制御するためのイオン
注入（注入エネルギー１０ｋｅＶ、ドーズ量３×１０¹²
ｃｍ^-2）、チャネルストッパーの形成のためのイオン注
入（注入エネルギー２００ｋｅＶ、ドーズ量３×１０¹²
ｃｍ^-2）、およびＰ型ウェル領域４の形成のためのイオ
ン注入（注入エネルギー４００ｋｅＶ、ドーズ量１×１
０¹³ｃｍ^-2）を行う。次に、ＰＭＯＳＦＥＴ部Rpに燐の
イオン注入を行う。すなわち、しきい値電圧を制御する
ためのイオン注入（注入エネルギー５０ｋｅＶ、ドーズ
量６×１０¹²ｃｍ^-2）、チャネルストッパーの形成のた
めのイオン注入（注入エネルギー４００ｋｅＶ、ドーズ
量６×１０¹²ｃｍ^-2）、およびＮ型ウェル領域５の形成
のためのイオン注入（注入エネルギー８００ｋｅＶ、ド
ーズ量１×１０¹³ｃｍ^-2）を行う。次に、Ｐ型ウェル領
域４とＮ型ウェル領域５との不純物を拡散、活性化させ
るため、熱処理（９００℃、約３０分間）を行う。さら
に、ウェットエッチングにより保護酸化膜２を除去した
後、ゲート酸化膜６を８５０℃の熱酸化により５ｎｍ程
度の膜厚となるまで形成させる。

【００２０】次に、図３(a）に示す工程で、ゲート酸化
膜６全面上に多結晶シリコン膜７をＣＶＤ法により１５
０ｎｍ程度の膜厚となるまで堆積する。この多結晶シリ
コン膜７は、以下に述べる工程により、ＣＭＯＳ部Rcの
各トランジスタのゲート電極、およびＤＲＡＭメモリセ
ル部Rmのトランジスタのゲート電極の一部となるもので
ある。次に、ＮＭＯＳＦＥＴ部Rn、およびＤＲＡＭメモ
リセル部Rmの多結晶シリコン膜７にレジスト膜をマスク
として用いて、Ｎ型不純物として燐のイオン注入（注入
エネルギー１５ｋｅＶ、ドーズ量７×１０¹⁵ｃｍ^-2）を
行い、また、ＰＭＯＳＦＥＴ部Rpの多結晶シリコン膜７
にレジスト膜をマスクとして用いて、Ｐ型不純物として
ボロンのイオン注入（注入エネルギー８ｋｅＶ、ドーズ
量４×１０¹⁵ｃｍ^-2）を行う。次に、注入した不純物を
拡散させるための熱処理（８００℃、約３０分間）を加
えた後、多結晶シリコン膜７の全面上に、ＣＭＯＳ部Rc
の各トランジスタにおけるゲート電極のパターン形成の
ためにマスクとして用いる窒化膜８を、ＣＶＤ法により
５０ｎｍ程度の膜厚となるまで成長させる。次に、その
窒化膜８上に、ＣＭＯＳ部Rcにおけるゲート電極を形成
しようとする領域を覆うレジスト膜Ｐｒ１を形成する。

【００２１】次に、図３(b）に示す工程で、レジスト膜
Ｐｒ１をマスクとして用いて窒化膜８をドライエッチン
グすることにより、ＮＭＯＳＦＥＴゲート形成用マスク
３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂを形
成する。

【００２２】次に、図４(a）に示す工程で、多結晶シリ
コン膜７、ＮＭＯＳＦＥＴゲート形成用マスク３１ａお
よびＰＭＯＳＦＥＴゲート形成用マスク３１ｂ上に、Ｄ
ＲＡＭメモリセル部Rmのトランジスタのゲート電極の一
部となるタングステンシリサイド膜３２をＣＶＤ法によ
り１５０ｎｍ程度の膜厚となるまで堆積する。次に、タ
ングステンシリサイド膜３２全面上にコンタクトエッチ
ングストッパー用の窒化膜１１をＣＶＤ法により１５０
ｎｍ程度の膜厚となるまで堆積する。その後、窒化膜１
１上に、ＤＲＡＭメモリセル部Rmのトランジスタのゲー
ト電極を形成するためレジスト膜Ｐｒ２を形成する。

【００２３】次に、図４(b）に示す工程で、ドライエッ
チングによりレジスト膜Ｐｒ２をマスクとして用いて窒
化膜１１をパターニングした後、レジスト膜Ｐｒ２を除
去する。次に、このパターニングした後の窒化膜からな
る上面保護膜９１をマスクとして用いて、タングステン
シリサイド膜３２と多結晶シリコン膜７とをエッチング
する。こうして、下部電極３３ａと上部電極３３ｂとが
積み上げられた構造のＤＲＡＭメモリセル部Rmのトラン
ジスタのゲート電極３３を形成する。さらに、このと
き、ＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯ
ＳＦＥＴゲート形成用マスク３１ｂが、多結晶シリコン
膜７のドライエッチングに対するマスクとなることによ
り、ＮＭＯＳＦＥＴの下部電極３４ａ、ＰＭＯＳＦＥＴ
の３４ｂ下部電極が同時に形成される。

【００２４】次に、ＮＭＯＳＦＥＴ部RnのＬＤＤ拡散層
１７ａを形成するためのＮＭＯＳＦＥＴ部Rnの開口した
レジスト膜及びゲート電極をマスクとして用いて、砒素
のイオン注入（注入エネルギー１０ｋｅＶ、ドーズ量１
×１０¹⁴ｃｍ^-2）を行う。また、ＮＭＯＳＦＥＴ部Rnの
パンチスルーストッパを形成するため、パンチスルース
トッパを形成しようとする領域を開口したレジスト膜を
マスクとして用いて、ボロンのイオン注入（注入エネル
ギー３０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2）を行う。
さらに、ＰＭＯＳＦＥＴ部RpのＬＤＤ拡散層１８ａを形
成するためのレジスト膜及びゲート電極をマスクとして
用いて、ＢＦ₂ ⁺のイオン注入（注入エネルギー２０ｋｅ
Ｖ、ドーズ量１×１０¹³ｃｍ^-2）を行う。また、ＰＭＯ
ＳＦＥＴ部Rpのパンチスルーストッパを形成するため、
レジスト膜をマスクとして用いて、燐のイオン注入（注
入エネルギー８０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2）
を行う。また、ＤＲＡＭメモリセル部Rmの第一、第二の
Ｎ型ソース・ドレイン拡散層３５ａ、３５ｂを形成する
ため、レジスト膜をマスクとして用いて、燐のイオン注
入（注入エネルギー５０ｋｅＶ、ドーズ量１×１０¹³ｃ
ｍ^-2）を行う。

【００２５】その後、図５(a）に示す工程で、ＣＶＤ法
により、基板全面上にサイドウォール用窒化膜を１００
ｎｍ程度の膜厚となるまで堆積させた後、ドライエッチ
ングにより、窒化膜サイドウォール１４を形成する。ま
た、このときのドライエッチングにより、同時にＮＭＯ
ＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲ
ート形成用マスク３１ｂおよび余分のゲート酸化膜６を
除去する。

【００２６】次に、ＮＭＯＳＦＥＴ部RnのＮ型ソース・
ドレイン拡散層１７ｂを形成するためのレジスト膜をマ
スクとして用いて、砒素のイオン注入（注入エネルギー
５０ｋｅＶ、ドーズ量３×１０¹⁵ｃｍ^-2）を行う。ま
た、ＰＭＯＳＦＥＴ部RpのＰ型ソース・ドレイン拡散層
１８ｂを形成するため、レジスト膜をマスクとして用い
て、ボロンのイオン注入（注入エネルギー１０ｋｅＶ、
ドーズ量２×１０¹⁵ｃｍ ^-2）を行う。その後、不純物を
活性化するための熱処理として短時間アニール（Rapid
Thermal Annealing)（１０００℃、１０秒間）を行うこ
とにより、ＮＭＯＳＦＥＴ部RnのＮ型ソース・ドレイン
拡散層１７ｂ、ＰＭＯＳＦＥＴ部RpのＰ型ソース・ドレ
イン拡散層１８ｂを形成する。

【００２７】次に、ＣＶＤ法により、基板全面上に保護
酸化膜１５を５０ｎｍ程度の膜厚となるまで堆積した
後、シリサイド化しようとする領域を開口したレジスト
膜をマスクとして用いて、ウェットエッチングにより、
シリサイド化する領域にある保護酸化膜１５の一部を除
去する。次に、基板全面上にコバルト膜をスパッタ法に
より１０ｎｍ程度の膜厚となるまで堆積させた後、短時
間の熱処理（６００℃・３０秒間、若しくは８００℃・
３０秒間）を行うことにより、コバルトをシリサイド化
する。その後、未反応のコバルト膜をウェットエッチン
グによって除去する。これにより、Ｎ型ソース・ドレイ
ン拡散層１７ｂ、Ｐ型ソース・ドレイン拡散層１８ｂ上
にコバルトシリサイド膜１６ｄ、１６ｂを形成し、ま
た、下部電極３４ａ、３４ｂ上にコバルトシリサイド膜
からなる上部電極１６ｃ、１６ａを形成する。この工程
により、ＣＭＯＳ部Rcにおいては、ソース・ドレイン拡
散層、ゲート電極にシリサイド層が設けられる。つま
り、ＰＭＯＳＦＥＴ部Rpの構造、ＮＭＯＳＦＥＴ部Rnの
構造は、いわゆるサリサイド(Salicide)構造となる。な
お、保護酸化膜１５により、ＤＲＡＭメモリセル部にお
ける第一、第二のＮ型ソース・ドレイン拡散層３５ａ、
３５ｂのシリサイド化は防止される。したがって、Ｐ型
ウェル領域４─第一、第二のＮ型ソース・ドレイン拡散
層３５ａ、３５ｂ間の接合リークを抑制できることにな
る。

【００２８】次に、図５(b)に示す工程で、保護酸化膜
１５を除去する。次に、ＣＶＤ法により、第一の層間絶
縁膜６０を１０００ｎｍ程度の膜厚となるまで堆積させ
た後、ドライエッチングにより、ＤＲＡＭメモリセル部
Rmの第一のＮ型ソース・ドレイン拡散層３５ａ、ＮＭＯ
ＳＦＥＴ部RnのＮ型ソース・ドレイン拡散層１７ｂ、Ｐ
ＭＯＳＦＥＴ部RpのＰ型ソース・ドレイン拡散層１８ｂ
にそれぞれ到達するコンタクトホールを形成する。この
時、ＤＲＡＭメモリセル部においては、ゲート電極上の
上面保護膜９１及び窒化膜サイドウォール１４が第一の
層間絶縁膜６０エッチング時のストッパーとなるため、
自己整合的に第一のＮ型ソース・ドレイン拡散層３５ａ
へのコンタクト形成が実現されることにより、セルフア
ラインコンタクト部３６が形成される。次に、ＣＶＤ法
及びＣＭＰ法により、各コンタクトホール内にタングス
テンを埋め込み、コンタクトプラグ２０、ビット線コン
タクト６１を形成する。次に、アルミニウム合金膜を第
一の層間絶縁膜６０上に堆積した後、これをパターニン
グしてビット線６２、配線６４を形成する。

【００２９】次に、ＣＶＤ法により、第二の層間絶縁膜
６３を堆積する。次に、ＣＶＤ法及びＣＭＰ法により、
容量蓄積部コンタクト６８を形成した後、エッチングに
より、容量蓄積電極７０を形成する。次に、ＣＶＤ法に
より、窒化膜を堆積した後、熱酸化により、容量絶縁膜
７１を形成する。次に、ノンドープポリシリコンを堆積
することにより、プレート電極７２を形成する。このよ
うにして、ＣＭＯＳ部Rcの各トランジスタとＤＲＡＭメ
モリセル部Rmのトランジスタとの複合ＬＳＩを製造す
る。

【００３０】なお、本実施形態において、ＮＭＯＳＦＥ
Ｔゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形
成用マスク３１ｂを窒化膜としたが、酸化膜若しくは酸
化膜と窒化膜との積層膜としてもよい。

【００３１】また、本実施形態において、ＤＲＡＭメモ
リセル部Rmのトランジスタのゲート電極３３をタングス
テンシリサイド膜と多結晶シリコン膜との積層膜とした
が、タングステンシリサイド膜に代えて、高融点金属、
高融点金属シリサイド膜、高融点金属と高融点金属ナイ
トライド膜の積層膜、または高融点金属シリサイド膜と
高融点金属ナイトライド膜の積層膜のいずれとしてもよ
い。

【００３２】また、本実施形態において、ＤＲＡＭメモ
リセル部Rmのトランジスタのゲート電極をエッチング形
成する際のマスクとして、レジスト膜Ｐｒ２と上面保護
膜９１をマスクとしたが、窒化膜である上面保護膜９１
を酸化膜若しくは窒化膜と酸化膜の積層膜としてもよ
い。

【００３３】また、本実施形態において、ＤＲＡＭメモ
リセル部Rmのトランジスタのゲート電極３３となる下部
電極３３ａと上部電極３３ｂをエッチングにより形成す
る際のマスクとして、上面保護膜９１のみをマスクとし
たが、レジスト膜Ｐｒ２及び上面保護膜９１をマスクと
してもよい。

【００３４】また、本実施形態において、トランジスタ
のサイドウォールを窒化膜サイドウォール１４とした
が、窒化膜に代えて、酸化膜若しくは酸化膜と窒化膜の
積層膜としてもよい。

【００３５】また、本実施形態において、下部電極３３
ａ、３４ｂ、３４ａを多結晶シリコン膜で構成したが、
多結晶シリコン膜に代えて、アモルファスシリコン膜で
もよい。

【００３６】また、本実施形態において、ゲート酸化膜
６は、窒化酸化膜としてもよい。

【００３７】また、本実施形態において、ＣＭＯＳ部Rc
の各トランジスタのゲート酸化膜６ｂとＤＲＡＭメモリ
セル部Rmのトランジスタのゲート酸化膜６ｃは、同一膜
厚、同一膜種であるが、異なる膜厚、異なる膜種として
もよい。

【００３８】以上のような構造のＣＭＯＳ部Rcの各トラ
ンジスタ及びＤＲＡＭメモリセル部Rmのトランジスタを
搭載した半導体装置を形成することによって、以下の効
果を得ることができる。

【００３９】本実施形態においては、ＣＭＯＳ部Rcの各
トランジスタのゲート電極とＤＲＡＭメモリセル部Rmの
ゲート電極とを同一基板において、共通の工程により製
造することができる。

【００４０】また、エッチングにより、ＣＭＯＳ部Rcの
タングステンシリサイド膜３２はすべて除去され、ＮＭ
ＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴ
ゲート形成用マスク３１ｂにより多結晶シリコン膜７が
直接、パターニングされるので、ＣＭＯＳＦＥＴのゲー
ト長を決定する下部電極３４ａ、３４ｂ下端部のＮＭＯ
ＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲ
ート形成用マスク３１ｂに対する寸法シフトが小さく抑
制される。すなわち、ＣＭＯＳＦＥＴのゲート電極の寸
法精度を確保できる。

【００４１】また、本実施形態においては、ゲート電極
の膜構成、およびその膜厚の点において異なるＤＲＡＭ
メモリセル部Rmのトランジスタのゲート電極とＣＭＯＳ
部Rcの各トランジスタのゲート電極とをそれらの膜を同
時に堆積し、かつ、同時にエッチングすることにより形
成している。よって、別々にゲート電極を堆積、エッチ
ングした場合のように、ゲート電極側面にポリシリコン
膜が余分に残ることがない。よって、ゲート電極間の間
隔を狭めることがなく、メモリセル部の高密度化を阻害
しない。

【００４２】加えて、本実施形態においては、図５(a）
に示す工程において、ＤＲＡＭメモリセル部Rmのゲート
電極３３を窒化膜からなる上面保護膜９１と窒化膜サイ
ドウォール１４とにより完全に覆うため、ＤＲＡＭメモ
リセル部の第一のＮ型ソース・ドレイン拡散層３５ａへ
のコンタクト形成において、セルフアラインコンタクト
を適用することができる。よって、ＤＲＡＭメモリセル
の高密度化を実現できることとなる。

【００４３】さらに、ＣＭＯＳ部Rcの各トランジスタ部
においては、窒化膜１１を除去した後、下部電極３４
ａ、３４ｂを形成するので、ＮＭＯＳＦＥＴの下部電極
３４ａ、ＰＭＯＳＦＥＴの下部電極３４ｂ、Ｎ型ソース
・ドレイン拡散層１７ｂおよびＰ型ソース・ドレイン拡
散層１８ｂを同時にシリサイド化するサリサイドプロセ
スを適用することができる。よって、ＣＭＯＳＦＥＴの
ゲート電極３９、４０およびソース・ドレイン拡散層１
７ｂ、１８ｂが低抵抗化され、高速動作を実現すること
ができる。

【００４４】また、保護酸化膜１５により、ＤＲＡＭメ
モリセル部における第一、第二のＮ型ソース・ドレイン
拡散層３５ａ、３５ｂのシリサイド化は防止される。し
たがって、Ｐ型ウェル領域４─第一、第二のＮ型ソース
・ドレイン拡散層３５ａ、３５ｂ間の接合リークを抑制
できるまた、この効果を得るためには、ＤＲＡＭメモリ
セル部Rmのみを形成する工程に比べて、僅かマスク１枚
の増加で済むので、別々にＤＲＡＭメモリセルのゲート
電極とＣＭＯＳ部Rcの各トランジスタのゲート電極とを
堆積、形成した場合に比べて、工程数、コストとも大幅
に削減することができる。

【００４５】なお、本実施形態においては、図４(a）に
示す工程で、多結晶シリコン膜７、膜厚が極めて薄いＮ
ＭＯＳＦＥＴゲート形成用マスク３１ａおよび膜厚が極
めて薄いＰＭＯＳＦＥＴゲート形成用マスク３１ｂ上
に、タングステンシリサイド膜３２を堆積させた後、さ
らに、その上に窒化膜１１を堆積させる。このとき、Ｎ
ＭＯＳＦＥＴゲート形成用マスク３１ａの膜厚およびＰ
ＭＯＳＦＥＴゲート形成用マスク３１ｂの膜厚は極めて
薄いため、タングステンシリサイド膜３２および窒化膜
１１は、基板上に、一律にほぼ平坦に堆積させることが
できる。したがって、窒化膜１１上に、ほぼ同一の寸法
精度のよいレジスト膜Ｐｒ２を形成することができる。
ゆえに、フォトリソグラフィーの精度の低下が起こらな
いので、微細なＤＲＡＭメモリセル部Rmのトランジスタ
のゲートパターン形成に際し、寸法ばらつき、パターン
の欠落といった不具合を生ずることはない。よって、本
実施形態に係る製造方法により、ＣＭＯＳ部Rcの各トラ
ンジスタのゲート電極とＤＲＡＭメモリセル部Rmのゲー
ト電極とを同一基板において、共通の工程により製造し
ても、高精度、高密度のＤＲＡＭメモリセル部Rmのトラ
ンジスタと高精度、高性能、高密度のＣＭＯＳ部Rcの各
トランジスタを形成できることになる。

【００４６】

【発明の効果】上述したように本発明によれば、ＣＭＯ
Ｓ部Rcの各トランジスタのゲート電極とＤＲＡＭメモリ
セルのゲート電極とを共通の工程により製造することが
できる。

【図面の簡単な説明】

【図１】本実施形態に係る半導体装置の構造を示す断面
図である。

【図２】本実施形態に係る半導体装置の製造工程を示す
断面図である。

【図３】本実施形態に係る半導体装置の製造工程を示す
断面図である。

【図４】本実施形態に係る半導体装置の製造工程を示す
断面図である。

【図５】本実施形態に係る半導体装置の製造工程を示す
断面図である。

【符号の説明】

１Ｐ型シリコン基板２保護酸化膜３素子分離用絶縁膜４Ｐ型ウェル領域５Ｎ型ウェル領域６ゲート酸化膜６ｂゲート酸化膜６ｃゲート酸化膜７多結晶シリコン膜８窒化膜１１窒化膜１４窒化膜サイドウォール１５保護酸化膜１６ａ上部電極１６ｂコバルトシリサイド膜１６ｃ上部電極１６ｄコバルトシリサイド膜１７ａＬＤＤ拡散層１７ｂＮ型ソース・ドレイン拡散層１８ａＬＤＤ拡散層１８ｂＰ型ソース・ドレイン拡散層２０コンタクトプラグ３１ａＮＭＯＳＦＥＴゲート形成用マスク３１ｂＰＭＯＳＦＥＴゲート形成用マスク３２タングステンシリサイド膜３３ゲート電極３３ａ下部電極３３ｂ上部電極３４ａ下部電極３４ｂ下部電極３５ａ第一のＮ型ソース・ドレイン拡散層３５ｂ第二のＮ型ソース・ドレイン拡散層３６セルフアラインコンタクト部３９ゲート電極４０ゲート電極５１Ｐ型半導体基板６０第一の層間絶縁膜６１ビット線コンタクト６２ビット線６３第二の層間絶縁膜６４配線６８容量蓄積部コンタクト７０容量蓄積電極７１容量絶縁膜７２プレート電極９１上面保護膜Ｐｒ１レジスト膜Ｐｒ２レジスト膜 Rm ＤＲＡＭメモリセル部 Rc ＣＭＯＳ部 Rp ＰＭＯＳＦＥＴ部 Rn ＮＭＯＳＦＥＴ部

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Claims

【特許請求の範囲】

【請求項１】素子分離により半導体基板をＣＭＯＳ
ＦＥＴを形成しようとする第１の領域と高密度メモリの
メモリセルトランジスタを形成しようとする第２の領域
とに分ける工程（ａ）と、上記第１の領域に第１ゲート絶縁膜を形成する工程
（ｂ）と、上記第２の領域に第２ゲート絶縁膜を形成する工程
（ｃ）と、上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜の上に
第１導体膜を形成する工程（ｄ）と、上記第１導体膜上にマスク用絶縁膜を堆積した後、上記
マスク用絶縁膜をパターニングして上記第１の領域のゲ
ート電極を形成しようとする領域の上に第１ゲート形成
用マスクを形成する工程（ｅ）と、上記第１導体膜上および上記第１ゲート形成用マスク上
に、上記第１導体膜より低抵抗の第２導体膜を形成する
工程（ｆ）と、上記第２導体膜の上に上記第２の領域のゲート電極を形
成しようとする領域の上に第２ゲート形成用マスクを形
成する工程（ｇ）と、エッチングにより、第１の領域においては上記第１のゲ
ート形成用マスクを用いて上記第１の導体膜をパターニ
ングして上記ＣＭＯＳＦＥＴのゲート電極を形成する一
方、第２の領域においては上記第２のゲート形成用マス
クを用いて上記第１および第２の導体膜をパターニング
して上記メモリセルトランジスタのゲート電極を形成す
る工程（ｈ）と、上記第１及び第２の領域における各ゲート電極の両側方
に位置する領域にメモリセルトランジスタ、ＣＭＯＳＦ
ＥＴのソース・ドレイン拡散層を形成する工程（ｉ）と
を含む半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、上記工程（ｈ）の後に、上記第１の領域において、上記
第１ゲート形成用マスクを除去した後、上記ＣＭＯＳＦ
ＥＴのゲート電極の上部及びソース・ドレイン拡散層の
上部をシリサイド化する工程をさらに含む半導体装置の
製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、上記工程（ｈ）の後、シリサイド化する工程の前に第２
の領域上にシリサイド化阻止用保護絶縁膜を形成する工
程をさらに含む半導体装置の製造方法。
【請求項４】請求項１〜３のうちいずれか１つに記載
の半導体装置の製造方法において、上記工程（ｆ）の後で上記工程（ｇ）の前に、上記第２
導体膜の上にセルフコンタクト用保護絶縁膜を形成する
工程と、上記工程（ｉ）の後に、上記第２の領域におけるゲート
電極の両側に絶縁体サイドウォールを形成した後、基板
上に層間絶縁膜を形成し、上記層間絶縁膜を貫通して上
記第２の領域のソース・ドレイン拡散層に到達するセル
フアラインコンタクトを形成する工程とをさらに含む半
導体装置の製造方法。