JP2009200517A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】embedded DRAMに対して、ロジック回路に用いるCMOSトランジスタのゲート電極上およびソース/ドレイン領域をコバルトシリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】少なくともメモリセル領域を除く領域のソース/ドレイン領域7a、7b上に形成されたUSG9と、ゲート電極4上に形成されたUSG9及びシリコン酸化膜5を除去する。USG9は、耐コバルトシリサイド化反応膜として作用する。コバルトをスパッタ法によりウエハ全面に成膜してランプアニール等の熱処理を行うことにより、USGに覆われていない領域のロジック回路領域のトランジスタのソース/ドレイン領域7a、7bとゲート電極4上にコバルトシリサイド膜11を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。
【選択図】図3
【解決手段】少なくともメモリセル領域を除く領域のソース/ドレイン領域7a、7b上に形成されたUSG9と、ゲート電極4上に形成されたUSG9及びシリコン酸化膜5を除去する。USG9は、耐コバルトシリサイド化反応膜として作用する。コバルトをスパッタ法によりウエハ全面に成膜してランプアニール等の熱処理を行うことにより、USGに覆われていない領域のロジック回路領域のトランジスタのソース/ドレイン領域7a、7bとゲート電極4上にコバルトシリサイド膜11を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。
【選択図】図3
Description
この発明は、半導体装置の製造方法に関し、特に、CUB(Capacitor Under Bit Line)構造のメモリセルを有するDRAM(Dynamic Random Access Memory)とDual GateサリサイドCMOSトランジスタを有するLogic回路とを同一シリコン基板上に形成する半導体装置(embedded DRAM:以下DRAM混載デバイスと記載する)の製造方法に関する。
近年、半導体デバイスには微細化・高集積化、小型化・軽量化などさまざまな機能が要求されている。従って、その要求を満足させるため、半導体デバイスにはさまざまなデバイスを1チップ化することが求められている。その代表的な例としては、DRAM等のメモリデバイスとロジックデバイスを同一の半導体基板上に形成して、1チップ化するものである。
以下図44〜図54を参照して、従来のembedded DRAMの製造方法について説明する。図44〜図54において、左側はメモリセル領域を示し、右側はロジック回路領域を示す。まず、図44に示すように、半導体基板101上にトレンチ分離酸化膜102を形成する。その後、メモリセル領域において、P(リン)等のN型不純物イオンを注入し、下面分離層Bottom N Well層を形成する。次に、ロジック回路領域をフォトレジスト(図示せず)で覆い、ボロン(B)等のP型不純物を注入し、メモリセル領域にP-Well領域を形成する。また、ロジック回路領域においても、ボロン(B)等のP型不純物を注入しP-Well領域を形成する。ロジック回路領域においてはPMOS形成のため、N-Well領域も形成される(図示せず)。
次に、ゲート酸化膜103を例えば熱酸化法で形成する。その後、多結晶シリコン104とタングステンシリサイド105からなるゲート電極を積層する。その上にTEOS(Tetra Ethyl Ortho Silicate Glass)等のシリコン酸化膜106とシリコン窒化膜107を積層する。シリコン酸化膜106、シリコン窒化膜107は、ゲート電極形成時のエッチングマスク及びゲート電極間に落とすセルフアラインコンタクト形成時のエッチングストッパーである。その後、半導体基板101中に不純物の注入をおこない、トランジスタのソース/ドレイン領域108a、109aを形成する。
次に、図45に示すように、シリコン窒化膜を成膜して、異方性エッチングをおこなう。これにより、ゲート電極側壁部にサイドウォールスペーサーシリコン窒化膜110を形成する。そして、ロジック回路領域において、サイドウォールスペーサーシリコン窒化膜110越しに不純物を注入することにより、ソース/ドレイン領域109bを形成し、LDD(Lightly Doped Drain)構造を形成する。
次に、図46に示すように、薄いシリコン窒化膜(図示せず)を敷いた上にBPTEOS(Boro Phospho Tetra Ethyl Ortho Silicate Glass)等の層間絶縁膜111を積層する。そして、メモリセル領域のゲート電極間にセルフアラインコンタクト(Self Alignment Contact:以下SACと記載する)法にてコンタクトホールを形成し多結晶シリコンで充填する。これにより多結晶シリコンプラグ112を形成する。
そして、図47に示すように、層間絶縁膜111上にTEOS等の層間絶縁膜113を成膜する。その後、ロジック回路領域において、ソース/ドレイン領域109に達するコンタクトホールを形成し、窒化チタンとタングステンからなる膜114で充填し、パターニングをおこなってビット線コンタクトを形成する。メモリセル領域についても同様に、多結晶シリコンプラグ112に達するビット線コンタクトを形成する(図示せず)。
次に図48に示すように、TEOS等の層間絶縁膜115を成膜した後に、多結晶シリコンプラグ112の一部に達するホールを形成し、シリコン窒化膜サイドウォールスペーサー116及び多結晶シリコン117で充填し、ストレージノードコンタクト118を形成する。
次に図48に示すように、TEOS等の層間絶縁膜115を成膜した後に、多結晶シリコンプラグ112の一部に達するホールを形成し、シリコン窒化膜サイドウォールスペーサー116及び多結晶シリコン117で充填し、ストレージノードコンタクト118を形成する。
次に、図49に示すように、シリコン窒化膜118を敷いた上に、BPTEOS等の層間絶縁膜120を積層してCMP研磨による平坦化処理をおこなう。シリコン窒化膜118はエッチングストッパーである。ストレージノードコンタクト118の一部に到達する抜き円筒キャパシタ開口部121を形成する。このとき、1回目のエッチングはシリコン窒化膜119上で止まるように設定されており、2回目のエッチングでシリコン窒化膜119を開口する。
そして図50に示すように、抜き円筒キャパシタ開口部121表面を含む主表面上に多結晶シリコン膜を成膜し粗面化処理をおこない、表面積を増大させる。そして、抜き円筒キャパシタ開口部121をフォトレジストで覆った状態で、多結晶シリコンを異方性エッチングすることにより、抜き円筒キャパシタ開口部121内部にのみ多結晶シリコンを残す。これによりキャパシタ下部電極122が完成する。
次に、図51に示すように、抜き円筒キャパシタ開口部121表面を含む主表面上にキャパシタ誘電体膜として、例えば五酸化タンタル(図示せず)を形成する。次いで、例えば窒化チタンを含む膜を成膜した後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極123を形成する。
そして、図52に示すように、このキャパシタ上部電極123上にプラズマTEOS等の層間絶縁膜124を成膜した後、ロジック回路領域において、ビット線コンタクト114表面を露出するコンタクトホール125を開口する。その後、図53に示すように、コンタクトホール125をバリアメタルとしての窒化チタン126とタングステン127により充填する。そして、図54に示すように、その上に窒化チタン128a、128bにより上下を挟まれたアルミ配線129を形成する。以上が、従来の技術を用いて形成される半導体装置の製造方法の一例である。
従来技術の問題点について図54を参照して説明する。近年のDRAMセル面積の大幅な縮小に伴ってメモリセル領域のゲート電極間に落とすコンタクトホールは、エッチングストッパーであるシリコン窒化膜107を用いたセルフアラインコンタクト方式を採用している。この場合、ゲート電極上部がシリコン窒化膜107等で覆われているために、ロジック回路領域にもシリコン窒化膜107が形成される。これにより、ロジック回路領域のMOSトランジスタの高集積化及び高性能化を目的としたゲート電極上のコバルトシリサイド化が困難である。
従って、ゲート電極の構造を多結晶シリコン104とタングステンシリサイド105の積層構造として低抵抗化を図っている。しかし、この構造ではコバルトシリサイド化した場合に比べて抵抗値が高く、ロジック回路領域におけるMOSトランジスタの高集積化及び高性能化が劣ってしまう。本発明では、メモリセルと高集積かつ高性能のロジックトランジスタを要するembedded DRAMに対して、ロジック回路に用いるCMOSトランジスタのゲート電極上およびソース/ドレイン領域をコバルトシリサイド化することができる半導体装置の製造方法を提供する。
本願の発明にかかる半導体装置の製造方法は、半導体基板の第1チャネル領域上に第1ゲート酸化膜を介して第1ゲート電極と、第2チャネル領域上に第2ゲート酸化膜を介して第2ゲート電極をそれぞれ形成する工程と、 該第1チャネル領域を挟むように間隔を隔てて一対の第1および第2ソースまたはドレイン領域と、該第2チャネル領域を挟むように間隔を隔てて一対の第3および第4ソースまたはドレイン領域を形成する工程と、 該第1および第2ゲート電極を覆うように、該半導体基板全面に第1シリコン窒化膜を形成する工程と、該第1シリコン窒化膜を異方性エッチングすることにより、該第1および第2ゲート電極側壁にサイドウォールを形成する工程と、該サイドウォールを形成後、該第1および第2ゲート電極を覆うように、該半導体基板全面に耐シリサイド膜を形成し、該第2ゲート電極上、該第3および該第4ソースまたはドレイン領域上の該耐シリサイド膜を除去する工程と、該耐シリサイド膜を除去後、該第3および第4ソースまたはドレイン領域上、該第2ゲート電極上にシリサイドを形成する工程と、該シリサイドを形成後、該半導体基板上に第2シリコン窒化膜を形成する工程と、該第2シリコン窒化膜上に第1層間絶縁膜を形成する工程と、該第1および第2ソースまたはドレイン領域上部の該第1層間絶縁膜、該第2シリコン窒化膜、該耐シリサイド膜をエッチングすることにより、該第1および第2ソースまたはドレイン領域に達する第1、第2開口を形成する工程と、該第1、第2開口に、第1、第2コンタクトプラグを形成する工程と、該第1ゲート電極上部と該第1および第2ソースまたはドレイン領域上部の該第1層間絶縁膜上に該第2シリコン窒化膜よりも厚い第3シリコン窒化膜を形成する工程と、該第3シリコン窒化膜上および該第1層間絶縁膜上に、第2層間絶縁膜を形成する工程と、該第2層間絶縁膜と該第3シリコン窒化膜をエッチングすることにより、該第1コンタクトプラグに達する第3開口を形成する工程と、該第3開口に、キャパシタ部を形成する工程と、該キャパシタ部を覆うように、該第2層間絶縁膜上に第3層間絶縁膜を形成する工程と、該第3シリコン窒化膜、該第2および第3層間絶縁膜をエッチングすることにより、該第2コンタクトプラグに達する第4開口と、該第1、第2、第3層間絶縁膜および該第2シリコン窒化膜をエッチングすることにより、該第3のソースまたはドレイン領域に達する第5開口とを一緒に形成する工程と、該第4、第5開口に第3、第4コンタクトプラグを形成する工程とを備えたことを特徴とする。
この発明に係る半導体装置の製造方法によれば、メモリセル領域とロジック回路領域を有する半導体装置の製造方法において、ロジック回路領域の第3および第4ソース/ドレイン領域と第2ゲート電極上にコバルトシリサイド膜を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。また、メモリセル領域において、キャパシタ部を形成する工程の後でビット線を形成するので、ロジック回路領域のアルミ配線と同一レイヤでメモリセル領域のビット線を形成できるため、工程数の削減が可能となる。
また、ロジック回路領域上の第3および第4ソース/ドレイン領域上、第2ゲート電極上にコバルトシリサイドを形成する工程の後に、メモリセル領域の耐コバルトシリサイド膜を除去する工程をさらに備えたので、メモリセル領域とロジック回路領域の相対段差が低減され、上層レイヤの写真製版マージンが向上し、歩留まりが向上する。また、メモリセル領域の耐コバルトシリサイド膜を除去しているため、歩留まり低下をさらに防ぐことができる。
またさらに、メモリセル領域とロジック回路領域を有する半導体装置の製造方法において、メモリセル領域およびロジック回路領域上の全てのソース/ドレイン領域上およびゲート電極上に低抵抗のコバルトシリサイド膜を形成することにより、耐コバルトシリサイド膜の形成が不要となるため、工程数の削減が可能となると共に、ソース/ドレイン領域およびゲート電極の抵抗が低減されるため、高速動作と高集積化が可能となる。
さらにまた、半導体基板上の第1、第2、第3ソース/ドレイン領域への開口内を高融点金属プラグで充填することにより、コンタクト抵抗の低減が可能である。また、第3シリコン窒化膜を全面に形成することにより、メモリセル領域とロジック回路領域の相対段差を減らすことが可能となり、上層レイヤの写真製版マージンが向上するので歩留まりが向上する。また、メモリセル領域のビット線コンタクト構造とロジック回路領域のコンタクトともに高融点金属プラグと金属プラグによる2層スタック構造をとっているため、半導体基板へのエッチングダメージによるリーク電流の増加を抑制することができる。
以下、この実施の形態を図面に基づいて説明する。実施の形態を説明する断面模式図において、左側はメモリセル領域を示し、右側はロジック回路領域を示す。
実施の形態1
以下図1〜図13を参照して、実施の形態1におけるDRAM混載デバイスの製造方法について説明する。図1に示すように、まず半導体基板1に分離酸化膜2を形成する。そして、メモリセル領域において、フォトレジスト(図示せず)をマスクとしてリン(P)等のN型不純物を高エネルギー注入し、下面分離層Bottom N Well層を形成する。次に、ロジック回路領域をフォトレジスト(図示せず)で覆い、ボロン(B)等のP型不純物を注入し、メモリセル領域にP-Well領域を形成する。また、ロジック回路領域においても、ボロン(B)等のP型不純物を注入しP-Well領域を形成する。ロジック回路領域においてはPMOS形成のため、N-Well領域も形成される(図示せず)。
実施の形態1
以下図1〜図13を参照して、実施の形態1におけるDRAM混載デバイスの製造方法について説明する。図1に示すように、まず半導体基板1に分離酸化膜2を形成する。そして、メモリセル領域において、フォトレジスト(図示せず)をマスクとしてリン(P)等のN型不純物を高エネルギー注入し、下面分離層Bottom N Well層を形成する。次に、ロジック回路領域をフォトレジスト(図示せず)で覆い、ボロン(B)等のP型不純物を注入し、メモリセル領域にP-Well領域を形成する。また、ロジック回路領域においても、ボロン(B)等のP型不純物を注入しP-Well領域を形成する。ロジック回路領域においてはPMOS形成のため、N-Well領域も形成される(図示せず)。
このように、トランジスタのウェル注入およびチャネル注入が完了した後、半導体基板1上にゲート酸化膜3を熱酸化法等で形成する。このゲート酸化膜3上に、多結晶シリコン膜とTEOS等のシリコン酸化膜4を形成しパターニングを行う。多結晶シリコン膜はゲート電極であり、TEOS等のシリコン酸化膜4は、ゲート電極4形成時のエッチングマスクである。そして、リン(P)等のN型不純物をイオン注入法にて注入し、低濃度不純物層(N−層)ソース/ドレイン領域6a、7aを形成する。次に、図2に示すように、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極4の側壁部にサイドウォールスペーサーシリコン窒化膜8を形成する。さらに、ロジック回路領域において、ヒ素(As)等のN型不純物をサイドウォールスペーサー窒化膜8越しにイオン注入し、高濃度不純物層(N+層)ソース/ドレイン領域7bを形成する。
図3に示すように、un-dopedシリケイトガラス膜9(以下USGと記載する)を成膜し、レジストパターン10をマスクにエッチングをおこなう。そして、少なくともメモリセル領域を除く領域のソース/ドレイン領域7a、7b上に形成されたUSGと、ゲート電極4上に形成されたUSG及びシリコン酸化膜5を除去する。USGは、耐コバルトシリサイド化反応膜として作用する。そして、図4に示すように、コバルトをスパッタ法によりウエハ全面に成膜してランプアニール等の熱処理を行うことにより、USGに覆われていない領域のソース/ドレイン領域7a、7b上及びゲート電極4上に低抵抗であるコバルトシリサイド膜11が形成される。
その後、図5に示すように、シリコン窒化膜12を敷いた上にBPTEOS等の層間絶縁膜13を積層した後、熱処理によるの平坦化を行う。シリコン窒化膜12は、ロジック回路領域のコンタクト開口時のエッチングストッパー膜として作用する。そして、図6に示すように、メモリセル領域のゲート電極4間に、半導体基板1に達するコンタクトホールを形成し多結晶シリコンで充填する。これにより多結晶シリコンプラグ14を形成する。なお、このコンタクトホール形成においては、ゲート電極に対してセルフアライン構造であるSAC法は採用していない。
図7に示すように、層間絶縁膜13上にメモリセル領域全体を覆うように、シリコン窒化膜15を形成する。このシリコン窒化膜15は、多結晶シリコンプラグ14上に後の工程で形成されるコンタクトホール形成時のエッチングストッパー膜として作用する。また、シリコン窒化膜15はシリコン窒化膜12に比べて膜厚を厚めに設定する。
さらに図8に示すように、BPTEOS等の層間絶縁膜16を積層し、CMP研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜16をエッチングし、開口部を形成する。さらにシリコン窒化膜15をエッチングすることにより、多結晶シリコンプラグ14上の一部に到達する抜き円筒キャパシタ開口部17を完成させる。
そして、図9に示すように、抜き円筒キャパシタ開口部17表面を含む層間絶縁膜16表面上に、多結晶シリコン膜を成膜した後、表面処理を行って表面積を増大させる。そして、抜き円筒キャパシタ開口部17をフォトレジストで覆った状態で多結晶シリコン膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部17内部にのみ多結晶シリコン膜が残存する。これによりキャパシタ下部電極18が完成する。
次に、図10に示すように、抜き円筒キャパシタ開口部17表面を含む表面上に例えば五酸化タンタル(図示せず)を形成する。そして、例えば窒化チタンを含む膜を成膜した後、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜であり、窒化チタンを含む膜はキャパシタ上部電極19である。
次に、図11に示すように、キャパシタ上部電極19上にプラズマTEOS等の層間絶縁膜20を成膜し、CMP研磨法による平坦化を行なう。そして、メモリセル領域の多結晶シリコンプラグ14及びキャパシタ上部電極18(図示せず)並びにロジック回路領域のソース/ドレイン領域7a、7bおよびゲート電極上(図示せず)に達するコンタクトホールを開口する。
この時、1回目のエッチングはメモリセル領域ではシリコン窒化膜15中、ロジック回路領域ではシリコン窒化膜12中で止まるように設定されており、2回目のエッチングでシリコン窒化膜12、15を開口する。従って、より高い位置にあるシリコン窒化膜15はシリコン窒化膜12よりエッチング量が多くなるため膜厚を厚めに設定しておく。
その後、図12に示すように、コンタクトホール21をバリアメタルとしての窒化チタン22とタングステン23等の金属で充填し、金属プラグを形成する。その後、図13に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線25の下に配置されるCUB(Capacitor Under Bit-line)構造である。
実施の形態1によれば、図13に示すように、ロジック回路領域のトランジスタのソース/ドレイン領域7a、7bとゲート電極4上にコバルトシリサイド膜11を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。メモリセル領域は、CUB構造を採用することによりビット線をロジック回路領域のアルミ配線と同一レイヤで形成するため工程数の削減が可能となる。
実施の形態2
次に、実施の形態2における半導体装置の製造方法について、図14〜図23を参照して説明する。実施の形態2では、図14に示す構造までの製造方法は、実施の形態1の図4までの製造方法と同一である。その後、実施の形態2では、図14に示すように、コバルトシリサイド膜11が形成されたロジック回路領域をフォトレジストパターン26で覆った状態で、フッ酸等を用いて残存しているUSG9の全てを除去する。
次に、実施の形態2における半導体装置の製造方法について、図14〜図23を参照して説明する。実施の形態2では、図14に示す構造までの製造方法は、実施の形態1の図4までの製造方法と同一である。その後、実施の形態2では、図14に示すように、コバルトシリサイド膜11が形成されたロジック回路領域をフォトレジストパターン26で覆った状態で、フッ酸等を用いて残存しているUSG9の全てを除去する。
そして、図15に示すように、シリコン窒化膜12を形成した上に、BPTEOS等の層間絶縁膜13を積層した後、熱処理より層間絶縁膜13の平坦化を行う。シリコン窒化膜12は、ロジック回路領域におけるコンタクト開口時のエッチングストッパー膜として作用する。
次に図16に示すように、メモリセル領域のゲート電極4間に、半導体基板1に達するコンタクトホールを形成し、多結晶シリコンで充填することにより、多結晶シリコンプラグ14を形成する。
そして、図17に示すように、層間絶縁膜13上にメモリセル領域全体を覆うように、シリコン窒化膜15を形成する。このシリコン窒化膜15は、多結晶シリコンプラグ14上に後の工程で形成されるコンタクトホール形成時のエッチングストッパー膜として作用する。また、シリコン窒化膜15はシリコン窒化膜12に比べて膜厚を厚めに設定する。
さらに図18に示すように、BPTEOS等の層間絶縁膜16を積層し、CMP研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜16をエッチングし、開口部を形成する。さらにシリコン窒化膜15をエッチングすることにより、多結晶シリコンプラグ14上の一部に到達する抜き円筒キャパシタ開口部17を完成させる。
そして、図19に示すように、抜き円筒キャパシタ開口部17表面を含む層間絶縁膜16表面上に、多結晶シリコン膜を成膜した後、表面処理を行って表面積を増大させる。そして、抜き円筒キャパシタ開口部17をフォトレジストで覆った状態で多結晶シリコン膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部17内部にのみ多結晶シリコン膜が残存する。これによりキャパシタ下部電極18が完成する。
次に、図20に示すように、抜き円筒キャパシタ開口部17表面を含む表面上に例えば五酸化タンタル(図示せず)を形成する。そして、例えば窒化チタンを含む膜を成膜した後、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜であり、窒化チタンを含む膜はキャパシタ上部電極19である。
次に、図21に示すように、キャパシタ上部電極19上にプラズマTEOS等の層間絶縁膜20を成膜し、CMP研磨法による平坦化を行なう。そして、メモリセル領域の多結晶シリコンプラグ14及びキャパシタ上部電極18(図示せず)並びにロジック回路領域のソース/ドレイン領域7a、7bおよびゲート電極上(図示せず)に達するコンタクトホールを開口する。
この時、1回目のエッチングはメモリセル領域ではシリコン窒化膜15中、ロジック回路領域ではシリコン窒化膜12中で止まるように設定されており、2回目のエッチングでシリコン窒化膜12、15を開口する。従って、より高い位置にあるシリコン窒化膜15はシリコン窒化膜12よりエッチング量が多くなるため膜厚を厚めに設定しておく。
その後、図22に示すように、コンタクトホール21をバリアメタルとしての窒化チタン22とタングステン23等の金属で充填し、金属プラグを形成する。その後、図23に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線25の下に配置されるCUB(Capacitor Under Bit-line)構造である。
実施の形態2によれば、実施の形態1と同様の効果が得られる。さらに、メモリセル領域において、耐コバルトシリサイド化反応膜であるUSG9を除去することにより、メモリセル領域とロジック回路領域の相対段差が低減され、上層レイヤの写真製版マージンが向上するので歩留まりが向上する。またさらに、メモリセル領域の耐コバルトシリサイド化反応膜USG9には、図4の工程における処理で未反応のコバルトが少量ながら残存する。これがメモリセル領域のゲート電極間コンタクトホール形成時に触媒として作用することにより、増殖エッチングを起こし半導体基板1を大きく抉り、歩留まりが低下するというトラブルを発生することがあった。しかし、実施の形態2においては、メモリセル領域のUSG9を除去しているため、歩留まり低下をさらに防ぐことができる。
実施の形態3
次に、実施の形態3における半導体装置の製造方法について、図24〜図35を参照して説明する。実施の形態3では、図24に示す構造までの製造方法は、実施の形態1の図2までの製造方法と同一である。その後、実施の形態3では、図24に示すように、メモリセル領域において、ヒ素(As)等のN型不純物をサイドウォールスペーサー窒化膜8越しにイオン注入し、高濃度不純物層(N+層)ソース/ドレイン領域6bを形成する。
次に、実施の形態3における半導体装置の製造方法について、図24〜図35を参照して説明する。実施の形態3では、図24に示す構造までの製造方法は、実施の形態1の図2までの製造方法と同一である。その後、実施の形態3では、図24に示すように、メモリセル領域において、ヒ素(As)等のN型不純物をサイドウォールスペーサー窒化膜8越しにイオン注入し、高濃度不純物層(N+層)ソース/ドレイン領域6bを形成する。
メモリセル領域の高濃度不純物層6bは低濃度不純物層7aよりも深い領域に形成される。それは、コバルトシリサイド膜11が半導体基板1上に形成されることによる接合リークの増加を抑えるためである。また、メモリセル領域の高濃度不純物層6bは、ロジック回路領域の高濃度不純物層7bに比べて低濃度に設定される。それは、あまり濃度が高すぎるとチャネル方向のリーク電流が増加することにより、メモリセル電化保持特性(Refresh特性)が劣化するためである。
次に図25に示すように、フッ酸等を用いて、ゲート電極4上のシリコン酸化膜5を除去する。そして、図26に示すように、コバルトをスパッタ法により半導体基板1全面に成膜し、ランプアニール等の熱処理を行う。これにより、ソース/ドレイン領域6(6a、6b)、7(7a、7b)上およびゲート電極4上に低抵抗のコバルトシリサイド膜11が形成される。
その後、図27に示すように、シリコン窒化膜12を形成した上に、BPTEOS等の層間絶縁膜13を積層した後、熱処理より層間絶縁膜13の平坦化を行う。シリコン窒化膜12は、ロジック回路領域におけるコンタクト開口時のエッチングストッパー膜として作用する。
次に図28に示すように、メモリセル領域のトランジスタのソース/ドレイン領域6a、6bに達するコンタクトホールを形成する。そして、コンタクトホール内部に窒化チタン等のバリアメタル27とチタンやタングステン等の高融点金属プラグ28を形成する。
そして、図29に示すように、層間絶縁膜13上にメモリセル領域全体を覆うように、シリコン窒化膜15を形成する。このシリコン窒化膜15は、後工程のコンタクトホール形成時のエッチングストッパー膜として作用する。また、シリコン窒化膜15はシリコン窒化膜12に比べて膜厚を厚めに設定する。
さらに図30に示すように、BPTEOS等の層間絶縁膜16を積層し、CMP研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜16をエッチングし、開口部を形成する。さらにシリコン窒化膜15をエッチングすることにより、高融点金属プラグ28上の一部に到達する抜き円筒キャパシタ開口部17を完成させる。
そして、図31に示すように、抜き円筒キャパシタ開口部17表面を含む層間絶縁膜16表面上に、ルテニウム等の高融点金属を含む膜を成膜する。そして、抜き円筒キャパシタ開口部17をフォトレジスト(図示せず)で覆った状態で高融点金属を含む膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部17内部にのみルテニウム等の高融点金属を含む膜を残存させる。これによりキャパシタ下部電極29が完成する。
次に、図32に示すように、抜き円筒キャパシタ開口部17表面を含む表面上に例えば五酸化タンタル(図示せず)と例えばルテニウム等の高融点金属を含む膜を形成する。そして、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜30であり、ルテニウム等の高融点金属膜はキャパシタ上部電極31である。
次に、図33に示すように、キャパシタ上部電極31上にプラズマTEOS等の層間絶縁膜20を成膜し、CMP研磨法による平坦化を行なう。そして、メモリセル領域の高融点金属プラグ28及びキャパシタ上部電極(図示せず)並びにロジック回路領域のソース/ドレイン領域7a、7bおよびゲート電極上(図示せず)に達するコンタクトホール21を開口する。
この時、1回目のエッチングはメモリセル領域ではシリコン窒化膜15中、ロジック回路領域ではシリコン窒化膜12中で止まるように設定されており、2回目のエッチングでシリコン窒化膜12、15を開口する。従って、より高い位置にあるシリコン窒化膜15はシリコン窒化膜12よりエッチング量が多くなるため膜厚を厚めに設定しておく。
その後、図34に示すように、コンタクトホール21をバリアメタルとしての窒化チタン22とタングステン23等の金属で充填し、金属プラグを形成する。その後、図35に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線25の下に配置されるCUB(Capacitor Under Bit-line)構造である。
実施の形態3によれば、実施の形態1と同様の効果が得られる。また、メモリセル領域を含めて全てのトランジスタについて、ソース/ドレイン領域6、7上およびゲート電極4上に低抵抗のコバルトシリサイド膜11を形成することにより、耐コバルトシリサイド膜USGの形成が不要となるため、工程数の削減が可能となると共に、ソース/ドレイン領域およびゲート電極の抵抗が低減されるため、高速動作と高集積化が可能となる。
さらに、メモリセル領域のソース/ドレイン領域へのコンタクト内を窒化チタン等のバリアメタルとチタンやタングステン等の高融点金属プラグ28で充填することにより、コンタクト抵抗の低減が可能である。また、キャパシタ下部電極29をルテニウム等の高融点金属を含む膜で形成することにより、多結晶シリコン電極時に問題となっていた空乏化による容量低下の影響を少なくすることができる。
実施の形態4
次に、実施の形態4における半導体装置の製造方法について、図36〜図43を参照して説明する。実施の形態4では、図36に示す構造までの製造方法は、実施の形態3の図27までの製造方法と同一である。その後、実施の形態4では、図36に示すように、メモリセル領域およびロジック回路領域のトランジスタのソース/ドレイン領域6、7とゲート電極(図示せず)に達するコンタクトホールを形成する。そして、コンタクトホール内部に窒化チタン等のバリアメタル27とチタンやタングステン等の高融点金属プラグ28で充填する。
次に、実施の形態4における半導体装置の製造方法について、図36〜図43を参照して説明する。実施の形態4では、図36に示す構造までの製造方法は、実施の形態3の図27までの製造方法と同一である。その後、実施の形態4では、図36に示すように、メモリセル領域およびロジック回路領域のトランジスタのソース/ドレイン領域6、7とゲート電極(図示せず)に達するコンタクトホールを形成する。そして、コンタクトホール内部に窒化チタン等のバリアメタル27とチタンやタングステン等の高融点金属プラグ28で充填する。
続いて、図37に示すように、シリコン窒化膜15を層間絶縁膜13上全面に形成する。シリコン窒化膜15は、後工程のコンタクトホール形成時のエッチングストッパー膜として作用する。さらに、図38に示すように、BPTEOS等の層間絶縁膜16を積層し、CMP研磨法による平坦化をおこなう。そして、シリコン窒化膜15をエッチングストッパーとして層間絶縁膜16をエッチングし、開口部を形成する。さらにシリコン窒化膜15をエッチングすることにより、高融点金属プラグ28上の一部に到達する抜き円筒キャパシタ開口部17を完成させる。
そして、抜き円筒キャパシタ開口部17表面を含む層間絶縁膜16表面上に、ルテニウム等の高融点金属を含む膜を成膜する。そして、抜き円筒キャパシタ開口部17をフォトレジスト(図示せず)で覆った状態で高融点金属を含む膜を異方性エッチングすることにより、抜き円筒キャパシタ開口部17内部にのみにルテニウム等の高融点金属を含む膜を残存させる。これにより、キャパシタ下部電極29が完成する。
次に、図40に示すように、抜き円筒キャパシタ開口部17表面を含む表面上に、五酸化タンタルと例えばルテニウム等の高融点金属を含む膜を形成する。そして、フォトレジストを用いてパターニングする。五酸化タンタルはキャパシタ誘電体膜30であり、ルテニウム等の高融点金属膜はキャパシタ上部電極31である。
そして、図41に示すように、キャパシタ上部電極31上にプラズマTEOS等の層間絶縁膜20を成膜し、CMP研磨法による平坦化を行なう。そして、メモリセル領域の高融点金属プラグ28及びキャパシタ上部電極(図示せず)並びにロジック回路領域のソース/ドレイン領域7a、7bおよびゲート電極上(図示せず)に達するコンタクトホール21を開口する。
この時、1回目のエッチングはメモリセル領域ではシリコン窒化膜15中で止まるように設定されており、2回目のエッチングでシリコン窒化膜15を開口する。その後、図42に示すように、コンタクトホール21をバリアメタルとしての窒化チタン22とタングステン23等の金属で充填し、金属プラグを形成する。その後、図43に示すように、窒化チタン24a、24bにより上下を挟まれたアルミニウムを形成し、パターニングをおこなう。これにより、メモリセル領域にビット線が形成される。また、ロジック回路領域にはアルミ配線が形成される。このようにして形成された半導体装置は、キャパシタ部がビット線25の下に配置されるCUB(Capacitor Under Bit-line)構造である。
実施の形態4によれば、実施の形態3と同様の効果が得られる。また、エッチングストッパー窒化膜15を全面に形成することにより、メモリセル領域とロジック回路領域の相対段差を減らすことが可能となり(図示せず)、上層レイヤの写真製版マージンが向上することで、歩留まりの向上に繋がる。また、メモリセル領域のビット線コンタクトとロジック回路領域のコンタクトともに2層スタック構造をとっているため、半導体基板1へのエッチングダメージによるリーク電流の増加を抑制することができる。
1 半導体基板、 2 トレンチ分離酸化膜、 3 ゲート酸化膜、 4 ゲート電極、 5 シリコン酸化膜、 6 ソース/ドレイン領域、 7 ソース/ドレイン領域、 8 サイドウォールシリコン窒化膜、 9 USG、 10レジスト、 11 コバルトシリサイド膜、 12 シリコン窒化膜、 13層間絶縁膜、 14 多結晶シリコンプラグ、 15 シリコン窒化膜、 16 層間絶縁膜、 17 抜き円筒キャパシタ開口部、 18 キャパシタ下部電極、 19 キャパシタ上部電極、 20 層間絶縁膜、 21 コンタクトホール、 22 バリアメタル、 23 タングステン、 24a,24b 窒化チタン、 25 アルミ配線、 26 レジストパターン、 27 バリアメタル、 28 高融点金属プラグ、 29 キャパシタ下部電極、 30 キャパシタ誘電体膜、 31 キャパシタ上部電極。
Claims (5)
- 半導体基板の第1チャネル領域上に第1ゲート酸化膜を介して第1ゲート電極と、第2チャネル領域上に第2ゲート酸化膜を介して第2ゲート電極をそれぞれ形成する工程と、
前記第1チャネル領域を挟むように間隔を隔てて一対の第1および第2ソースまたはドレイン領域と、前記第2チャネル領域を挟むように間隔を隔てて一対の第3および第4ソースまたはドレイン領域を形成する工程と、
前記第1および第2ゲート電極を覆うように、前記半導体基板全面に第1シリコン窒化膜を形成する工程と、
前記第1シリコン窒化膜を異方性エッチングすることにより、前記第1および第2ゲート電極側壁にサイドウォールを形成する工程と、
前記サイドウォールを形成後、前記第1および第2ゲート電極を覆うように、前記半導体基板全面に耐シリサイド膜を形成し、前記第2ゲート電極上、前記第3および前記第4ソースまたはドレイン領域上の前記耐シリサイド膜を除去する工程と、
前記耐シリサイド膜を除去後、前記第3および第4ソースまたはドレイン領域上、前記第2ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第2シリコン窒化膜を形成する工程と、
前記第2シリコン窒化膜上に第1層間絶縁膜を形成する工程と、
前記第1および第2ソースまたはドレイン領域上部の前記第1層間絶縁膜、前記第2シリコン窒化膜、前記耐シリサイド膜をエッチングすることにより、前記第1および第2ソースまたはドレイン領域に達する第1、第2開口を形成する工程と、
前記第1、第2開口に、第1、第2コンタクトプラグを形成する工程と、
前記第1ゲート電極上部と前記第1および第2ソースまたはドレイン領域上部の前記第1層間絶縁膜上に前記第2シリコン窒化膜よりも厚い第3シリコン窒化膜を形成する工程と、
前記第3シリコン窒化膜上および前記第1層間絶縁膜上に、第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜と前記第3シリコン窒化膜をエッチングすることにより、前記第1コンタクトプラグに達する第3開口を形成する工程と、
前記第3開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第2層間絶縁膜上に第3層間絶縁膜を形成する工程と、
前記第3シリコン窒化膜、前記第2および第3層間絶縁膜をエッチングすることにより、前記第2コンタクトプラグに達する第4開口と、前記第1、第2、第3層間絶縁膜および前記第2シリコン窒化膜をエッチングすることにより、前記第3のソースまたはドレイン領域に達する第5開口とを一緒に形成する工程と、
前記第4、第5開口に第3、第4コンタクトプラグを形成する工程と、
を備えた半導体装置の製造方法。 - 半導体基板の第1チャネル領域上に第1ゲート酸化膜を介して、第1ゲート電極と、第2チャネル領域上に第2ゲート酸化膜を介して第2ゲート電極をそれぞれ形成する工程と、
前記第1チャネル領域を挟むように間隔を隔てて一対の第1および第2ソースまたはドレイン領域と、前記第2チャネル領域を挟むように間隔を隔てて一対の第3および第4ソースまたはドレイン領域を形成する工程と、
前記第1および第2ゲート電極を覆うように、前記半導体基板全面に第1シリコン窒化膜を形成する工程と、
前記第1シリコン窒化膜を異方性エッチングすることにより、前記第1および第2ゲート電極側壁にサイドウォールを形成する工程と、
前記、サイドウォールを形成後、前記第1および第2ゲート電極を覆うように、前記半導体基板前面に耐シリサイド膜を形成し、前記第2ゲート電極上、前記第3および第4ソースまたはドレイン領域上の前記耐シリサイド膜を除去する工程と、
前記第2ゲート電極上、前記第3および第4ソースまたはドレイン領域上の前記耐シリサイド膜を除去後、前記ロジック回路領域上の前記第3および第4ソースまたはドレイン領域上、前記第2ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記第1ゲート電極、前記第1および第2ソースまたはドレイン領域上の前記耐シリサイド膜を除去する工程と、
前記第1ゲート電極、前記第1および第2ソースまたはドレイン領域上の前記耐シリサイド膜を除去後、前記半導体基板上に第2シリコン窒化膜を形成する工程と、
前記第2シリコン窒化膜上に第1層間膜絶縁膜を形成する工程と、
前記第1および第2ソースまたはドレイン領域上部の前記第1層間絶縁膜、前記第2シリコン窒化膜をエッチングすることにより、前記第1および第2ソースまたはドレイン領域に達する第1、第2開口を形成する工程と、
前記第1、第2開口に、第1、第2コンタクトプラグを形成する工程と、
前記第1ゲート電極上部と前記第1および第2ソースまたはドレイン領域上部の前記第1層間絶縁膜上に第3シリコン窒化膜を形成する工程と、
前記第3シリコン窒化膜上および前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜と前記第3シリコン窒化膜をエッチングすることにより、前記第1コンタクトプラグに達する第3開口を形成する工程と、
前記第3開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第2層間絶縁膜上に第3層間絶縁膜を形成する工程と、
前記第3シリコン窒化膜、前記第2および第3層間絶縁膜をエッチングすることにより、前記第2コンタクトプラグに達する第4開口と、前記第1、第2、第3層間絶縁膜および、前記第2シリコン窒化膜をエッチングすることにより、前記第3ソースまたはドレイン領域に達する第5開口とを一緒に形成する工程と、
前記第4、第5開口に第3、第4コンタクトプラグを形成する工程と、
を備えた半導体装置の製造方法。 - 半導体基板の第1チャネル領域上に第1ゲート酸化膜を介して第1ゲート電極と、第2チャネル領域上に第2ゲート酸化膜を介して第2ゲート電極をそれぞれ形成する工程と、
前記第1チャネル領域を挟むように間隔を隔てて一対の第1および第2ソースまたはドレイン領域と、前記第2チャネル領域を挟むように間隔を隔てて一対の第3および第4ソースまたはドレイン領域を形成する工程と、
前記第1および第2ゲート電極を覆うように、前記半導体基板全面に第1シリコン窒化膜を形成する工程と、
前記第1シリコン窒化膜を異方性エッチングすることにより、前記第1および第2ゲート電極側壁にサイドウォールを形成する工程と、
前記サイドウォールを形成後、前記第1および第2ソースまたはドレイン領域上、前記第1ゲート電極上、前記第3および第4ソースまたはドレイン領域上、前記第2ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第2シリコン窒化膜を形成する工程と、
前記第2シリコン窒化膜上に第1層間絶縁膜を形成する工程と、
前記第1および第2ソースまたはドレイン領域上部の前記第1層間絶縁膜および前記第2シリコン窒化膜をエッチングすることにより、前記第1および第2ソースまたはドレイン領域に達する第1、第2開口を形成する工程と、
前記第1、第2開口に第1、第2コンタクトプラグを形成する工程と、
前記第1、第2コンタクトプラグを形成後、前記第1ゲート電極上部と前記第1および第2ソースまたはドレイン上部の前記第1層間絶縁膜上に、前記第2シリコン窒化膜よりも厚い第3シリコン窒化膜を形成する工程と、
前記第3シリコン窒化膜上および前記第1層間絶縁膜上に、第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜と前記第3シリコン窒化膜をエッチングすることにより、前記第1コンタクトプラグに達する第3開口を形成する工程と、
前記第3開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第2層間絶縁膜上に第3層間絶縁膜を形成する工程と、
前記第3シリコン窒化膜、前記第2および第3層間絶縁膜をエッチングすることにより、前記第2コンタクトプラグに達する第4開口と、前記第1、第2、第3層間絶縁膜および前記第2シリコン窒化膜をエッチングすることにより、前記第3ソースまたはドレイン領域に達する第5開口とを一緒に形成する工程と、
前記第4および第5開口に第3、第4コンタクトプラグを形成する工程と、
を備えた半導体装置の製造方法。 - 半導体基板の第1チャネル領域上に第1ゲート酸化膜を介して第1ゲート電極と、第2チャネル領域上に第2ゲート酸化膜を介して第2ゲート電極をそれぞれ形成する工程と、前記第1チャネル領域を挟むように間隔を隔てて一対の第1および第2ソースまたはドレイン領域と、前記第2チャネル領域を挟むように間隔を隔てて一対の第3および第4ソースまたはドレイン領域を形成する工程と、
前記第1および第2ゲート電極を覆うように、前記半導体基板全面に第1シリコン窒化膜を形成する工程と、
前記第1シリコン窒化膜を異方性エッチングすることにより、前記第1および第2ゲート電極側壁にサイドウォールを形成する工程と、
前記サイドウォールを形成後、前記第1および第2ソースまたはドレイン領域上、前記第1ゲート電極上、前記第3および第4ソースまたはドレイン領域上、前記第2ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第2シリコン窒化膜を形成する工程と、
前記第2シリコン窒化膜上に第1層間絶縁膜を形成する工程と、
前記第1、第2、第3ソースまたはドレイン領域上部の前記第1層間絶縁膜および前記第2シリコン窒化膜をエッチングすることにより、前記第1、第2、第3ソースまたはドレイン領域に達する第1、第2、第3開口を形成する工程と、
前記第1、第2、第3開口に、第1、第2、第3コンタクトプラグを形成する工程と、
前記第1、第2、第3コンタクトプラグを形成後、前記第1層間絶縁膜上部全面に第3シリコン窒化膜を形成する工程と、
前記第3シリコン窒化膜上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜と前記第3シリコン窒化膜をエッチングすることにより、前記第1コンタクトプラグ上に達する第4開口を形成する工程と、
前記第4開口に、キャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第2層間絶縁膜上に第3層間絶縁膜を形成する工程と、
前記第3シリコン窒化膜、前記第2および第3層間絶縁膜をエッチングすることにより、前記第2、第3コンタクトプラグにそれぞれ達する第5、第6開口を形成する工程と、
前記第5および第6開口に第4、第5コンタクトプラグを形成する工程と、
を備えた半導体装置の製造方法。 - 半導体基板の第1チャネル領域上に第1ゲート酸化膜を介して第1ゲート電極と、
第2チャネル領域上に第2ゲート酸化膜を介して第2ゲート電極をそれぞれ形成する工程と、前記第1チャネル領域を挟むように間隔を隔てて一対の第1および第2ソースまたはドレイン領域と、前記第2チャネル領域を挟むように間隔を隔てて一対の第3および第4ソースまたはドレイン領域を形成する工程と、
前記第1および第2ゲート電極を覆うように、前記半導体基板全面に第1シリコン窒化膜を形成する工程と、
前記第1シリコン窒化膜を異方性エッチングすることにより、前記第1および第2ゲート電極側壁にサイドウォールを形成する工程と、
前記サイドウォールを形成後、前記第1および第2ソースまたはドレイン領域上、前記第1ゲート電極上、前記第3および第4ソースまたはドレイン領域上、前記第2ゲート電極上にシリサイドを形成する工程と、
前記シリサイドを形成後、前記半導体基板上に第2シリコン窒化膜を形成する工程と、
前記第2シリコン窒化膜上に第1層間絶縁膜を形成する工程と、
前記第1、第2、第3ソースまたはドレイン領域上部の前記第1層間絶縁膜および前記第2シリコン窒化膜をエッチングすることにより、前記第1、第2、第3ソースまたはドレイン領域に達する第1、第2、第3開口を形成する工程と、
前記第1、第2、第3開口に、第1、第2、第3コンタクトプラグを形成する工程と、
前記第1、第2、第3コンタクトプラグを形成後、前記第1層間絶縁膜上部全面に第3シリコン窒化膜を形成する工程と、
前記第3シリコン窒化膜上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜と前記第3シリコン窒化膜をエッチングすることにより、第4開口を形成する工程と、
前記第4開口に、前記第1コンタクトプラグと電気的に接続するキャパシタ部を形成する工程と、
前記キャパシタ部を覆うように、前記第2層間絶縁膜上に第3層間絶縁膜を形成する工程と、
を備えた半導体装置の製造方法。
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