KR20080002480A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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김백만
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Abstract

본 발명은 코발트 실리사이드막을 형성하여 금속원자에 의한 기판 활성 영역의 오염 없이 셀 영역의 콘택 저항을 개선하며, 주변회로 영역의 면 저항 및 콘택 저항을 감소시켜 동작 속도를 향상시킬 수 있는 반도체 소자를 개시한다. 개시된 본 발명의 반도체 소자는, 셀 영역과 주변회로 영역으로 구획되며, 각 영역에 게이트들이 형성된 반도체 기판; 상기 게이트들을 덮도록 기판 상에 형성된 제1층간절연막; 상기 셀 영역의 게이트들 사이에 형성되며, 폴리실리콘막과 코발트 실리사이드막의 적층막으로 이루어진 랜딩플러그; 및 상기 주변회로 영역의 게이트 양측 기판 내에 형성된 코발트 실리사이드막;을 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 게이트절연막
13 : 게이트도전막 14 : 하드마스크막
15 : 게이트 16 : 스페이서
17 : 제1층간절연막 HL : 랜딩플러그용 콘택홀
18 : 폴리실리콘막 19 : 마스크패턴
20 : 코발트막 21 : 캡핑막
22 : 코발트 실리사이드막 23 : 랜딩플러그
24 : 질화막 25 : 산화막
26 : 제2층간절연막 H : 콘택홀
27 : 비트라인 28 : 스토리지 노드용 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 코발트 실리사이드막을 형성하여 금속원자에 의한 기판 활성 영역의 오염 없이 셀 영역의 콘택 저항을 개선하며, 주변회로 영역의 면 저항 및 콘택 저항을 감소시켜 동작 속도를 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서 랜딩플러그(Landing Plug)는 트랜지스터의 접합영역(소오스/드레인영역)과 비트라인 및 캐패시터를 전기적으로 연결시켜주는 콘택용 플러그의 일종이다.
일반적으로, 상기 랜딩플러그의 형성은 활성 영역을 한정하는 소자분리막이 구비된 반도체 기판 상에 게이트들을 형성한 후, 상기 게이트 양측 활성 영역 내에 소오스/드레인영역을 형성하고, 상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하고 나서, 상기 층간절연막을 식각하여 수 개의 게이트들 및 이들 사이의 소오스/드레인영역을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 플러그용 도전막으로 매립하여 랜딩플러그를 형성하고, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.
그런데, 반도체 소자가 미세화됨에 따라, 0.10㎛ 이하의 디자인 룰(design rule)을 갖는 소자에서는 콘택용 플러그의 저항 증가로 인해 전류구동력 확보가 큰 문제로 대두되게 되었다. 이것은 현재까지 콘택용 플러그 물질로 사용되어 왔던 폴리실리콘의 저항이 디자인 룰이 감소함에 따라 기하급수적으로 증가하기 때문이다. 향후 플러그용 콘택홀의 크기가 50nm 이하가 되는 고집적 소자에서는 플러그 물질 인 폴리실리콘의 높은 저항으로 인해 원하는 소자의 특성을 얻기 힘들 것으로 예견되고 있다.
이에, 폴리실리콘이 갖는 물질적 한계를 극복하기 위한 방법의 하나로 코발트(Co)와 같은 금속계 물질을 콘택 물질로 적용하는 방법이 제안되었다. 콘택 물질로서 금속계 물질을 적용하는 경우, 상기 금속계 물질의 비저항이 실리콘에 비해 매우 낮기 때문에 콘택 물질로 폴리실리콘을 이용하는 경우 보다 콘택 저항을 크게 낮출 수 있다.
그러나, 금속계 물질을 실리콘 재질의 반도체 기판 상에 직접 형성하게 되면 금속원자에 의해 기판 활성 영역이 오염되어 리프레쉬(refresh) 특성이 열화된다는 문제가 있다. 그러므로, 기판의 오염을 방지하면서 금속계 물질을 콘택용 플러그 물질로 적용할 수 있는 방법이 요구되고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 콘택용 플러그 물질로 금속계 물질을 사용하여 콘택 저항을 개선함과 동시에, 상기 금속원자에 의한 기판 활성 영역의 오염을 방지하여 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 금속계 물질을 셀 영역과 주변회로 영역의 콘택용 플러그 물질로 사용하여 셀 영역의 콘택 저항 및 주변회로 영역의 콘택 저항을 함께 개선시켜 동작 속도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 셀 영역과 주변회로 영역으로 구획되며, 각 영역에 게이트들이 형성된 반도체 기판; 상기 게이트들을 덮도록 기판 상에 형성된 제1층간절연막; 상기 셀 영역의 게이트들 사이에 형성되며, 폴리실리콘막과 코발트 실리사이드막의 적층막으로 이루어진 랜딩플러그; 및 상기 주변회로 영역의 게이트 양측 기판 내에 형성된 코발트 실리사이드막;을 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 랜딩플러그 형성 영역을 갖는 셀 영역과 비트라인 콘택 형성 영역을 갖는 주변회로 영역으로 구획되고, 상기 각 영역에 게이트절연막, 게이트도전막 및 하드마스크막의 적층막으로 이루어진 게이트들을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 셀 영역의 랜딩플러그 형성 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 제1층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 하드마스크막이 노출되도록 제1층간절연막과 폴리실리콘막을 CMP하는 단계; 상기 주변회로 영역의 비트라인 콘택 형성 영역이 노출되도록 제1층간절연막을 식각하는 단계; 상기 제1층간절연막이 식각된 기판 결과물 상에 코발트막을 형성하는 단계; 및 상기 코발트막과 폴리실리콘막의 상단부 및 기판이 반응하도록 기판 결과물을 열처리하여, 상기 셀 영역에 코발트 실리사이드막과 폴리실리콘막의 적층막으로 이루어진 랜딩플러그를 형성함과 아울러 주변회로 영역의 비트라인 콘택 형성 영역 기판 표면 내에 코발트 실리사이드막을 형 성하는 단계;를 포함한다.
여기서, 상기 열처리를 통해 코발트 실리사이드 막을 형성하는 단계는, 상기 코발트막이 형성된 기판 결과물에 대해 제1열처리를 수행하는 단계; 상기 제1열처리가 수행된 기판 결과물에서 상기 열처리시 미반응된 코발트막을 제거하는 단계; 및 상기 미반응된 코발트막이 제거된 기판 결과물에 대해 제2열처리를 수행하여 코발트 실리사이드막을 형성하는 단계;를 포함한다.
상기 코발트 실리사이드막을 형성하는 단계 후, 상기 코발트 실리사이드막을 포함한 기판 결과물 상에 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막을 식각하여 셀 영역의 코발트 실리사이드막 및 주변회로 영역 기판의 코발트 실리사이드막을 노출시키는 콘택홀을 형성하는 단계;를 더 포함한다.
상기 폴리실리콘막을 CMP하는 단계 후, 그리고, 상기 주변회로 영역의 비트라인 콘택 형성 영역이 노출되도록 제1층간절연막을 식각하는 단계 전, 상기 폴리실리콘막 내에 불순물을 이온주입하는 단계;를 더 포함한다.
상기 코발트막은 스퍼터링(Supptering), 또는, CVD(Chemical Vapor Deposition) 방법으로 형성한다.
상기 제1층간절연막이 식각된 기판 결과물 상에 코발트막을 형성하는 단계 후, 그리고, 상기 코발트 실리사이드막이 형성되도록 기판 결과물을 열처리하는 단계 전, 상기 코발트막 상에 캡핑막을 형성하는 단계;를 더 포함한다.
상기 캡핑막은 Ti막, TiN막 및 Ti/TiN막으로 구성되는 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.
상기 캡핑막은 미반응한 코발트막의 제거시 함께 제거된다.
상기 제2층간절연막은 질화막과 산화막의 적층막으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1을 참조하면, 본 발명의 반도체 소자는 셀 영역(C)과 주변회로 영역(P)으로 구획되며, 각 영역에 게이트(15)들이 형성된 반도체 기판(11), 상기 게이트(15)들을 덮도록 기판(11) 상에 형성된 제1층간절연막(17), 상기 셀 영역(C)의 게이트(15)들 사이에 형성되며, 폴리실리콘막(18)과 코발트 실리사이드막(22)의 적층막으로 이루어진 랜딩플러그(23), 상기 주변회로 영역(P)의 게이트(15) 양측 기판(11) 내에 형성된 코발트 실리사이드 막(22), 상기 랜딩플러그(23)를 포함한 기판(11) 결과물 상에 형성되며, 질화막(24)과 산화막(25)의 적층막으로 이루어진 제2층간절연막(26), 상기 제1 및 제2층간절연막(17,26) 내에 상기 제2층간절연막(26) 상으로 돌출되도록 형성되며, 상기 코발트 실리사이드막(22)과 콘택하도록 형성된 비트라인(27) 및 스토리지 노드용 플러그(28)를 포함한다.
여기서, 본 발명은 셀 영역(C)의 랜딩플러그(23) 상단부와 주변회로 영역(P)의 비트라인 콘택 형성 영역 기판(11) 표면 내에 코발트 실리사이드막(22)을 형성함으로써 셀 영역(C)과 주변회로 영역(P)의 콘택 저항을 개선하며, 이를 통해, 반도체 소자의 동작 속도를 개선할 수 있다. 또한, 상기 랜딩플러그(23)를 폴리실리콘막(18)과 코발트 실리사이드막(22)의 적층구조로 형성함으로써 금속원자에 의 한 기판 활성 영역의 오염을 방지할 수 있으며, 이를 통해, 리프레쉬(refresh) 특성을 향상시킬 수 있다.
자세하게, 도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 랜딩플러그 형성 영역을 갖는 셀 영역(C)과 비트라인 콘택 형성 영역을 갖는 주변회로 영역(P)으로 구획된 반도체 기판(11) 내에 공지의 웰(well) 이온주입 및 채널 이온주입을 수행한다. 그 다음, 상기 기판(11)의 셀 영역(C)과 주변회로 영역(P) 상에 게이트절연막(12), 게이트도전막(13) 및 하드마스크막(14)으로 이루어진 게이트(15)들을 형성한 후, 상기 게이트(15) 양측벽에 질화막 재질의 스페이서(16)를 형성한다.
여기서, 상기 게이트절연막(12)은 열산화 공정에 의한 산화막으로 형성하고, 게이트도전막(13)은 폴리실리콘막과 금속막의 적층막으로 형성하며, 하드마스크막(14)은 질화막으로 형성한다.
이어서, 상기 스페이서(16)를 포함한 게이트(15) 양측의 기판(11) 활성 영역 내에 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한 다음, 상기 스페이서(16)를 포함한 게이트(15)를 덮도록 기판(11) 전면 상에 제1층간절연막(17)을 증착한다.
도 2b를 참조하면, 상기 제1층간절연막(17)을 식각하여 셀 영역(C)의 랜딩플러그 형성 영역을 노출시키며, 1∼50nm 정도의 크기를 갖는 랜딩플러그용 콘택홀(HL)을 형성한다.
도 2c를 참조하면, 상기 랜딩플러그용 콘택홀(HL)을 매립하도록 제1층간절연막(17) 상에 폴리실리콘막(18)을 증착한다.
도 2d를 참조하면, 상기 제1층간절연막(17)과 폴리실리콘막(18)의 표면에 대해 게이트(15)의 하드마스크막(14)이 노출되도록 CMP(Chemical Mechanical Polishing) 공정을 수행한다. 이때, 상기 랜딩플러그용 콘택홀 내에 형성된 폴리실리콘막(18)의 저항을 낮추기 위하여, 상기 폴리실리콘막(18) 내에 불순물을 이온주입하는 공정을 추가로 수행하는 것도 가능하다.
도 2e를 참조하면, 상기 폴리실리콘막(18)이 CMP된 기판(11) 결과물 상에 주변회로 영역(P)의 게이트(15) 및 비트라인 콘택 형성 영역을 노출시키는 마스크패턴(19)을 형성한다.
도 2f를 참조하면, 상기 마스크패턴에 의해 노출된 제1층간절연막(17)을 식각하여 상기 주변회로 영역(P)의 게이트(15) 및 비트라인 콘택 형성 영역을 노출시킨다. 그 다음, 상기 마스크패턴을 제거한다.
도 2g를 참조하면, 상기 제1층간절연막(17)이 식각된 기판(11) 전면 상에 스퍼터링(Supptering), 또는, CVD(Chemical Vapor Deposition) 방법을 통해 코발트막(20)을 형성한 후, 상기 코발트막(20) 상에 캡핑막(21)을 형성한다.
여기서, 상기 캡핑막(21)은 이후, 열처리시 코발트막(20) 상부로 열이 빠져나가는 것을 차단하여 열처리 효율을 높여주고, 코발트막(20)이 산화되는 것을 방지하기 위하여 형성해 주는 것이며, Ti막, TiN막 및 Ti/TiN막으로 구성되는 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.
도 2h를 참조하면, 상기 기판(11) 결과물을 열처리하여 코발트막과 일부 두께의 폴리실리콘막(18) 및 기판(11)을 반응시킴으로써, 상기 폴리실리콘막(18)의 상단부와 비트라인 콘택 형성 영역의 기판(11) 표면 내에 코발트 실리사이드막(22)을 형성한다. 상기 열처리 후, 미반응한 코발트막과 캡핑막은 습식 식각 공정을 통해 제거한다.
이로써, 상기 셀 영역(C)에는 폴리실리콘막(18)과 코발트 실리사이드막(22)의 적층막으로 이루어진 랜딩플러그(23)가 형성됨과 아울러, 상기 주변회로 영역(P)에는 비트라인 콘택 형성 영역 기판 표면 내에 코발트 실리사이드막(22)이 형성된다.
여기서, 상기 잔류된 코발트막과 캡핑막을 제거하는 단계 후, 상기 코발트 실리사이드막(22)이 형성된 기판(11) 결과물을 열처리하는 단계를 더 추가하여 코발트 실리사이드막(22)을 결정화시킴으로써 막질을 개선함이 바람직하다.
도 2i를 참조하면, 상기 코발트 실리사이드막(22)이 형성된 기판(11) 결과물 상에 SiON, SiN, Si3N4 등의 실리콘질화화합물을 이용하여 질화막(24)을 형성한 다음, 상기 질화막(24) 상에 산화막(25)을 형성하여 상기 질화막(24)과 산화막(25)의 적층막으로 이루어진 제2층간절연막(26)을 형성한다. 여기서, 상기 질화막(24)은 코발트 실리사이드막(22)의 산화를 방지하는 역할을 한다.
도 2j를 참조하면, 상기 제2층간절연막(24)과 질화막을 식각하여 상기 셀 영역(C)과 주변회로 영역(P)의 코발트 실리사이드막(22)을 노출시키는 콘택홀(H)을 형성한다. 여기서, 상기 소오스/드레인 영역 중에서 소오스 영역 상에 형성된 랜딩플러그(23)는 이후 스토리지 노드용 플러그를 통해 캐패시터와 연결되고, 드레인 영역 상에 형성된 랜딩플러그(23)는 비트라인과 연결된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 셀 영역의 랜딩플러그를 코발트 실리사이드막과 폴리실리콘막의 적층막으로 형성함으로써 금속계막이 기판과 직접 콘택되지 않도록 하여 금속원자의 확산에 기판 활성 영역의 오염을 방지할 수 있으며, 이를 통해, 리프레쉬 특성을 개선할 수 있다. 또한, 본 발명은 금속원자의 확산에 기판 활성 영역의 오염 없이 금속계막을 랜딩플러그 물질로 적용함으로써, 종래 기술에 비해 랜딩플러그의 저항을 개선할 수 있을 뿐 아니라, 랜딩플러그와 비트라인 또는 랜딩플러그와 스토리지 노드용 플러그 간의 콘택 저항 또한 감소시킬 수 있다.
따라서, 본 발명은 콘택홀의 크기가 50nm 이하인 고집적 소자에서 요구되는 랜딩플러그의 저항 특성을 만족시킬 수 있는 바, 반도체 소자의 고집적화 및 고속화 추세에 용이하게 대응할 수 있다.
또한, 본 발명은 상기 코발트 실리사이드막을 주변회로 영역의 비트라인 콘택 형성 영역에도 형성하여 주변회로 영역에서의 콘택 저항을 함께 개선시킴으로써, 반도체 소자의 동작 속도를 향상시킬 수 있다.
게다가, 본 발명은 랜딩플러그와 콘택하는 비트라인 및 스토리지노드용 플러그를 형성할 때, 랜딩플러그의 금속실리사이드막이 식각정지막으로 작용하기 때문 에 랜딩플러그의 손실(loss)이 방지되어, 랜딩플러그 손실에 따른 콘택 면적 감소 및 SAC(Self Aligned Contact) 공정 마진 감소와 같은 문제를 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 셀 영역의 랜딩플러그를 코발트 실리사이드막과 폴리실리콘막의 적층막으로 형성함으로써 상기 랜딩플러그의 콘택 저항을 개선함과 동시에, 상기 금속원자에 의한 기판 활성 영역의 오염을 방지하여 리프레쉬 특성을 개선할 수 있다.
또한, 본 발명은 상기 코발트 실리사이드막을 주변회로 영역의 비트라인 콘택 형성 영역 기판 내에도 형성하여 주변회로 영역의 콘택 저항을 개선함으로써, 반도체 소자의 동작 특성을 효과적으로 향상시킬 수 있다.

Claims (10)

  1. 셀 영역과 주변회로 영역으로 구획되며, 각 영역에 게이트들이 형성된 반도체 기판;
    상기 게이트들을 덮도록 기판 상에 형성된 제1층간절연막;
    상기 셀 영역의 게이트들 사이에 형성되며, 폴리실리콘막과 코발트 실리사이드막의 적층막으로 이루어진 랜딩플러그; 및
    상기 주변회로 영역의 게이트 양측 기판 내에 형성된 코발트 실리사이드 막;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 랜딩플러그 형성 영역을 갖는 셀 영역과 비트라인 콘택 형성 영역을 갖는 주변회로 영역으로 구획되고, 상기 각 영역에 게이트절연막, 게이트도전막 및 하드마스크막의 적층막으로 이루어진 게이트들을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 식각하여 셀 영역의 랜딩플러그 형성 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 제1층간절연막 상에 폴리실리콘막을 형성하는 단계;
    상기 하드마스크막이 노출되도록 제1층간절연막과 폴리실리콘막을 CMP하는 단계;
    상기 주변회로 영역의 비트라인 콘택 형성 영역이 노출되도록 제1층간절연막을 식각하는 단계;
    상기 제1층간절연막이 식각된 기판 결과물 상에 코발트막을 형성하는 단계; 및
    상기 코발트막과 폴리실리콘막의 상단부 및 기판이 반응하도록 기판 결과물을 열처리하여, 상기 셀 영역에 코발트 실리사이드막과 폴리실리콘막의 적층막으로 이루어진 랜딩플러그를 형성함과 아울러 주변회로 영역의 비트라인 콘택 형성 영역 기판 표면 내에 코발트 실리사이드막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 열처리를 통해 코발트 실리사이드 막을 형성하는 단계는,
    상기 코발트막이 형성된 기판 결과물에 대해 제1열처리를 수행하는 단계;
    상기 제1열처리가 수행된 기판 결과물에서 상기 열처리시 미반응된 코발트막을 제거하는 단계; 및
    상기 미반응된 코발트막이 제거된 기판 결과물에 대해 제2열처리를 수행하여 코발트 실리사이드막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 코발트 실리사이드막을 형성하는 단계 후,
    상기 코발트 실리사이드막을 포함한 기판 결과물 상에 제2층간절연막을 형성하는 단계; 및
    상기 제2층간절연막을 식각하여 셀 영역의 코발트 실리사이드막 및 주변회로 영역 기판의 코발트 실리사이드막을 노출시키는 콘택홀을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 폴리실리콘막을 CMP하는 단계 후, 그리고, 상기 주변회로 영역의 비트라인 콘택 형성 영역이 노출되도록 제1층간절연막을 식각하는 단계 전,
    상기 폴리실리콘막 내에 불순물을 이온주입하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서,
    상기 코발트막은 스퍼터링(Supptering), 또는, CVD(Chemical Vapor Deposition) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 2 항에 있어서,
    상기 제1층간절연막이 식각된 기판 결과물 상에 코발트막을 형성하는 단계 후, 그리고, 상기 코발트 실리사이드막이 형성되도록 기판 결과물을 열처리하는 단 계 전,
    상기 코발트막 상에 캡핑막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 캡핑막은 Ti막, TiN막 및 Ti/TiN막으로 구성되는 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 캡핑막은 미반응한 코발트막의 제거시 함께 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 4 항에 있어서,
    상기 제2층간절연막은 질화막과 산화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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US8609491B2 (en) 2010-12-30 2013-12-17 Hynix Semiconductor Inc. Method for fabricating semiconductor device with buried bit lines
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KR20180101953A (ko) * 2017-03-06 2018-09-14 삼성전자주식회사 집적회로 소자

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