JP2000091535A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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Abstract

(57)【要約】 【課題】 ＤＲＡＭとロジックＬＳＩとを混載した半導
体集積回路装置の製造において、ＤＲＡＭのコンタクト
ホール形成プロセス（ゲート−ＳＡＣ）とロジックＬＳ
Ｉのコンタクトホール形成プロセス（Ｌ−ＳＡＣ）とを
両立させる。 【解決手段】 ＤＲＡＭのメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の
上部のみに窒化シリコン膜９を残し、ロジックＬＳＩを
構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳ
ＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの
上部には窒化シリコン膜９を残さないようにする。その
後、上記窒化シリコン膜９とフォトレジスト膜１０とを
マスクに用いたエッチングで、ゲート電極８Ａ（ワード
線ＷＬ）およびゲート電極８Ｂ〜８Ｄを同時にパターン
形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）とロジックＬＳＩとを混載した半導体
集積回路装置の製造に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】代表的なメモリＬＳＩであるＤＲＡＭ
は、近年、メモリセルの微細化に伴う情報蓄積用容量素
子の蓄積電荷量の減少を補うために、情報蓄積用容量素
子をメモリセル選択用ＭＩＳＦＥＴの上方に配置する、
いわゆるスタックド・キャパシタ構造を採用している。
この種のスタックド・キャパシタ構造を採用するＤＲＡ
Ｍについては、例えば特開平８−２０４１４４号公報に
記載がある。
【０００３】一方、高性能なロジックＬＳＩにおいて
は、ＭＩＳＦＥＴのソース、ドレインと配線とを接続す
るコンタクトホールの微細化に伴う抵抗増大を抑制する
対策として、ソース、ドレインの表面にＣｏＳｉ2 （コ
バルトシリサイド）やＴｉＳｉ2 （チタンシリサイド）
のような高融点金属シリサイド層を形成する、いわゆる
シリサイデーション(Silicidation)技術の採用が進めら
れている。
【０００４】
【発明が解決しようとする課題】本発明者は、上記のよ
うなＤＲＡＭとロジックＬＳＩとを同一半導体基板上に
形成する、いわゆるシステムＬＳＩの開発を進めてい
る。
【０００５】上記システムＬＳＩの一部を構成するＤＲ
ＡＭは、ビット線の信号遅延対策として、ビット線をＷ
（タングステン）などの高融点金属を主体とする低抵抗
のメタル材料で構成すると共に、配線の形成工程を減ら
す対策として、ビット線および周辺回路の第１層目の配
線をロジックＬＳＩの第１層目の配線と同一工程で形成
する。
【０００６】また、このＤＲＡＭは、情報蓄積用容量素
子の蓄積電荷量を確保する対策として、ビット線の上方
に情報蓄積用容量素子を配置して容量素子の立体化を推
進すると共に、容量絶縁膜をＴａ2 Ｏ5 （酸化タンタ
ル）のような高誘電体材料で構成する。
【０００７】さらに、このＤＲＡＭは、狭ピッチ化され
たメモリセル選択用ＭＩＳＦＥＴのゲート電極のスペー
スにビット線と基板（ソースまたはドレイン）とを接続
するためのコンタクトホールを形成する際に、ゲート電
極の上部と側壁とを窒化シリコン膜で覆った後、その上
部に酸化シリコン膜を堆積し、酸化シリコン膜と窒化シ
リコン膜とのエッチング速度差を利用して上記コンタク
トホールをゲート電極に対して自己整合的に形成する、
いわゆるゲート・セルフアライン・コンタクト（Gate-S
elf Align Contact ；以下、ゲート−ＳＡＣという）技
術を採用する。
【０００８】一方、上記システムＬＳＩの他の一部を構
成するロジックＬＳＩは、高速動作を推進するために、
ＭＩＳＦＥＴのソース、ドレインの表面に低抵抗の高融
点金属シリサイド層を形成するシリサイデーション技術
を採用する。
【０００９】また、このロジックＬＳＩは、素子の微細
化や接合容量の低減を目的としたソース、ドレインの面
積縮小に対応するために、ソース、ドレインと第１層目
の配線とを接続するコンタクトホールを素子分離領域に
対して自己整合的に形成する、いわゆるＬＯＣＯＳ・セ
ルフアライン・コンタクト（Locos-Self Align Contac
t；以下、Ｌ−ＳＡＣという）技術を採用する。
【００１０】上記Ｌ−ＳＡＣ技術は、ＭＩＳＦＥＴ形成
後にその上部を窒化シリコン膜で覆い、この窒化シリコ
ン膜の上部に酸化シリコン膜を堆積する。ソース、ドレ
インの上部にコンタクトホールを形成するには、まず窒
化シリコン膜をストッパに用いて酸化シリコン膜をエッ
チングした後、その下部の窒化シリコン膜をエッチング
してソース、ドレインを露出させる。このとき、窒化シ
リコン膜を比較的薄い膜厚で形成することにより、オー
バーエッチング時に素子分離領領域の酸化シリコン膜が
削れる量を低減することができる。
【００１１】しかし、上記のようなＤＲＡＭとロジック
ＬＳＩとを同一半導体基板上に形成するシステムＬＳＩ
の製造プロセスにおいては、次のような課題を解決しな
ければならない。
【００１２】すなわち、ＤＲＡＭのメモリセルを構成す
るメモリセル選択用ＭＩＳＦＥＴのゲート電極のスペー
スにゲート−ＳＡＣ技術を用いて自己整合的にコンタク
トホールを形成するためには、ゲート電極の上部と側壁
とを窒化シリコン膜で覆う必要がある。この場合のゲー
ト加工プロセスは、半導体基板上にゲート電極用導電膜
を形成し、続いてその上部に窒化シリコン膜を形成した
後、フォトレジスト膜をマスクにしたエッチングで窒化
シリコン膜とその下層のゲート電極用導電膜とをパター
ニングすることによって、メモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極とロジックＬＳＩのＭＩＳＦＥＴのゲー
ト電極とを同時に形成する、というプロセスになる。
【００１３】ところが、上記のプロセスでは、ＭＩＳＦ
ＥＴの上部に形成した酸化シリコン膜をエッチングし
て、メモリセル選択用ＭＩＳＦＥＴのソースまたはドレ
インの上部、ロジックＬＳＩのＭＩＳＦＥＴのゲート電
極およびソース、ドレインの上部にコンタクトホールを
形成する際、ロジックＬＳＩのＭＩＳＦＥＴのゲート電
極の上部が開孔できないという問題が生じる。すなわ
ち、ロジックＬＳＩのＭＩＳＦＥＴのゲート電極上に
は、前述したゲート−ＳＡＣ用の窒化シリコン膜に加え
てＬ−ＳＡＣ用の窒化シリコン膜が形成されるので、こ
れら２層の窒化シリコン膜をエッチングしてゲート電極
上にコンタクトホールを形成しようとすると、ソース、
ドレインの上部のエッチングが過剰となり、素子分離領
域の酸化シリコン膜が深く削られて接合リーク電流の増
大といった深刻な問題を引き起こす。他方、素子分離領
域の削れを少なくするためにソース、ドレインの上部の
エッチング量を少なくすると、ゲート電極上のエッチン
グ量が不足するために、コンタクトホールの底部がゲー
ト電極に達しない、という不具合が生じる。
【００１４】また、上記した問題を回避するためにゲー
ト電極の上部のコンタクトホールとソース、ドレインの
上部のコンタクトホールとを別工程で形成することも考
えられるが、この対策は、プロセスが増加するのみなら
ず、微細化されたＭＩＳＦＥＴにおいては、ゲート電極
上のコンタクトホールとソース、ドレイン上のコンタク
トホールとの合わせ余裕を確保することができないとい
う問題が生じる。
【００１５】本発明の目的は、ＤＲＡＭとロジックＬＳ
Ｉとを混載した半導体集積回路装置の製造において、Ｄ
ＲＡＭのゲート−ＳＡＣ技術とロジックＬＳＩのＬ−Ｓ
ＡＣ技術とを両立させることのできる技術を提供するこ
とにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】本発明の半導体集積回路装置の製造方法
は、（ａ）半導体基板の主面の第１領域に第１導体層か
らなる複数の第１ゲート電極と前記第１ゲート電極を覆
う第１絶縁層とを形成し、前記半導体基板の主面の第２
領域に前記第１導体層からなる複数の第２ゲート電極を
形成し、前記半導体基板の主面の第３領域に複数の半導
体領域を形成する工程、（ｂ）前記半導体基板の主面上
に第２絶縁層を形成し、前記第２絶縁層の上部に第３絶
縁層を形成する工程、（ｃ）前記第１領域に形成された
前記複数の第１ゲート電極の間の第１スペース領域を覆
う前記第３絶縁層および前記第２絶縁層に第１開孔を形
成することにより、前記第１スペース領域の前記半導体
基板の表面を露出する工程、および（ｄ）前記第２領域
に形成された前記複数の第２ゲート電極を覆う前記第３
絶縁層および前記第２絶縁層に第２開孔を形成すること
により、前記第２ゲート電極の表面を露出し、前記第３
領域に形成された前記複数の半導体領域を覆う前記第３
絶縁層および前記第２絶縁層に第３開孔を形成すること
により、前記半導体領域の表面を露出する工程を含み、
前記工程（ａ）において、前記複数の第２ゲート電極の
上部には前記第１絶縁層を形成せず、前記工程（ｃ）に
おいて、前記第１開孔を前記第１ゲート電極に対して自
己整合で形成する。
【００１９】また、本発明の半導体集積回路装置の製造
方法は、第１ＭＩＳＦＥＴと容量素子とを直列に接続し
たメモリセルが行列状に配置された第１メモリセル領域
と、第２ＭＩＳＦＥＴが複数形成された第２回路領域と
を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、
前記第２回路領域の前記第１導体層を選択的にパターニ
ングすることにより、前記第２回路領域に前記第２ＭＩ
ＳＦＥＴのゲート電極を形成し、前記第１メモリセル領
域に前記第１導体層を残す工程、（ｂ）前記半導体基板
の主面上に第１絶縁層を形成した後、前記第１メモリセ
ル領域の前記第１絶縁層および前記第１導体層を選択的
にパターニングすることにより、前記第１メモリセル領
域に前記第１絶縁層で覆われた前記第１ＭＩＳＦＥＴの
ゲート電極を形成し、前記第２回路領域に前記第１絶縁
層を残す工程、（ｃ）前記半導体基板の主面上に第２絶
縁層を形成した後、前記第２絶縁層の上部に第３絶縁層
を形成する工程、（ｄ）前記第１ＭＩＳＦＥＴのゲート
電極の間のスペース領域を覆う前記第３絶縁層および前
記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に
対して自己整合で第１開孔を形成することにより、前記
第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出
する工程、（ｅ）前記第２ＭＩＳＦＥＴのゲート電極の
上部を覆う前記第３絶縁層および前記第２絶縁層に第２
開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲ
ート電極の表面を露出し、前記第２ＭＩＳＦＥＴのソー
スまたはドレインの上部を覆う前記第３絶縁層および前
記第２絶縁層に第３開孔を形成することにより、前記第
２ＭＩＳＦＥＴのソースまたはドレインの表面を露出す
る工程、を含んでいる。
【００２０】また、本発明の半導体集積回路装置の製造
方法は、第１ＭＩＳＦＥＴと容量素子とを直列に接続し
たメモリセルが行列状に配置された第１メモリセル領域
と、第２ＭＩＳＦＥＴが複数形成された第２回路領域と
を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、
前記第１導体層をパターニングすることにより、前記第
２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成
し、前記第１メモリセル領域に前記第１導体層を残す工
程、（ｂ）前記第２ＭＩＳＦＥＴのゲート電極の側壁に
サイドウォールスペーサを形成する工程、（ｃ）前記第
２ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板
に、前記第２ＭＩＳＦＥＴのソース、ドレインを構成す
る半導体領域を形成する工程、（ｄ）前記半導体基板の
主面上に高融点金属層を形成した後、前記半導体基板を
熱処理することにより、前記第２ＭＩＳＦＥＴのゲート
電極およびソース、ドレインの表面と、前記第１メモリ
セル領域に残った前記第１導体層の表面とにシリサイド
層を形成する工程、（ｅ）前記半導体基板の主面上に第
１絶縁層を形成した後、前記第１メモリセル領域の前記
第１絶縁層および前記第１導体層を選択的にパターニン
グすることにより、前記第１メモリセル領域に前記第１
絶縁層で覆われた前記第１ＭＩＳＦＥＴのゲート電極を
形成し、前記第２回路領域に前記第１絶縁層を残す工
程、（ｆ）前記半導体基板の主面上に第２絶縁層を形成
した後、前記第２絶縁層の上部に第３絶縁層を形成する
工程、（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間の
スペース領域を覆う前記第３絶縁層および前記第２絶縁
層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己
整合で第１開孔を形成することにより、前記第１ＭＩＳ
ＦＥＴのソースまたはドレインの表面を露出する工程、
（ｈ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う
前記第３絶縁層および前記第２絶縁層に第２開孔を形成
することにより、前記第２ＭＩＳＦＥＴのゲート電極の
表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはド
レインの上部を覆う前記第３絶縁層および前記第２絶縁
層に第３開孔を形成することにより、前記第２ＭＩＳＦ
ＥＴのソースまたはドレインの表面を露出する工程、を
含んでいる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２２】（実施の形態１）本実施の形態は、半導体
基板の主面の第１領域にＤＲＡＭを配置し、第２領域に
ロジックＬＳＩを配置し、第３領域にＳＲＡＭを配置し
たシステムＬＳＩの製造方法に適用されたものである。
【００２３】図１に示すように、システムＬＳＩの一部
を構成するＤＲＡＭのメモリセル（ＭＣ）は、ワード線
ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）とビット線ＢＬ
との交差部に配置された１個のメモリセル選択用ＭＩＳ
ＦＥＴＱｓおよびこれに直列に接続された１個の情報蓄
積用容量素子Ｃにより構成されている。ｎチャネル型Ｍ
ＩＳＦＥＴで構成されたメモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレインの一方は、情報蓄積用容量素子
Ｃと電気的に接続され、他方はビット線ＢＬと電気的に
接続されている。ワード線ＷＬの一端は、周辺回路のワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
同じく周辺回路のセンスアンプＳＡに接続されている。
【００２４】図２に示すように、システムＬＳＩの他の
一部を構成するＳＲＡＭのメモリセル（ＭＣ）は、一対
の相補性データ線（データ線ＤＬ、データ線／（バー）
ＤＬ）とワード線ＷＬとの交差部に配置された一対の駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 および一対の転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 により構成されている。駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はｎ
チャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 はｐチャネル型ＭＩＳＦＥＴで構成され
ている。
【００２５】ＳＲＡＭのメモリセル（ＭＣ）を構成する
上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱ
ｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 は、ＣＭＯＳイン
バータＩＮＶ1 を構成し、駆動用ＭＩＳＦＥＴＱｄ2 お
よび負荷用ＭＩＳＦＥＴＱｐ2 は、ＣＭＯＳインバータ
ＩＮＶ2 を構成している。これら一対のＣＭＯＳインバ
ータＩＮＶ1,ＩＮＶ2 の相互の入出力端子（蓄積ノード
Ａ、Ｂ）は、１ビットの情報を記憶する情報蓄積部とし
てのフリップフロップ回路を構成している。このフリッ
プフロップ回路の一方の入出力端子（蓄積ノードＡ）
は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域と電気的に
接続され、他方の入出力端子（蓄積ノードＢ）は、転送
用ＭＩＳＦＥＴＱｔ2 のソース領域と電気的に接続され
ている。
【００２６】上記転送用ＭＩＳＦＥＴＱｔ1 のドレイン
領域はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱ
ｔ2 のドレイン領域はデータ線／ＤＬに接続されてい
る。また、フリップフロップ回路の一端（負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 の各ソース領域）は電源電圧（Ｖc
c) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
の各ソース領域）は基準電圧（Ｖss) に接続されてい
る。
【００２７】図示は省略するが、システムＬＳＩの他の
一部を構成するロジックＬＳＩは、ｎチャネル型ＭＩＳ
ＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにより構成され
ている。
【００２８】次に、上記システムＬＳＩの製造方法の一
例を図３〜図２８（半導体基板の断面図）を用いて工程
順に説明する。なお、これらの図において、左側の領域
はＤＲＡＭ形成領域の一部（メモリセルのみを示す）、
中央の領域はロジックＬＳＩ形成領域の一部（ｎチャネ
ル型ＭＩＳＦＥＴのみを示す）、右側の領域はＳＲＡＭ
形成領域の一部（駆動用ＭＩＳＦＥＴおよび負荷用ＭＩ
ＳＦＥＴの各一部のみを示す）を示している。
【００２９】本実施の形態のシステムＬＳＩを製造する
には、まず図３に示すように、例えばｐ型の単結晶シリ
コンからなる半導体基板１の主面に素子分離溝２を形成
した後、半導体基板１の一部にｐ型不純物（例えばホウ
素）、他の一部にｎ型不純物（例えばリン）をイオン打
ち込みしてｐ型ウエル３およびｎ型ウエル４を形成す
る。続いて半導体基板１を熱処理することにより、ｐ型
ウエル３およびｎ型ウエル４の活性領域の表面にゲート
酸化膜５を形成する。上記素子分離溝２は、素子分離領
域の半導体基板１をエッチングして溝を形成した後、半
導体基板１上にＣＶＤ法で酸化シリコン膜６を堆積し、
この酸化シリコン膜６をＣＭＰ（化学的機械的研磨）法
で平坦化して溝の内部のみに残すことにより形成する。
【００３０】次に、図４に示すように、ゲート酸化膜５
の上部にゲート電極用導電膜８を形成した後、その上部
にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜９を堆
積する。ゲート電極用導電膜８は、例えばＣＶＤ法で堆
積した膜厚１００nm程度の多結晶シリコン膜と膜厚１０
０nm程度のタングステンシリサイド膜との積層膜（ポリ
サイド膜）で構成される。多結晶シリコン膜には、ｎ型
不純物（例えばヒ素）をドープする。また、ｎチャネル
型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとをデュア
ルゲート構造にする場合は、不純物を含まない多結晶シ
リコン膜を堆積した後、ｎチャネル型ＭＩＳＦＥＴ形成
領域の多結晶シリコン膜にｎ型不純物（例えばヒ素）を
ドープし、ｐチャネル型ＭＩＳＦＥＴ形成領域の多結晶
シリコン膜にｐ型不純物（例えばホウ素）をドープす
る。なお、ゲート電極用導電膜８は、上記ポリサイド膜
の他、例えば多結晶シリコン膜と窒化タングステン膜と
タングステン膜との積層膜（ポリメタル膜）などで構成
してもよい。
【００３１】次に、図５に示すように、フォトレジスト
膜をマスクにしたエッチングでＤＲＡＭ形成領域の窒化
シリコン膜９をパターニングすることにより、後に形成
されるゲート電極８Ａ（ワード線ＷＬ）と同一パターン
の窒化シリコン膜９を形成する。また、この工程では、
後の工程でゲート電極上にコンタクトホールを形成する
領域の窒化シリコン膜９も選択的に除去する。
【００３２】次に、図６に示すように、窒化シリコン膜
９およびフォトレジスト膜１０をマスクにしたエッチン
グでゲート電極用導電膜８をパターニングすることによ
り、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓのゲ
ート電極８Ａ（ワード線ＷＬ）、ロジックＬＳＩのｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ、ＳＲＡＭ
の駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負荷
用ＭＩＳＦＥＴＱｐのゲート電極８Ｄを形成する。な
お、ＤＲＡＭのワード線ＷＬの一端部（図６の矢印で示
す配線引出し領域）は、あらかじめ前記図５に示す工程
で窒化シリコン膜９を除去しておき、ゲート加工時には
フォトレジスト膜１０で覆っておくことにより、その上
部に窒化シリコン膜９が残らないようにする（図６）。
【００３３】このように、本実施の形態の製造方法は、
ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極
８Ａ（ワード線ＷＬ）の上部（ワード線ＷＬの配線引出
し領域を除く）のみに窒化シリコン膜９を残し、ロジッ
クＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上
部およびＳＲＡＭのメモリセルを構成するゲート電極８
Ｃ、８Ｄの上部には窒化シリコン膜９を残さないように
する。
【００３４】次に、図７に示すように、ｐ型ウエル３に
ｎ型不純物（例えばリン）をイオン打ち込みすることに
より、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ド
レインを構成するｎ型半導体領域１１を形成する。また
このとき同時に、ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極８Ｂの両側のｐ型ウエル３にｎ- 型半導体領域１
２を形成する。続いて、ｎ型ウエル４にｐ型不純物（例
えばホウ素）をイオン打ち込みすることにより、負荷用
ＭＩＳＦＥＴＱｐのゲート電極８Ｄの両側のｎ型ウエル
４にｐ- 型半導体領域１３を形成する。ここまでの工程
により、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
が略完成する。
【００３５】次に、図８に示すように、半導体基板１上
にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチン
グで加工することにより、ゲート電極８Ａ〜８Ｄの側壁
に窒化シリコン膜からなるサイドウォールスペーサ１５
を形成する。続いて、ロジックＬＳＩ形成領域のｐ型ウ
エル３にｎ型不純物（例えばリン）をイオン打ち込みす
ることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極８Ｂの両側のｐ型ウエル３にｎ+ 型半導体領域１６
を形成する。また、ＳＲＡＭ形成領域のｎ型ウエル４に
ｐ型不純物（例えばホウ素）をイオン打ち込みすること
により、負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄの両
側のｎ型ウエル４にｐ+ 型半導体領域１７を形成する。
ここまでの工程により、ｎ- 型半導体領域１２およびｎ
+ 型半導体領域１６からなるＬＤＤ(Lightly Doped Dra
in) 構造のソース、ドレインを有するロジックＬＳＩの
ｎチャネル型ＭＩＳＦＥＴＱｎと、ｐ- 型半導体領域１
３およびｐ+ 型半導体領域１７からなるＬＤＤ構造のソ
ース、ドレインを有するＳＲＡＭの負荷用ＭＩＳＦＥＴ
Ｑｐとが略完成する。
【００３６】次に、図９に示すように、半導体基板１の
表面をフッ酸系のエッチング液で薄くエッチングして、
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン
（ｎ型半導体領域１１）、ｎチャネル型ＭＩＳＦＥＴＱ
ｎのソース、ドレイン（ｎ+型半導体領域１６）および
負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+ 型半
導体領域１７）を露出させた後、半導体基板１上にＣＶ
Ｄ法で堆積した膜厚５〜１０nm程度の薄い酸化シリコン
膜１９をエッチングすることにより、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
１１）の上部に酸化シリコン膜１９を残し、ｎチャネル
型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+ 型半導体
領域１６）および負荷用ＭＩＳＦＥＴＱｐのソース、ド
レイン（ｐ+ 型半導体領域１７）の表面の酸化シリコン
膜１９を除去する。なお、この薄い酸化シリコン膜１９
は、半導体基板１を熱酸化することによって形成しても
よい。
【００３７】次に、図１０に示すように、半導体基板１
上にスパッタリング法でＣｏ（コバルト）膜２０ａを堆
積した後、半導体基板１を熱処理することにより、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+ 型
半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐのソー
ス、ドレイン（ｐ+ 型半導体領域１７）の表面にＣｏシ
リサイド層２０を形成する。このとき、メモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領
域１１）の表面は酸化シリコン膜１９で覆われているの
で、Ｃｏシリサイド層２０は形成されない。
【００３８】このように、本実施の形態の製造方法は、
ロジックＬＳＩを構成するＭＩＳＦＥＴ（ｎチャネル型
ＭＩＳＦＥＴＱｎ）のソース、ドレイン（ｎ+ 型半導体
領域１６）、ＳＲＡＭのメモリセルを構成する負荷用Ｍ
ＩＳＦＥＴＱｐのソース、ドレイン（ｐ+ 型半導体領域
１７）の表面にＣｏシリサイド層２０を形成することに
より、これらのソース、ドレインを低抵抗化してロジッ
クＬＳＩおよびＳＲＡＭの高速動作を実現する。一方、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴＱｓのソース、ドレインの表面にはＣｏシリサ
イド層２０を形成しないことにより、メモリセルのリー
ク電流を低減してリフレッシュ特性の低下を防止する。
なお、上記シリサイド層は、Ｃｏ以外の高融点金属（例
えばＴｉ）を用いて形成してもよい。
【００３９】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜２１
を堆積し、続いて窒化シリコン膜２１の上部にＣＶＤ法
で膜厚６００nm程度の酸化シリコン膜２２を堆積した
後、酸化シリコン膜２２の表面をＣＭＰ法で平坦化す
る。
【００４０】次に、図１２に示すように、フォトレジス
ト膜２３をマスクにしたエッチングでメモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
１１）の上部の酸化シリコン膜２２を除去する。このエ
ッチングは、酸化シリコン膜２２の下層の窒化シリコン
膜２１が除去されるのを防ぐために、酸化シリコン膜２
２を窒化シリコン膜２１に対して高い選択比でエッチン
グするガスを使用して行う。
【００４１】次に、図１３に示すように、上記フォトレ
ジスト膜２３をマスクにしたエッチングでメモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体
領域１１）の上部の窒化シリコン膜２１を除去し、続い
てその下部の薄い酸化シリコン膜１９を除去することに
より、ソース、ドレイン（ｎ型半導体領域１１）の一方
の上部にコンタクトホール２４を形成し、他方の上部に
コンタクトホール２５を形成する。
【００４２】上記した窒化シリコン膜２１のエッチング
は、半導体基板１の削れ量を最小とするために、窒化シ
リコン膜２１を酸化シリコン膜やシリコンに対して高い
選択比でエッチングするガスを使用して行う。また、こ
のエッチングは、窒化シリコン膜２１を異方的にエッチ
ングするような条件で行い、ゲート電極８Ａ（ワード線
ＷＬ）の側壁に窒化シリコン膜２１を残すようにする。
これにより、ゲート電極８Ａ（ワード線ＷＬ）のスペー
スよりも微細な径を有するコンタクトホール２４、２５
がゲート電極８Ａ（ワード線ＷＬ）に対して自己整合で
形成される。
【００４３】次に、図１４に示すように、コンタクトホ
ール２４、２５の内部にプラグ２６を形成する。プラグ
２６は、酸化シリコン膜２２の上部にｎ型不純物（例え
ばヒ素）をドープした膜厚３００nm程度の多結晶シリコ
ン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を
ＣＭＰ法で平坦化してコンタクトホール２４、２５の内
部のみに残すことにより形成する。
【００４４】次に、図１５に示すように、酸化シリコン
膜２２の上部に膜厚２００nm程度の酸化シリコン膜２７
をＣＶＤ法で堆積した後、半導体基板１を不活性ガス雰
囲気中で熱処理する。この熱処理により、プラグ２６を
構成する多結晶シリコン膜中のｎ型不純物がコンタクト
ホール２４、２５の底部からメモリセル選択用ＭＩＳＦ
ＥＴＱｓのｎ型半導体領域１１（ソース、ドレイン）中
に拡散するために、ｎ型半導体領域１１が低抵抗化され
る。
【００４５】次に、図１６に示すように、フォトレジス
ト膜をマスクにして酸化シリコン膜２７をエッチングす
ることにより、コンタクトホール２４の上部にスルーホ
ール３０を形成する。続いて図１７に示すように、フォ
トレジスト膜をマスクにして酸化シリコン膜２７および
酸化シリコン膜２２をエッチングした後、窒化シリコン
膜２１をエッチングすることにより、ワード線ＷＬの配
線引出し領域の上部にコンタクトホール３１を形成し、
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよび
ｎ+ 型半導体領域１６の上部にコンタクトホール３２、
３３を形成し、駆動用ＭＩＳＦＥＴＱｄのゲート電極８
Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ+型半導体領域１
７に跨る領域にコンタクトホール３４を形成する。
【００４６】上記した酸化シリコン膜２７および酸化シ
リコン膜２２のエッチングは、下層の窒化シリコン膜２
１が除去されるのを防ぐために、酸化シリコン膜２７、
２２を窒化シリコン膜２１に対して高い選択比でエッチ
ングするガスを使用して行う。また、窒化シリコン膜２
１のエッチングは、素子分離溝２に埋め込まれた酸化シ
リコン膜６や半導体基板１の削れ量を最小とするため
に、窒化シリコン膜２１を酸化シリコン膜６、２２に対
して高い選択比でエッチングするガスを使用して行う。
これにより、コンタクトホール３３が素子分離溝２に対
して自己整合で形成される。
【００４７】上記した製造方法によれば、ロジックＬＳ
Ｉを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲート電
極８Ｂの上部に窒化シリコン膜９がないために、ゲート
電極８Ｂの上部のコンタクトホール３２とｎ+ 型半導体
領域１６の上部のコンタクトホール３３とを同時に形成
することができる。また、ＳＲＡＭのメモリセルを構成
する駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃの上部に
も窒化シリコン膜９がないために、上記コンタクトホー
ル３２、３３を形成する際、駆動用ＭＩＳＦＥＴＱｄの
ゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域１７に跨る領域にコンタクトホール３４を同
時に形成することができる。
【００４８】次に、図１８に示すように、スルーホール
３０およびコンタクトホール３１〜３４の内部にプラグ
３６を形成する。プラグ３６は、酸化シリコン膜２７の
上部に窒化チタン膜およびタングステン膜をＣＶＤ法で
堆積した後、これらの膜をＣＭＰ法で平坦化してスルー
ホール３０およびコンタクトホール３１〜３４の内部の
みに残すことにより形成する。
【００４９】次に、図１９に示すように、酸化シリコン
膜２７の上部にＣＶＤ法（またはスパッタリング法）で
膜厚１００nm程度のタングステン膜を堆積した後、この
タングステン膜をパターニングすることにより、スルー
ホール３０の上部にビット線ＢＬを形成し、コンタクト
ホール３１〜３４の上部に配線３７〜４０を形成する。
【００５０】次に、図２０に示すように、ビット線ＢＬ
および配線３７〜４０の上部に膜厚３００nm程度の酸化
シリコン膜４１をＣＶＤ法で堆積した後、フォトレジス
ト膜をマスクにして酸化シリコン膜４１および酸化シリ
コン膜２７をエッチングすることにより、コンタクトホ
ール２５の上部にスルーホール４２を形成する。続い
て、前記コンタクトホール２４、２５の内部にプラグ２
６を形成した時と同様の方法でスルーホール４２の内部
に多結晶シリコン膜からなるプラグ４３を形成する。
【００５１】次に、図２１に示すように、酸化シリコン
膜４１の上部に膜厚２００nm程度の窒化シリコン膜４４
をＣＶＤ法で堆積した後、フォトレジスト膜をマスクに
したエッチングでＤＲＡＭ形成領域以外の領域の窒化シ
リコン膜４４を除去する。ＤＲＡＭ形成領域に残った上
記窒化シリコン膜４４は、後述する情報蓄積用容量素子
Ｃの下部電極４７を形成する工程で酸化シリコン膜（４
５）をエッチングする際のエッチングストッパとして使
用される。
【００５２】次に、図２２に示すように、窒化シリコン
膜４４の上部にＣＶＤ法で酸化シリコン膜４５を堆積し
た後、フォトレジスト膜をマスクにして酸化シリコン膜
４５および窒化シリコン膜４４をエッチングすることに
より、スルーホール４２の上部に凹溝４６を形成する。
情報蓄積用容量素子Ｃの下部電極４７は、この凹溝４６
の内壁に沿って形成されるので、下部電極４７の表面積
を大きくして蓄積電荷量を増やすためには、酸化シリコ
ン膜４５を厚い膜厚（例えば１. ３μｍ程度）で堆積す
る。
【００５３】次に、図２３に示すように、凹溝４６の内
部を含む酸化シリコン膜４５の上部にｎ型不純物（例え
ばリン）をドープした膜厚６０nm程度の多結晶シリコン
膜４７ａをＣＶＤ法で堆積する。この多結晶シリコン膜
４７ａは、情報蓄積用容量素子Ｃの下部電極材料として
使用される。続いて、多結晶シリコン膜４７ａの上部に
膜厚３００nm程度のスピンオングラス膜４８をスピン塗
布した後、このスピンオングラス膜４８をエッチバック
（またはＣＭＰ法で平坦化）して凹溝４６の内部のみに
残す。
【００５４】次に、図２４に示すように、ＤＲＡＭ形成
領域以外の領域の多結晶シリコン膜４７ａをフォトレジ
スト膜４９で覆い、酸化シリコン膜４５の上部の多結晶
シリコン膜４７ａをエッチングで除去することにより、
凹溝４６の内壁に沿って下部電極４７を形成する。な
お、下部電極４７は、多結晶シリコン以外の導電材料、
例えばタングステン、ルテニウムなどの高融点金属や、
酸化ルテニウム、酸化イリジウムなどの導電性金属酸化
物を用いて形成してもよい。また、下部電極４７の表面
を粗面化することによって、その表面積をさらに大きく
してもよい。
【００５５】次に、図２５に示すように、凹溝４６と隣
接する凹溝４６との隙間に残った酸化シリコン膜４５、
および凹溝４６の内部のスピンオングラス膜４８をフッ
酸系のエッチング液で除去した後、フォトレジスト膜を
マスクにしたエッチングでＤＲＡＭ形成領域以外の領域
の多結晶シリコン膜４７ａを除去することにより、筒型
の下部電極４７が完成する。凹溝４６の隙間の酸化シリ
コン膜４５の底部には窒化シリコン膜４４が形成されて
いるので、酸化シリコン膜４５をウェットエッチングす
るときに下層の酸化シリコン膜４１がエッチングされる
ことはない。またこのとき、ＤＲＡＭ形成領域以外の領
域の酸化シリコン膜４５上には多結晶シリコン膜４７ａ
が形成されているので、この領域の酸化シリコン膜４５
がエッチングされることもない。
【００５６】次に、図２６に示すように、下部電極４７
の上部に膜厚１４nm程度の薄い酸化タンタル膜５０をＣ
ＶＤ法で堆積し、続いて酸化タンタル膜５０の上部に例
えばＣＶＤ法とスパッタリング法とを併用して窒化チタ
ン膜を堆積した後、フォトレジスト膜をマスクにしたエ
ッチングで窒化チタン膜および酸化タンタル膜５０をパ
ターニングすることにより、窒化チタン膜からなる上部
電極５１と、酸化タンタル膜５０からなる容量絶縁膜
と、多結晶シリコン膜（４７ａ）からなる下部電極４７
とで構成されたＤＲＡＭの情報蓄積用容量素子Ｃが完成
する。なお、情報蓄積用容量素子Ｃの容量絶縁膜は、例
えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウ
ム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
X Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ
1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体材料で構成することもできる。また、上部
電極５１は、窒化チタン以外の導電材料、例えばタング
ステンなどを用いて形成することもできる。さらに、情
報蓄積用容量素子Ｃを上記した以外の形状、例えばフィ
ン形などにすることもできる。
【００５７】次に、図２７に示すように、情報蓄積用容
量素子Ｃの上部に膜厚６００nm程度の酸化シリコン膜５
２をＣＶＤ法で堆積した後、フォトレジスト膜をマスク
にして酸化シリコン膜５２およびその下層の酸化シリコ
ン膜４５、４１をエッチングすることにより、第１層目
の配線３８の上部にスルーホール５３を形成する。
【００５８】次に、図２８に示すように、スルーホール
５３の内部にプラグ５４を形成した後、酸化シリコン膜
５２の上部に第２層目の配線５５〜５７を形成する。プ
ラグ５４は、例えば酸化シリコン膜５２の上部にＣＶＤ
法で窒化チタン膜とＷ膜とを堆積した後、これらの膜を
エッチバックしてスルーホール５３の内部のみに残すこ
とにより形成する。また、第２層目の配線５５〜５７
は、酸化シリコン膜５２の上部にスパッタリング法で膜
厚５０nm程度のＴｉ膜、膜厚５００nm程度のＡｌ（アル
ミニウム）膜、膜厚５０nm程度のＴｉ膜および膜厚５０
nm程度の窒化チタン膜を順次堆積した後、フォトレジス
ト膜をマスクにしたドライエッチングでこれらの膜をパ
ターニングして形成する。
【００５９】図示は省略するが、その後、第２層目の配
線５５〜５７の上部に層間絶縁膜を介して１〜２層程度
の配線を形成し、さらにその上部に耐水性が高い緻密な
パッシベーション膜（例えばプラズマＣＶＤ法で堆積し
た酸化シリコン膜と窒化シリコン膜とからなる２層の絶
縁膜）を形成することにより、本実施の形態のシステム
ＬＳＩが略完成する。
【００６０】このように、本実施の形態の製造方法は、
ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極
８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化
シリコン膜９を残した後、この窒化シリコン膜９とフォ
トレジスト膜１０とをマスクに用いたエッチングでゲー
ト電極８Ａ（ワード線ＷＬ）とロジックＬＳＩおよびＳ
ＲＡＭのゲート電極８Ｂ〜８Ｄとを同時にパターン形成
する。
【００６１】これにより、ロジックＬＳＩを構成するｎ
チャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部の
コンタクトホール３２とｎ+ 型半導体領域１６（ソース
またはドレイン）の上部のコンタクトホール３３とを同
時に形成することができる。
【００６２】また、本実施の形態の製造方法は、上部に
窒化シリコン膜９を有するゲート電極８Ａ（ワード線Ｗ
Ｌ）の加工と、上部に窒化シリコン膜９を有しないゲー
ト電極８Ｂ〜８Ｄの加工とを同時に行うために、プロセ
スの増加も殆ど無視することができる。
【００６３】（実施の形態２）本実施の形態によるシス
テムＬＳＩの製造方法を図２９〜図３９（半導体基板の
断面図）を用いて工程順に説明する。なお、これらの図
において、左側の領域はＤＲＡＭ形成領域の一部（メモ
リセルのみを示す）、中央の領域はロジックＬＳＩ形成
領域の一部（ｎチャネル型ＭＩＳＦＥＴのみを示す）、
右側の領域はＳＲＡＭ形成領域の一部（駆動用ＭＩＳＦ
ＥＴおよび負荷用ＭＩＳＦＥＴの各一部のみを示す）を
示している。
【００６４】まず図２９に示すように、前記実施の形態
１と同様の方法で半導体基板１の主面に素子分離溝２、
ｐ型ウエル３およびｎ型ウエル４を形成し、続いてｐ型
ウエル３およびｎ型ウエル４の活性領域の表面にゲート
酸化膜５を形成した後、ゲート酸化膜５の上部にポリサ
イド膜やポリメタル膜などからなるゲート電極用導電膜
８を形成する。
【００６５】次に、図３０に示すように、フォトレジス
ト膜６０をマスクにしたエッチングでゲート電極用導電
膜８をパターニングすることにより、ロジックＬＳＩの
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ、ＳＲ
ＡＭの駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび
負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄを形成する。
このとき、ＤＲＡＭ形成領域のゲート電極用導電膜８は
パターニングせず、フォトレジスト膜６０で覆ってお
く。
【００６６】次に、図３１に示すように、ｐ型ウエル３
にｎ型不純物（例えばリン）をイオン打ち込みすること
により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂの両側のｐ型ウエル３にｎ- 型半導体領域１２を形成
し、ｎ型ウエル４にｐ型不純物（例えばホウ素）をイオ
ン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐの
ゲート電極８Ｄの両側のｎ型ウエル４にｐ- 型半導体領
域１３を形成する。
【００６７】次に、図３２に示すように、半導体基板１
上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチ
ングで加工することにより、ゲート電極８Ｂ〜８Ｄの側
壁に窒化シリコン膜からなるサイドウォールスペーサ１
５を形成する。続いて、ロジックＬＳＩ形成領域のｐ型
ウエル３にｎ型不純物（例えばリン）をイオン打ち込み
することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極８Ｂの両側のｐ型ウエル３にｎ+ 型半導体領域１
６を形成する。また、ＳＲＡＭ形成領域のｎ型ウエル４
にｐ型不純物（例えばホウ素）をイオン打ち込みするこ
とにより、負荷用ＭＩＳＦＥＴＱｐのゲート電極８Ｄの
両側のｎ型ウエル４にｐ+ 型半導体領域１７を形成す
る。ここまでの工程により、ロジックＬＳＩのｎチャネ
ル型ＭＩＳＦＥＴＱｎおよびＳＲＡＭの負荷用ＭＩＳＦ
ＥＴＱｐが完成する。
【００６８】次に、図３３に示すように、半導体基板１
の表面をフッ酸系のエッチング液で薄くエッチングする
ことにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレイン（ｎ+ 型半導体領域１６）および負荷用ＭＩＳ
ＦＥＴＱｐのソース、ドレイン（ｐ+ 型半導体領域１
７）を露出させた後、前記実施の形態１と同様の方法で
これらのソース、ドレインの表面にＣｏシリサイド層２
０を形成する。
【００６９】次に、図３４に示すように、半導体基板１
上にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜６１
を堆積した後、まずフォトレジスト膜をマスクにしたエ
ッチングで窒化シリコン膜６１をパターニングし、続い
て上記フォトレジスト膜を除去した後、窒化シリコン膜
６１をマスクにしたエッチングでゲート電極用導電膜８
をパターニングすることにより、ＤＲＡＭ形成領域にメ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワ
ード線ＷＬ）を形成する。
【００７０】次に、図３５に示すように、ＤＲＡＭ形成
領域のｐ型ウエル３にｎ型不純物（例えばリン）をイオ
ン打ち込みすることにより、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインを構成するｎ型半導体領域
１１を形成する。ここまでの工程により、ＤＲＡＭのメ
モリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００７１】次に、図３６に示すように、半導体基板１
上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜６３を
堆積し、続いて窒化シリコン膜６３の上部にＣＶＤ法で
膜厚６００nm程度の酸化シリコン膜２２を堆積した後、
酸化シリコン膜２２の表面をＣＭＰ法で平坦化する。
【００７２】次に、図３７に示すように、前記実施の形
態１と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｓ
のソース、ドレイン（ｎ型半導体領域１１）の上部の酸
化シリコン膜２２をエッチングした後、その下部の窒化
シリコン膜６３、６１をエッチングすることにより、ソ
ース、ドレイン（ｎ型半導体領域１１）の一方の上部に
コンタクトホール６４を形成し、他方の上部にコンタク
トホール６５を形成する。
【００７３】上記酸化シリコン膜２２のエッチングは、
酸化シリコン膜２２の下層の窒化シリコン膜６３、６１
が除去されるのを防ぐために、酸化シリコン膜２２を窒
化シリコン膜６３、６１に対して高い選択比でエッチン
グするガスを使用して行う。また、窒化シリコン膜６
３、６１のエッチングは、半導体基板１の削れ量を最小
とするために、窒化シリコン膜６３、６１をシリコンや
酸化シリコン膜に対して高い選択比でエッチングするガ
スを使用して行う。また、このエッチングは、窒化シリ
コン膜６３を異方的にエッチングするような条件で行
い、ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリ
コン膜６３を残すようにする。これにより、コンタクト
ホール６４、６５がゲート電極８Ａ（ワード線ＷＬ）に
対して自己整合で形成される。
【００７４】次に、図３８に示すように、前記実施の形
態１と同様の方法でコンタクトホール６４、６５の内部
に多結晶シリコン膜からなるプラグ６６を形成した後、
酸化シリコン膜２２の上部に膜厚２００nm程度の酸化シ
リコン膜２７をＣＶＤ法で堆積し、半導体基板１を不活
性ガス雰囲気中で熱処理することにより、メモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１１（ソース、
ドレイン）を低抵抗化する。
【００７５】次に、図３９に示すように、フォトレジス
ト膜をマスクにして酸化シリコン膜２７をエッチングす
ることにより、コンタクトホール６４の上部にスルーホ
ール３０を形成する。続いて、フォトレジスト膜をマス
クにして酸化シリコン膜２７および酸化シリコン膜２２
をエッチングした後、窒化シリコン膜６３、６１をエッ
チングすることにより、ワード線ＷＬの配線引出し領域
の上部にコンタクトホール３１を形成し、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極８Ｂおよびｎ+型半導体
領域１６の上部にコンタクトホール３２、３３を形成
し、駆動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃおよび負
荷用ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１７に跨る領
域にコンタクトホール３４を形成する。
【００７６】上記した酸化シリコン膜２７および酸化シ
リコン膜２２のエッチングは、下層の窒化シリコン膜６
３、６１が除去されるのを防ぐために、酸化シリコン膜
２７、２２を窒化シリコン膜６３、６１に対して高い選
択比でエッチングするガスを使用して行う。また、窒化
シリコン膜６３、６１のエッチングは、素子分離溝２に
埋め込まれた酸化シリコン膜６や半導体基板１の削れ量
を最小とするために、窒化シリコン膜６３、６１をシリ
コンや酸化シリコン膜に対して高い選択比でエッチング
するガスを使用して行う。これにより、コンタクトホー
ル３３が素子分離溝２に対して自己整合で形成される。
その後の工程は、前記実施の形態１とほぼ同様である。
【００７７】このように、本実施の形態の製造方法は、
ＤＲＡＭ形成領域においてコンタクトホール６４、６５
をゲート電極８Ａ（ワード線ＷＬ）に対して自己整合で
形成する（ゲート−ＳＡＣ）ための窒化シリコン膜６
１、６３と、ロジックＬＳＩ形成領域においてコンタク
トホール３３を素子分離溝２に対して自己整合で形成す
る（Ｌ−ＳＡＣ）ための窒化シリコン膜６１、６３とを
共用する。これにより、ロジックＬＳＩを構成するｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部とｎ
+ 型半導体領域１６の上部とにほぼ同じ膜厚の窒化シリ
コン膜６１、６３が存在するために、ゲート電極８Ｂの
上部のコンタクトホール３２とｎ+ 型半導体領域１６の
上部のコンタクトホール３３とを同時に形成することが
できる。
【００７８】また、ＳＲＡＭのメモリセルを構成する駆
動用ＭＩＳＦＥＴＱｄのゲート電極８Ｃの上部にも窒化
シリコン膜６１、６３が存在するために、上記コンタク
トホール３２、３３を形成する際、駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐの
ｐ+ 型半導体領域１７に跨る領域にコンタクトホール３
４を同時に形成することができる。
【００７９】また、本実施の形態の製造方法は、ロジッ
クＬＳＩを構成するｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極８Ｂの上部と側壁とに比較的厚い窒化シリコン
膜６１、６３が存在するために、コンタクトホール３３
が素子分離溝２に対してのみならず、ゲート電極８Ｂに
対しても自己整合で形成される。
【００８０】（実施の形態３）本実施の形態によるシス
テムＬＳＩの製造方法を図４０〜図４７（半導体基板の
断面図）を用いて工程順に説明する。なお、これらの図
において、左側の領域はＤＲＡＭ形成領域の一部（メモ
リセルのみを示す）、中央の領域はロジックＬＳＩ形成
領域の一部（ｎチャネル型ＭＩＳＦＥＴのみを示す）、
右側の領域はＳＲＡＭ形成領域の一部（駆動用ＭＩＳＦ
ＥＴおよび負荷用ＭＩＳＦＥＴの各一部のみを示す）を
示している。
【００８１】まず図４０に示すように、前記実施の形態
１、２と同様の方法で半導体基板１の主面に素子分離溝
２、ｐ型ウエル３およびｎ型ウエル４を形成し、続いて
ｐ型ウエル３およびｎ型ウエル４の活性領域の表面にゲ
ート酸化膜５を形成した後、ゲート酸化膜５の上部にｎ
型不純物（例えばヒ素）をドープした多結晶シリコン膜
７をＣＶＤ法で堆積する。なお、ｎチャネル型ＭＩＳＦ
ＥＴとｐチャネル型ＭＩＳＦＥＴとをデュアルゲート構
造にする場合は、不純物を含まない多結晶シリコン膜７
を堆積した後、ｎチャネル型ＭＩＳＦＥＴ形成領域の多
結晶シリコン膜７にｎ型不純物（例えばヒ素）をドープ
し、ｐチャネル型ＭＩＳＦＥＴ形成領域の多結晶シリコ
ン膜７にｐ型不純物（例えばホウ素）をドープする。
【００８２】次に、図４１に示すように、フォトレジス
ト膜７０をマスクにしたエッチングで多結晶シリコン膜
７をパターニングすることにより、ロジックＬＳＩのｎ
チャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ｂ、ＳＲＡ
Ｍの駆動用ＭＩＳＦＥＴＱｄのゲート電極７Ｃおよび負
荷用ＭＩＳＦＥＴＱｐのゲート電極７Ｄを形成する。こ
のとき、ＤＲＡＭ形成領域の多結晶シリコン膜７はパタ
ーニングせず、フォトレジスト膜７０で覆っておく。
【００８３】次に、図４２に示すように、ｐ型ウエル３
にｎ型不純物（例えばリン）をイオン打ち込みすること
により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７
Ｂの両側のｐ型ウエル３にｎ- 型半導体領域１２を形成
し、ｎ型ウエル４にｐ型不純物（例えばホウ素）をイオ
ン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐの
ゲート電極７Ｄの両側のｎ型ウエル４にｐ- 型半導体領
域１３を形成する。
【００８４】続いて、半導体基板１上にＣＶＤ法で堆積
した窒化シリコン膜を異方性エッチングで加工して、ゲ
ート電極７Ｂ〜７Ｄの側壁に窒化シリコン膜からなるサ
イドウォールスペーサ１５を形成した後、ロジックＬＳ
Ｉ形成領域のｐ型ウエル３にｎ型不純物（例えばリン）
をイオン打ち込みすることにより、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極７Ｂの両側のｐ型ウエル３にｎ
+ 型半導体領域１６を形成する。また、ＳＲＡＭ形成領
域のｎ型ウエル４にｐ型不純物（例えばホウ素）をイオ
ン打ち込みすることにより、負荷用ＭＩＳＦＥＴＱｐの
ゲート電極７Ｄの両側のｎ型ウエル４にｐ+ 型半導体領
域１７を形成する。
【００８５】次に、図４３に示すように、半導体基板１
の表面をフッ酸系のエッチング液で薄くエッチングして
ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ
+ 型半導体領域１６）および負荷用ＭＩＳＦＥＴＱｐの
ソース、ドレイン（ｐ+ 型半導体領域１７）を露出させ
た後、半導体基板１上にスパッタリング法でＣｏ膜２０
ａを堆積する。
【００８６】次に、図４４に示すように、半導体基板１
を熱処理する。これにより、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのソース、ドレイン（ｎ+ 型半導体領域１６）およ
び負荷用ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+ 型
半導体領域１７）の表面にＣｏシリサイド層２０が形成
される。また、このとき同時にロジックＬＳＩのｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極７Ｂ、ＳＲＡＭの
駆動用ＭＩＳＦＥＴＱｄのゲート電極７Ｃおよび負荷用
ＭＩＳＦＥＴＱｐのゲート電極７Ｄを構成する多結晶シ
リコン膜（７）の各表面と、ＤＲＡＭ形成領域に残った
多結晶シリコン膜７の表面とにＣｏシリサイド層２０が
形成される。ここまでの工程により、多結晶シリコン膜
７とＣｏシリサイド層２０とからなるポリサイド構造の
ゲート電極７Ｂを有するｎチャネル型ＭＩＳＦＥＴＱ
ｎ、および多結晶シリコン膜７とＣｏシリサイド層２０
とからなるポリサイド構造のゲート電極７Ｄを有する負
荷用ＭＩＳＦＥＴＱｐが略完成する。
【００８７】次に、図４５に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜６１を堆積した後、まず
フォトレジスト膜をマスクにしたエッチングで窒化シリ
コン膜６１をパターニングし、続いて上記フォトレジス
ト膜を除去した後、窒化シリコン膜６１をマスクにした
エッチングでＤＲＡＭ形成領域のＣｏシリサイド層２０
および多結晶シリコン膜７をパターニングすることによ
り、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７
Ａ（ワード線ＷＬ）を形成する。
【００８８】続いて、ＤＲＡＭ形成領域のｐ型ウエル３
にｎ型不純物（例えばリン）をイオン打ち込みすること
により、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、
ドレインを構成するｎ型半導体領域１１を形成する。こ
こまでの工程により、多結晶シリコン膜７とＣｏシリサ
イド層２０とからなるポリサイド構造のゲート電極７Ａ
を有するＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
が略完成する。
【００８９】次に、図４６に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜６３を堆積し、続いて窒
化シリコン膜６３の上部にＣＶＤ法で酸化シリコン膜２
２を堆積した後、酸化シリコン膜２２の表面をＣＭＰ法
で平坦化する。
【００９０】次に、図４７に示すように、前記実施の形
態２と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｓ
のソース、ドレイン（ｎ型半導体領域１１）の上部にコ
ンタクトホール６４、６５を形成し、続いてその内部に
多結晶シリコン膜からなるプラグ６６を形成した後、フ
ォトレジスト膜をマスクにして酸化シリコン膜２７およ
び酸化シリコン膜２２をエッチングし、さらに窒化シリ
コン膜６３、６１をエッチングすることにより、ワード
線ＷＬの配線引出し領域の上部にコンタクトホール３１
を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
８Ｂおよびｎ+型半導体領域１６の上部にコンタクトホ
ール３２、３３を形成し、駆動用ＭＩＳＦＥＴＱｄのゲ
ート電極８Ｃおよび負荷用ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１７に跨る領域にコンタクトホール３４を形成
する。その後の工程は、前記実施の形態２とほぼ同様で
ある。
【００９１】本実施の形態によれば、前記実施の形態２
と同様の効果が得られると共に、ポリサイド構造のゲー
ト電極７Ａ〜７Ｄの形成と、ソース、ドレイン（ｎ+ 型
半導体領域１６、ｐ+ 型半導体領域１７）の表面のシリ
サイド化とを同時に行うので、プロセスを簡略化するこ
とができる。
【００９２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００９３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００９４】本発明によれば、ＤＲＡＭとロジックＬＳ
Ｉとを混載した半導体集積回路装置の製造において、Ｄ
ＲＡＭのゲート−ＳＡＣ技術とロジックＬＳＩのＬ−Ｓ
ＡＣ技術とを両立させることができるので、大容量のＤ
ＲＡＭと高性能のロジックＬＳＩとを混載したシステム
ＬＳＩを歩留まりよく製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるシステムＬＳＩの
一部を構成するＤＲＡＭの等価回路図である。
【図２】本発明の実施の形態１であるシステムＬＳＩの
一部を構成するＳＲＡＭの等価回路図である。
【図３】本発明の実施の形態１であるシステムＬＳＩの
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるシステムＬＳＩの
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるシステムＬＳＩの
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるシステムＬＳＩの
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるシステムＬＳＩの
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるシステムＬＳＩの
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるシステムＬＳＩの
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態２であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態３であるシステムＬＳＩ
の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ゲート酸化膜 ６ 酸化シリコン膜 ７ 多結晶シリコン膜 ７Ａ〜７Ｄ ゲート電極 ８ ゲート電極用導電膜 ８Ａ〜８Ｄ ゲート電極 ９ 窒化シリコン膜 １０ フォトレジスト膜 １１ ｎ型半導体領域 １２ ｎ- 型半導体領域 １３ ｐ- 型半導体領域 １５ サイドウォールスペーサ １６ ｎ+ 型半導体領域 １７ ｐ+ 型半導体領域 １９ 酸化シリコン膜 ２０ａ Ｃｏ膜 ２０ Ｃｏシリサイド層 ２１ 窒化シリコン膜 ２２ 酸化シリコン膜 ２３ フォトレジスト膜 ２４、２５ コンタクトホール ２６ プラグ ２８ 酸化シリコン膜 ３０ スルーホール ３１〜３４ コンタクトホール ３６ プラグ ３７〜４０ 配線 ４１ 酸化シリコン膜 ４２ スルーホール ４３ プラグ ４４ 窒化シリコン膜 ４５ 酸化シリコン膜 ４６ 凹溝 ４７ 下部電極 ４７ａ 多結晶シリコン膜 ４８ スピンオングラス膜 ４９ フォトレジスト膜 ５０ 酸化タンタル膜 ５１ 上部電極 ５２ 酸化シリコン膜 ５３ スルーホール ５４ プラグ ５５〜５７ 配線 ６０ フォトレジスト膜 ６１ 窒化シリコン膜 ６３ 窒化シリコン膜 ６４、６５ コンタクトホール ６６ プラグ ７０ フォトレジスト膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＣ メモリセル Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ 負荷用ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宿利 章二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5F033 AA02 AA12 AA13 BA02 BA15 BA24 BA25 BA33 BA37 EA02 EA25 EA28 5F038 AC05 AC09 AC10 AC15 CA10 EZ14 EZ15 EZ18 EZ20 5F083 AD25 BS07 GA06 GA28 JA14 JA15 JA35 JA39 JA56 MA02 MA06 MA16 MA18 NA01 PR03 PR05 PR06 PR10 PR29 PR40 PR43 PR53

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板の主面の第１領域に第
    １導体層からなる複数の第１ゲート電極と前記第１ゲー
    ト電極を覆う第１絶縁層とを形成し、前記半導体基板の
    主面の第２領域に前記第１導体層からなる複数の第２ゲ
    ート電極を形成し、前記半導体基板の主面の第３領域に
    複数の半導体領域を形成する工程、（ｂ）前記半導体基
    板の主面上に第２絶縁層を形成し、前記第２絶縁層の上
    部に第３絶縁層を形成する工程、（ｃ）前記第１領域に
    形成された前記複数の第１ゲート電極の間の第１スペー
    ス領域を覆う前記第３絶縁層および前記第２絶縁層に第
    １開孔を形成することにより、前記第１スペース領域の
    前記半導体基板の表面を露出する工程、および（ｄ）前
    記第２領域に形成された前記複数の第２ゲート電極を覆
    う前記第３絶縁層および前記第２絶縁層に第２開孔を形
    成することにより、前記第２ゲート電極の表面を露出
    し、前記第３領域に形成された前記複数の半導体領域を
    覆う前記第３絶縁層および前記第２絶縁層に第３開孔を
    形成することにより、前記半導体領域の表面を露出する
    工程を含み、 前記工程（ａ）において、前記複数の第２ゲート電極の
    上部には前記第１絶縁層を形成せず、前記工程（ｃ）に
    おいて、前記第１開孔を前記第１ゲート電極に対して自
    己整合で形成することを特徴とする半導体集積回路装置
    の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１絶縁層および前記第２絶縁層
    は窒化シリコン系の絶縁膜であり、前記第３絶縁層は酸
    化シリコン系の絶縁膜であることを特徴とする半導体集
    積回路装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１開孔を形成する工程は、前記
    第２絶縁層に対する前記第３絶縁層のエッチングレート
    が大きくなる条件で前記第３絶縁層をエッチングした
    後、前記第２絶縁層を異方的にエッチングして、前記第
    １ゲート電極の側壁に第１サイドウォールスペーサを形
    成する工程を含むことを特徴とする半導体集積回路装置
    の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第１開孔の内部に第２導体層を形
    成する工程をさらに含むことを特徴とする半導体集積回
    路装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法であって、前記第１開孔の内部に前記第２導体層
    を形成する工程は、前記第１開孔の内部を含む前記第３
    絶縁層の上部に前記第２導体層を形成する工程と、前記
    第３絶縁層の上部の前記第２導体層を選択的に除去して
    前記第１開孔の内部のみに残す工程とを含むことを特徴
    とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第２開孔および前記第３開孔の内
    部に第３導体層を形成する工程をさらに含むことを特徴
    とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記第２導体層および前記第３導体層
    を形成する工程は、前記第２開孔および前記第３開孔の
    内部を含む前記第３絶縁層の上部に前記第３導体層を形
    成する工程と、前記第３絶縁層の上部の前記第３導体層
    を選択的に除去して前記第２開孔および前記第３開孔の
    内部のみに残す工程とを含むことを特徴とする半導体集
    積回路装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記工程（ｄ）において、前記第２開
    孔を前記第２ゲート電極に対して自己整合で形成するこ
    とを特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項８記載の半導体集積回路装置の製
    造方法であって、前記第２開孔を形成する工程は、前記
    第２絶縁層に対する前記第３絶縁層のエッチングレート
    が大きくなる条件で前記第３絶縁層をエッチングした
    後、前記第２絶縁層を異方的にエッチングすることによ
    り、前記第２ゲート電極の側壁に第２サイドウォールス
    ペーサを形成する工程を含むことを特徴とする半導体集
    積回路装置の製造方法。
  10. 【請求項１０】 請求項１記載の半導体集積回路装置の
    製造方法であって、前記工程（ａ）に先立って、前記第
    ３領域に、前記半導体領域を囲むように選択的に素子分
    離用絶縁膜を形成する工程を有することを特徴とする半
    導体集積回路装置の製造方法。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    の製造方法であって、前記素子分離用絶縁膜を形成する
    工程は、前記半導体基板の主面に溝を形成した後、前記
    溝の内部を含む前記半導体基板の表面に前記素子分離用
    絶縁膜を形成する工程と、前記半導体基板の表面の前記
    素子分離用絶縁膜を選択的に除去して前記溝の内部のみ
    に残す工程とを含むことを特徴とする半導体集積回路装
    置の製造方法。
  12. 【請求項１２】 請求項１記載の半導体集積回路装置の
    製造方法であって、前記第３絶縁層を形成する工程は、
    前記第２絶縁層の上部に前記第３絶縁層を堆積した後、
    前記第３絶縁層の表面を化学的および機械的に研磨する
    工程を含むことを特徴とする半導体集積回路装置の製造
    方法。
  13. 【請求項１３】 請求項１記載の半導体集積回路装置の
    製造方法であって、前記第３領域の前記半導体領域の表
    面にシリサイド層を形成する工程をさらに含むことを特
    徴とする半導体集積回路装置の製造方法。
  14. 【請求項１４】 請求項１記載の半導体集積回路装置の
    製造方法であって、前記工程（ａ）工程に先立って、前
    記半導体基板の主面に第１導体層および第１絶縁層を形
    成するとをさらに含むことを特徴とする半導体集積回路
    装置の製造方法。
  15. 【請求項１５】 第１ＭＩＳＦＥＴと容量素子とを直列
    に接続したメモリセルが行列状に配置された第１メモリ
    セル領域と、第２ＭＩＳＦＥＴが複数形成された第２回
    路領域とを有する半導体集積回路装置の製造方法であっ
    て、（ａ）半導体基板の主面上に第１導体層を形成した
    後、前記第２回路領域の前記第１導体層を選択的にパタ
    ーニングすることにより、前記第２回路領域に前記第２
    ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセ
    ル領域に前記第１導体層を残す工程、（ｂ）前記半導体
    基板の主面上に第１絶縁層を形成した後、前記第１メモ
    リセル領域の前記第１絶縁層および前記第１導体層を選
    択的にパターニングすることにより、前記第１メモリセ
    ル領域に前記第１絶縁層で覆われた前記第１ＭＩＳＦＥ
    Ｔのゲート電極を形成し、前記第２回路領域に前記第１
    絶縁層を残す工程、（ｃ）前記半導体基板の主面上に第
    ２絶縁層を形成した後、前記第２絶縁層の上部に第３絶
    縁層を形成する工程、（ｄ）前記第１ＭＩＳＦＥＴのゲ
    ート電極の間のスペース領域を覆う前記第３絶縁層およ
    び前記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電
    極に対して自己整合で第１開孔を形成することにより、
    前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を
    露出する工程、（ｅ）前記第２ＭＩＳＦＥＴのゲート電
    極の上部を覆う前記第３絶縁層および前記第２絶縁層に
    第２開孔を形成することにより、前記第２ＭＩＳＦＥＴ
    のゲート電極の表面を露出し、前記第２ＭＩＳＦＥＴの
    ソースまたはドレインの上部を覆う前記第３絶縁層およ
    び前記第２絶縁層に第３開孔を形成することにより、前
    記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露
    出する工程、を含むことを特徴とする半導体集積回路装
    置の製造方法。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記工程（ａ）に先立って、前記
    第２回路領域の前記第２ＭＩＳＦＥＴを囲むように選択
    的に素子分離用絶縁膜を形成することを特徴とする半導
    体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記第１絶縁層および前記第２絶
    縁層は窒化シリコン系の絶縁膜であり、前記第３絶縁層
    は酸化シリコン系の絶縁膜であることを特徴とする半導
    体集積回路装置の製造方法。
  18. 【請求項１８】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記第１開孔を形成する工程は、
    前記第２絶縁層に対する前記第３絶縁層のエッチングレ
    ートが大きくなる条件で前記第３絶縁層をエッチングし
    た後、前記第２絶縁層を異方的にエッチングすることに
    より、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイ
    ドウォールスペーサを形成する工程を含むことを特徴と
    する半導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記第３絶縁層を形成する工程
    は、前記第２絶縁層の上部に前記第３絶縁層を堆積した
    後、前記第３絶縁層の表面を化学的および機械的に研磨
    する工程を含むことを特徴とする半導体集積回路装置の
    製造方法。
  20. 【請求項２０】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記第１開孔の内部に第２導体層
    を形成する工程をさらに含むことを特徴とする半導体集
    積回路装置の製造方法。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法であって、前記第１開孔の内部に前記第２導
    体層を形成する工程は、前記第１開孔の内部を含む前記
    第３絶縁層の上部に前記第２導体層を形成する工程と、
    前記第３絶縁層の上部の前記第２導体層を選択的に除去
    して前記第１開孔の内部のみに残す工程とを含むことを
    特徴とする半導体集積回路装置の製造方法。
  22. 【請求項２２】 請求項２０記載の半導体集積回路装置
    の製造方法であって、前記第３絶縁層の上部に、前記第
    ２導体層を介して前記第１ＭＩＳＦＥＴのソースまたは
    ドレインと電気的に接続される容量素子を形成する工程
    をさらに含むことを特徴とする半導体集積回路装置の製
    造方法。
  23. 【請求項２３】 請求項２２記載の半導体集積回路装置
    の製造方法であって、前記容量素子を形成する工程は、
    前記第３絶縁層の上部に、前記第２導体層と電気的に接
    続される第１電極を形成する工程と、前記第１電極の上
    部に、前記容量素子の誘電体膜を形成する工程と、前記
    誘電体膜の上部に第２電極を形成する工程とをさらに含
    むことを特徴とする半導体集積回路装置の製造方法。
  24. 【請求項２４】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記第２開孔および前記第３開孔
    の内部に第３導体層を形成する工程をさらに含むことを
    特徴とする半導体集積回路装置の製造方法。
  25. 【請求項２５】 請求項２４記載の半導体集積回路装置
    の製造方法であって、前記第３導体層を形成する工程
    は、前記第２開孔および前記第３開孔の内部を含む前記
    第３絶縁層の上部に前記第３導体層を形成する工程と、
    前記第３絶縁層の上部の前記第３導体層を選択的に除去
    して前記第２開孔および前記第３開孔の内部のみに残す
    工程とを含むことを特徴とする半導体集積回路装置の製
    造方法。
  26. 【請求項２６】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記第２ＭＩＳＦＥＴのソースま
    たはドレインの表面にシリサイド層を形成する工程をさ
    らに含むことを特徴とする半導体集積回路装置の製造方
    法。
  27. 【請求項２７】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記複数の第２ＭＩＳＦＥＴは、
    ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦ
    ＥＴからなることを特徴とする半導体集積回路装置の製
    造方法。
  28. 【請求項２８】 請求項１５記載の半導体集積回路装置
    の製造方法であって、前記第３絶縁層の上部に第３導体
    層を形成した後、前記第３導体層をパターニングするこ
    とにより、前記第１開孔を通じて前記第１ＭＩＳＦＥＴ
    のソースまたはドレインと電気的に接続されるビット線
    を形成し、前記第２開孔を通じて前記第２ＭＩＳＦＥＴ
    のゲート電極と電気的に接続される第１配線を形成し、
    前記第３開孔を通じて前記第２ＭＩＳＦＥＴのソースま
    たはドレインと電気的に接続される第２配線を形成する
    工程をさらに含むことを特徴とする半導体集積回路装置
    の製造方法。
  29. 【請求項２９】 第１ＭＩＳＦＥＴと容量素子とを直列
    に接続したメモリセルが行列状に配置された第１メモリ
    セル領域と、第２ＭＩＳＦＥＴが複数形成された第２回
    路領域とを有する半導体集積回路装置の製造方法であっ
    て、（ａ）半導体基板の主面上に第１導体層を形成した
    後、前記第１導体層をパターニングすることにより、前
    記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を
    形成し、前記第１メモリセル領域に前記第１導体層を残
    す工程、（ｂ）前記第２ＭＩＳＦＥＴのゲート電極の側
    壁にサイドウォールスペーサを形成する工程、（ｃ）前
    記第２ＭＩＳＦＥＴのゲート電極の両側の前記半導体基
    板に、前記第２ＭＩＳＦＥＴのソース、ドレインを構成
    する半導体領域を形成する工程、（ｄ）前記半導体基板
    の主面上に高融点金属層を形成した後、前記半導体基板
    を熱処理することにより、前記第２ＭＩＳＦＥＴのゲー
    ト電極およびソース、ドレインの表面と、前記第１メモ
    リセル領域に残った前記第１導体層の表面とにシリサイ
    ド層を形成する工程、（ｅ）前記半導体基板の主面上に
    第１絶縁層を形成した後、前記第１メモリセル領域の前
    記第１絶縁層および前記第１導体層を選択的にパターニ
    ングすることにより、前記第１メモリセル領域に前記第
    １絶縁層で覆われた前記第１ＭＩＳＦＥＴのゲート電極
    を形成し、前記第２回路領域に前記第１絶縁層を残す工
    程、（ｆ）前記半導体基板の主面上に第２絶縁層を形成
    した後、前記第２絶縁層の上部に第３絶縁層を形成する
    工程、（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間の
    スペース領域を覆う前記第３絶縁層および前記第２絶縁
    層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己
    整合で第１開孔を形成することにより、前記第１ＭＩＳ
    ＦＥＴのソースまたはドレインの表面を露出する工程、
    （ｈ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う
    前記第３絶縁層および前記第２絶縁層に第２開孔を形成
    することにより、前記第２ＭＩＳＦＥＴのゲート電極の
    表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはド
    レインの上部を覆う前記第３絶縁層および前記第２絶縁
    層に第３開孔を形成することにより、前記第２ＭＩＳＦ
    ＥＴのソースまたはドレインの表面を露出する工程、を
    含むことを特徴とする半導体集積回路装置の製造方法。
  30. 【請求項３０】 請求項２９記載の半導体集積回路装置
    の製造方法であって、前記工程（ａ）に先立って、前記
    第２回路領域の前記ＭＩＳＦＥＴを囲むように選択的に
    素子分離用絶縁膜を形成する工程を有することを特徴と
    する半導体集積回路装置の製造方法。
  31. 【請求項３１】 請求項２９記載の半導体集積回路装置
    の製造方法であって、前記第１絶縁層および前記第２絶
    縁層は窒化シリコン系の絶縁膜であり、前記第３絶縁層
    は酸化シリコン系の絶縁膜であることを特徴とする半導
    体集積回路装置の製造方法。
  32. 【請求項３２】 請求項２９記載の半導体集積回路装置
    の製造方法であって、前記第１開孔を形成する工程は、
    前記第２絶縁層に対する前記第３絶縁層のエッチングレ
    ートが大きくなる条件で前記第３絶縁層をエッチングし
    た後、前記第２絶縁層を異方的にエッチングすることに
    より、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイ
    ドウォールスペーサを形成する工程を含むことを特徴と
    する半導体集積回路装置の製造方法。
  33. 【請求項３３】 請求項２９記載の半導体集積回路装置
    の製造方法であって、前記第１開孔の内部に第２導体層
    を形成する工程をさらに含むことを特徴とする半導体集
    積回路装置の製造方法。
  34. 【請求項３４】 請求項２９記載の半導体集積回路装置
    の製造方法であって、前記第３絶縁層の上部に、前記第
    ２導体層を介して前記第１ＭＩＳＦＥＴのソースまたは
    ドレインと電気的に接続される容量素子を形成する工程
    をさらに含むことを特徴とする半導体集積回路装置の製
    造方法。
  35. 【請求項３５】 請求項２９記載の半導体集積回路装置
    の製造方法であって、前記第３絶縁層の上部に第３導体
    層を形成した後、前記第３導体層をパターニングするこ
    とにより、前記第１開孔を通じて前記第１ＭＩＳＦＥＴ
    のソースまたはドレインと電気的に接続されるビット線
    を形成し、前記第２開孔を通じて前記第２ＭＩＳＦＥＴ
    のゲート電極と電気的に接続される第１配線を形成し、
    前記第３開孔を通じて前記第２ＭＩＳＦＥＴのソースま
    たはドレインと電気的に接続される第２配線を形成する
    工程をさらに含むことを特徴とする半導体集積回路装置
    の製造方法。
  36. 【請求項３６】 請求項２９記載の半導体集積回路装置
    の製造方法であって、前記高融点金属層は、コバルトま
    たはチタンからなることを特徴とする半導体集積回路装
    置の製造方法。
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