JP2003023111A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 73
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 51
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 51
- 239000010410 layer Substances 0.000 claims description 138
- 239000011229 interlayer Substances 0.000 claims description 63
- 238000005530 etching Methods 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 45
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 18
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 25
- 229920005591 polysilicon Polymers 0.000 abstract description 25
- 210000004027 cell Anatomy 0.000 description 56
- 229910052581 Si3N4 Inorganic materials 0.000 description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 41
- 230000004888 barrier function Effects 0.000 description 28
- 238000003860 storage Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 210000002945 adventitial reticular cell Anatomy 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 108050001922 30S ribosomal protein S17 Proteins 0.000 description 1
- 206010001513 AIDS related complex Diseases 0.000 description 1
- 101000722833 Geobacillus stearothermophilus 30S ribosomal protein S16 Proteins 0.000 description 1
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 1
- 102100034184 Macrophage scavenger receptor types I and II Human genes 0.000 description 1
- 101710134306 Macrophage scavenger receptor types I and II Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 102100024237 Stathmin Human genes 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【課題】 従来の半導体装置は、通常のコンタクトとシ
ェアードコンタクトとを同時に形成することが難しくな
り、接合リーク不良やコンタクト抵抗の上昇が発生する
等の課題があった。 【解決手段】 ロジックＳＲＡＭ部のゲート配線６の側
壁に形成するサイドウォール９と、拡散層１１の表面に
形成するシリサイド層１３とゲート配線６のシリサイド
層１５とを電気的に接続するドープトポリシリコン１８
と、ドープトポリシリコン１８と第１層アルミ配線とを
電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部
の拡散層１１の表面のシリサイド層と第１層アルミ配線
とを電気的に接続するＷプラグ２５とを備えるものであ
る。
ェアードコンタクトとを同時に形成することが難しくな
り、接合リーク不良やコンタクト抵抗の上昇が発生する
等の課題があった。 【解決手段】 ロジックＳＲＡＭ部のゲート配線６の側
壁に形成するサイドウォール９と、拡散層１１の表面に
形成するシリサイド層１３とゲート配線６のシリサイド
層１５とを電気的に接続するドープトポリシリコン１８
と、ドープトポリシリコン１８と第１層アルミ配線とを
電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部
の拡散層１１の表面のシリサイド層と第１層アルミ配線
とを電気的に接続するＷプラグ２５とを備えるものであ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭとＳＲ
ＡＭとが混載する半導体装置において、特にＳＲＡＭの
セル面積を縮小するのに有効なシェアードコンタクトを
容易に形成できる構造を有する半導体装置およびその製
造方法に関するものである。
ＡＭとが混載する半導体装置において、特にＳＲＡＭの
セル面積を縮小するのに有効なシェアードコンタクトを
容易に形成できる構造を有する半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】図９は、従来の半導体装置に用いられる
ＳＲＡＭのメモリセルを示す回路図である。図９におい
て、１０１，１０２は負荷の役割をするＰＭＯＳロード
トランジスタ、１０３，１０４は電荷を引き抜く役割を
するＮＭＯＳドライブトランジスタ、１０５，１０６は
情報をビット線に引き出す役割をするＮＭＯＳアクセス
トランジスタ、Ｖｃｃは電源ライン、ＧＮＤはグランド
ライン、ＷＬはワード線である。また、ＮＭＯＳアクセ
ストランジスタ１０５がビット線‘ＢＬ’に接続し、Ｎ
ＭＯＳアクセストランジスタ１０６がビットバー線‘／
ＢＬ’に接続している。
ＳＲＡＭのメモリセルを示す回路図である。図９におい
て、１０１，１０２は負荷の役割をするＰＭＯＳロード
トランジスタ、１０３，１０４は電荷を引き抜く役割を
するＮＭＯＳドライブトランジスタ、１０５，１０６は
情報をビット線に引き出す役割をするＮＭＯＳアクセス
トランジスタ、Ｖｃｃは電源ライン、ＧＮＤはグランド
ライン、ＷＬはワード線である。また、ＮＭＯＳアクセ
ストランジスタ１０５がビット線‘ＢＬ’に接続し、Ｎ
ＭＯＳアクセストランジスタ１０６がビットバー線‘／
ＢＬ’に接続している。
【０００３】図１０は、従来の半導体装置に用いられる
ＳＲＡＭのメモリセルを示すレイアウト図であり、図９
に示された回路図をレイアウトした一例を示している。
図１０において、図９と同一符号は同一または相当部分
を示すのでその説明を省略する。１１１はＰＭＯＳロー
ドトランジスタ１０１及びＮＭＯＳドライブトランジス
タ１０３のゲート、１１２はＰＭＯＳロードトランジス
タ１０２及びＮＭＯＳドライブトランジスタ１０４のゲ
ート、１１３はＮＭＯＳアクセストランジスタ１０５の
ゲート、１１４はＮＭＯＳアクセストランジスタ１０６
のゲートである。
ＳＲＡＭのメモリセルを示すレイアウト図であり、図９
に示された回路図をレイアウトした一例を示している。
図１０において、図９と同一符号は同一または相当部分
を示すのでその説明を省略する。１１１はＰＭＯＳロー
ドトランジスタ１０１及びＮＭＯＳドライブトランジス
タ１０３のゲート、１１２はＰＭＯＳロードトランジス
タ１０２及びＮＭＯＳドライブトランジスタ１０４のゲ
ート、１１３はＮＭＯＳアクセストランジスタ１０５の
ゲート、１１４はＮＭＯＳアクセストランジスタ１０６
のゲートである。
【０００４】また、図１０において、１１５はＮＭＯＳ
ドライブトランジスタ１０３及びＮＭＯＳアクセストラ
ンジスタ１０５の活性領域上コンタクト、１１６はＰＭ
ＯＳロードトランジスタ１０２及びＮＭＯＳドライブト
ランジスタ１０４のゲート上コンタクト、１１７はＰＭ
ＯＳロードトランジスタ１０１の活性領域上コンタク
ト、１１８はＰＭＯＳロードトランジスタ１０２の活性
領域上コンタクト、１１９はＰＭＯＳロードトランジス
タ１０１及びＮＭＯＳドライブトランジスタ１０３のゲ
ート上コンタクト、１２０はＮＭＯＳドライブトランジ
スタ１０４及びＮＭＯＳアクセストランジスタ１０６の
活性領域上コンタクト、１２１は活性領域上コンタクト
１１５，１１７及びゲート上コンタクト１１６を接続す
る第１層アルミ配線、１２２は活性領域上コンタクト１
１８，１２０及びゲート上コンタクト１１９を接続する
第１層アルミ配線、１２３はＰＭＯＳロードトランジス
タ１０１に接続する第１層アルミ配線、１２４はＰＭＯ
Ｓロードトランジスタ１０２の活性領域上コンタクト、
１２５は活性領域上コンタクト１２４に接続する第１層
アルミ配線である。
ドライブトランジスタ１０３及びＮＭＯＳアクセストラ
ンジスタ１０５の活性領域上コンタクト、１１６はＰＭ
ＯＳロードトランジスタ１０２及びＮＭＯＳドライブト
ランジスタ１０４のゲート上コンタクト、１１７はＰＭ
ＯＳロードトランジスタ１０１の活性領域上コンタク
ト、１１８はＰＭＯＳロードトランジスタ１０２の活性
領域上コンタクト、１１９はＰＭＯＳロードトランジス
タ１０１及びＮＭＯＳドライブトランジスタ１０３のゲ
ート上コンタクト、１２０はＮＭＯＳドライブトランジ
スタ１０４及びＮＭＯＳアクセストランジスタ１０６の
活性領域上コンタクト、１２１は活性領域上コンタクト
１１５，１１７及びゲート上コンタクト１１６を接続す
る第１層アルミ配線、１２２は活性領域上コンタクト１
１８，１２０及びゲート上コンタクト１１９を接続する
第１層アルミ配線、１２３はＰＭＯＳロードトランジス
タ１０１に接続する第１層アルミ配線、１２４はＰＭＯ
Ｓロードトランジスタ１０２の活性領域上コンタクト、
１２５は活性領域上コンタクト１２４に接続する第１層
アルミ配線である。
【０００５】なお、第１層アルミ配線１２１は、ＰＭＯ
Ｓロードトランジスタ１０１及びＮＭＯＳドライブトラ
ンジスタ１０３の出力をＰＭＯＳロードトランジスタ１
０２及びＮＭＯＳドライブトランジスタ１０４のゲート
１１２につなぐクロスカップル部であり、第１層アルミ
配線１２２は、ＰＭＯＳロードトランジスタ１０２及び
ＮＭＯＳドライブトランジスタ１０４の出力をＰＭＯＳ
ロードトランジスタ１０１及びＮＭＯＳドライブトラン
ジスタ１０３のゲート１１１につなぐクロスカップル部
である。また、スルーホール及び第２層以上のアルミ配
線は、図示を省略している。図１０に示されたレイアウ
トの一例では、各コンタクト１１５〜１２０，１２４は
それぞれ単独で配置されている。この明細書において、
これら単独で配置される各コンタクト１１５〜１２０，
１２４を通常のコンタクトと称する場合がある。
Ｓロードトランジスタ１０１及びＮＭＯＳドライブトラ
ンジスタ１０３の出力をＰＭＯＳロードトランジスタ１
０２及びＮＭＯＳドライブトランジスタ１０４のゲート
１１２につなぐクロスカップル部であり、第１層アルミ
配線１２２は、ＰＭＯＳロードトランジスタ１０２及び
ＮＭＯＳドライブトランジスタ１０４の出力をＰＭＯＳ
ロードトランジスタ１０１及びＮＭＯＳドライブトラン
ジスタ１０３のゲート１１１につなぐクロスカップル部
である。また、スルーホール及び第２層以上のアルミ配
線は、図示を省略している。図１０に示されたレイアウ
トの一例では、各コンタクト１１５〜１２０，１２４は
それぞれ単独で配置されている。この明細書において、
これら単独で配置される各コンタクト１１５〜１２０，
１２４を通常のコンタクトと称する場合がある。
【０００６】図１１は、従来の半導体装置に用いられる
ＳＲＡＭのメモリセルを示すレイアウト図であり、図１
０に示されたレイアウト図に対しシェアードコンタクト
を用いてセル面積を縮小した一例を示している。図１１
において、図１０と同一符号は同一または相当部分を示
すのでその説明を省略する。１３１はゲート上コンタク
ト１１６及び活性領域上コンタクト１１７を一つのコン
タクトによって形成するシェアードコンタクト、１３２
はゲート上コンタクト１１９及び活性領域上コンタクト
１１８を一つのコンタクトによって形成するシェアード
コンタクトである。図１１に示されたように、ゲート幅
方向のセル寸法が短くなるので、ＳＲＡＭのセル面積を
縮小することができる。
ＳＲＡＭのメモリセルを示すレイアウト図であり、図１
０に示されたレイアウト図に対しシェアードコンタクト
を用いてセル面積を縮小した一例を示している。図１１
において、図１０と同一符号は同一または相当部分を示
すのでその説明を省略する。１３１はゲート上コンタク
ト１１６及び活性領域上コンタクト１１７を一つのコン
タクトによって形成するシェアードコンタクト、１３２
はゲート上コンタクト１１９及び活性領域上コンタクト
１１８を一つのコンタクトによって形成するシェアード
コンタクトである。図１１に示されたように、ゲート幅
方向のセル寸法が短くなるので、ＳＲＡＭのセル面積を
縮小することができる。
【０００７】図１２は、従来の半導体装置におけるＳＲ
ＡＭの製造工程を示す断面図であり、図１１に示された
Ａ−Ａ’線における断面図に相当する。図１２におい
て、２０１はシリコン基板内ウェル部、２０２は分離酸
化膜、２０３はゲート酸化膜、２０４はゲート１１２に
相当するゲート電極、２０５はゲート１１１の配線部に
相当するゲート配線、２０６はゲート電極２０４の側壁
に形成するサイドウォール、２０７はゲート配線２０５
の側壁に形成するサイドウォール、２０８はソースドレ
インの拡散層、２０９は拡散層２０８上のシリサイド
層、２１０はゲート電極２０４上のシリサイド層、２１
１はゲート配線２０５上のシリサイド層、２１２はシリ
コン窒化膜である。
ＡＭの製造工程を示す断面図であり、図１１に示された
Ａ−Ａ’線における断面図に相当する。図１２におい
て、２０１はシリコン基板内ウェル部、２０２は分離酸
化膜、２０３はゲート酸化膜、２０４はゲート１１２に
相当するゲート電極、２０５はゲート１１１の配線部に
相当するゲート配線、２０６はゲート電極２０４の側壁
に形成するサイドウォール、２０７はゲート配線２０５
の側壁に形成するサイドウォール、２０８はソースドレ
インの拡散層、２０９は拡散層２０８上のシリサイド
層、２１０はゲート電極２０４上のシリサイド層、２１
１はゲート配線２０５上のシリサイド層、２１２はシリ
コン窒化膜である。
【０００８】また、図１２において、２１３はシリコン
酸化膜で形成するコンタクト層間膜、２１４，２１５は
コンタクトの底面および側壁に形成するバリアメタル、
２１６，２１７はコンタクトホール内に形成するタング
ステンプラグ（以下、Ｗプラグと表記する）、２１８，
２１９はバリアメタル、２２０，２２１はアルミ配線、
２２２，２２３はフォトリソグラフィ工程における反射
防止膜として形成するＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃ
ｔｉｖｅ Ｃｏａｔ）膜である。なお、活性領域上コン
タクト１２４はバリアメタル２１４とＷプラグ２１６と
を形成する部分に相当し、シェアードコンタクト１３２
はバリアメタル２１５とＷプラグ２１７とを形成する部
分に相当し、第１層アルミ配線１２２はバリアメタル２
１８，アルミ配線２２０，ＡＲＣ膜２２２を形成する部
分に相当し、第１層アルミ配線１２５はバリアメタル２
１９，アルミ配線２２１，ＡＲＣ膜２２３を形成する部
分に相当する。また、活性領域上コンタクト１２４とシ
ェアードコンタクト１３２は、同じ工程で形成されるも
のであり、それぞれ別々のフォトリソグラフィ工程，エ
ッチング工程等を経て形成されるものではない。なお、
断面図には記載されていないが、ゲート１１３，１１４
上のコンタクトも、活性領域上コンタクト１２４やシェ
アードコンタクト１３２と同じ工程で形成される。
酸化膜で形成するコンタクト層間膜、２１４，２１５は
コンタクトの底面および側壁に形成するバリアメタル、
２１６，２１７はコンタクトホール内に形成するタング
ステンプラグ（以下、Ｗプラグと表記する）、２１８，
２１９はバリアメタル、２２０，２２１はアルミ配線、
２２２，２２３はフォトリソグラフィ工程における反射
防止膜として形成するＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃ
ｔｉｖｅ Ｃｏａｔ）膜である。なお、活性領域上コン
タクト１２４はバリアメタル２１４とＷプラグ２１６と
を形成する部分に相当し、シェアードコンタクト１３２
はバリアメタル２１５とＷプラグ２１７とを形成する部
分に相当し、第１層アルミ配線１２２はバリアメタル２
１８，アルミ配線２２０，ＡＲＣ膜２２２を形成する部
分に相当し、第１層アルミ配線１２５はバリアメタル２
１９，アルミ配線２２１，ＡＲＣ膜２２３を形成する部
分に相当する。また、活性領域上コンタクト１２４とシ
ェアードコンタクト１３２は、同じ工程で形成されるも
のであり、それぞれ別々のフォトリソグラフィ工程，エ
ッチング工程等を経て形成されるものではない。なお、
断面図には記載されていないが、ゲート１１３，１１４
上のコンタクトも、活性領域上コンタクト１２４やシェ
アードコンタクト１３２と同じ工程で形成される。
【０００９】上述したような、従来の半導体装置が開示
されている文献としては、例えば、特許第３０６４９９
９号公報およびＵＳＰ６，０３１，２７１がある。
されている文献としては、例えば、特許第３０６４９９
９号公報およびＵＳＰ６，０３１，２７１がある。
【００１０】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、ＤＲＡＭとＳＲＡＭと
が混載するシステムＬＳＩにおいて、ＤＲＡＭのキャパ
シタ層を形成するためにコンタクト層間膜の膜厚が厚く
なるので、通常のコンタクトとシェアードコンタクトと
を同時に形成することが難しくなり、接合リーク不良や
コンタクト抵抗の上昇が発生する等の課題があった。
上のように構成されているので、ＤＲＡＭとＳＲＡＭと
が混載するシステムＬＳＩにおいて、ＤＲＡＭのキャパ
シタ層を形成するためにコンタクト層間膜の膜厚が厚く
なるので、通常のコンタクトとシェアードコンタクトと
を同時に形成することが難しくなり、接合リーク不良や
コンタクト抵抗の上昇が発生する等の課題があった。
【００１１】従来技術の問題点について詳細に説明す
る。図１２に示された従来の半導体装置におけるＳＲＡ
Ｍの製造工程において、コンタクト層間膜２１３の膜厚
は０．５〜０．８μｍであり、活性領域上コンタクト１
２４とシェアードコンタクト１３２とを同時に形成する
ことが可能である。一方、ＤＲＡＭとＳＲＡＭとが混載
するシステムＬＳＩの製造工程において、ＤＲＡＭのキ
ャパシタ層を形成するためにコンタクト層間膜２１３の
膜厚が１．０μｍ〜３．０μｍになるので、活性領域上
コンタクト１２４とシェアードコンタクト１３２とを同
時に形成することが難しくなる。
る。図１２に示された従来の半導体装置におけるＳＲＡ
Ｍの製造工程において、コンタクト層間膜２１３の膜厚
は０．５〜０．８μｍであり、活性領域上コンタクト１
２４とシェアードコンタクト１３２とを同時に形成する
ことが可能である。一方、ＤＲＡＭとＳＲＡＭとが混載
するシステムＬＳＩの製造工程において、ＤＲＡＭのキ
ャパシタ層を形成するためにコンタクト層間膜２１３の
膜厚が１．０μｍ〜３．０μｍになるので、活性領域上
コンタクト１２４とシェアードコンタクト１３２とを同
時に形成することが難しくなる。
【００１２】また、図１２において、シリコン窒化膜２
１２は、シリコン酸化膜で形成するコンタクト層間膜２
１３に対して例えばドライエッチング法を用いて活性領
域上コンタクト１２４とシェアードコンタクト１３２と
を形成する際に、エッチングレートの差を利用した選択
エッチング法によってコンタクト層間膜２１３のエッチ
ングを止める役割を持つ。即ち、シリコン窒化膜２１２
はエッチング工程のストッパ層である。しかし、シリコ
ン窒化膜２１２は、サイドウォール２０７を覆うように
堆積している部分が、平坦な部分に比べてシリコン酸化
膜との選択比が低く、更に、コンタクト層間膜２１３の
膜厚が厚い場合には、シェアードコンタクト１３２を形
成するエッチング工程においてオーバーエッチング時間
が長くなるので、シリコン窒化膜２１２のサイドウォー
ル２０７を覆うように堆積している部分は、ほとんど除
去される。また、コンタクト層間膜２１３のエッチング
工程の後に行うシリコン窒化膜２１２のエッチング工程
において、サイドウォール（シリコン窒化膜で形成され
ている）２０７は、ほとんど除去される。
１２は、シリコン酸化膜で形成するコンタクト層間膜２
１３に対して例えばドライエッチング法を用いて活性領
域上コンタクト１２４とシェアードコンタクト１３２と
を形成する際に、エッチングレートの差を利用した選択
エッチング法によってコンタクト層間膜２１３のエッチ
ングを止める役割を持つ。即ち、シリコン窒化膜２１２
はエッチング工程のストッパ層である。しかし、シリコ
ン窒化膜２１２は、サイドウォール２０７を覆うように
堆積している部分が、平坦な部分に比べてシリコン酸化
膜との選択比が低く、更に、コンタクト層間膜２１３の
膜厚が厚い場合には、シェアードコンタクト１３２を形
成するエッチング工程においてオーバーエッチング時間
が長くなるので、シリコン窒化膜２１２のサイドウォー
ル２０７を覆うように堆積している部分は、ほとんど除
去される。また、コンタクト層間膜２１３のエッチング
工程の後に行うシリコン窒化膜２１２のエッチング工程
において、サイドウォール（シリコン窒化膜で形成され
ている）２０７は、ほとんど除去される。
【００１３】このため、シェアードコンタクト１３２の
Ｗプラグ２１７およびバリアメタル２１５が、シリサイ
ド層２０９とゲート配線２０５との間にあるサイドウォ
ール２０７と電気的に接続することになる。この部分の
拡散層はＬＤＤ構造のため濃度が薄く、シリサイド化さ
れていないので、接合リーク不良の原因になるという課
題があった。また、コンタクト層間膜２１３に活性領域
上コンタクト１２４とシェアードコンタクト１３２とを
形成するエッチング工程において、シリコン窒化膜２１
２に対する選択比を高くするエッチング条件によってエ
ッチングを行った場合には、活性領域上コンタクト１２
４及びシェアードコンタクト１３２のテーパ角が９０°
より減り極端な順テーパとなる。このため、コンタクト
層間膜２１３の膜厚が厚い場合には、コンタクト１２
４，１３２のボトム径が小さくなるから、コンタクト抵
抗の上昇が発生し、更には、活性領域上コンタクト１２
４，シェアードコンタクト１３２が未開口となる不良が
発生する等の課題があった。
Ｗプラグ２１７およびバリアメタル２１５が、シリサイ
ド層２０９とゲート配線２０５との間にあるサイドウォ
ール２０７と電気的に接続することになる。この部分の
拡散層はＬＤＤ構造のため濃度が薄く、シリサイド化さ
れていないので、接合リーク不良の原因になるという課
題があった。また、コンタクト層間膜２１３に活性領域
上コンタクト１２４とシェアードコンタクト１３２とを
形成するエッチング工程において、シリコン窒化膜２１
２に対する選択比を高くするエッチング条件によってエ
ッチングを行った場合には、活性領域上コンタクト１２
４及びシェアードコンタクト１３２のテーパ角が９０°
より減り極端な順テーパとなる。このため、コンタクト
層間膜２１３の膜厚が厚い場合には、コンタクト１２
４，１３２のボトム径が小さくなるから、コンタクト抵
抗の上昇が発生し、更には、活性領域上コンタクト１２
４，シェアードコンタクト１３２が未開口となる不良が
発生する等の課題があった。
【００１４】この発明は上記のような課題を解決するた
めになされたもので、ＤＲＡＭとＳＲＡＭとが混載する
システムＬＳＩにおいて、ＤＲＡＭのキャパシタ層を形
成するためにコンタクト層間膜の膜厚が厚い場合でも、
通常のコンタクトとシェアードコンタクトとを同時に形
成することが可能であり、接合リーク不良やコンタクト
抵抗の上昇を抑制することができる半導体装置およびそ
の製造方法を得ることを目的とする。
めになされたもので、ＤＲＡＭとＳＲＡＭとが混載する
システムＬＳＩにおいて、ＤＲＡＭのキャパシタ層を形
成するためにコンタクト層間膜の膜厚が厚い場合でも、
通常のコンタクトとシェアードコンタクトとを同時に形
成することが可能であり、接合リーク不良やコンタクト
抵抗の上昇を抑制することができる半導体装置およびそ
の製造方法を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体装
置は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であ
って、ＳＲＡＭのゲート電極側壁に形成するサイドウォ
ールと、サイドウォールと同一のコンタクトホール内に
形成する拡散層表面の第１のシリサイド層とゲート電極
表面の第２のシリサイド層とを電気的に接続する第１の
プラグを有する第１のコンタクトと、第１のコンタクト
と第１の配線層との間に第２のプラグを有し第１のコン
タクトと第１の配線層とを電気的に接続する第２のコン
タクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層
と第２の配線層との間に第２のプラグを有し第３のシリ
サイド層と第２の配線層とを電気的に接続する第３のコ
ンタクトとを備えるものである。
置は、ＤＲＡＭとＳＲＡＭとが混載する半導体装置であ
って、ＳＲＡＭのゲート電極側壁に形成するサイドウォ
ールと、サイドウォールと同一のコンタクトホール内に
形成する拡散層表面の第１のシリサイド層とゲート電極
表面の第２のシリサイド層とを電気的に接続する第１の
プラグを有する第１のコンタクトと、第１のコンタクト
と第１の配線層との間に第２のプラグを有し第１のコン
タクトと第１の配線層とを電気的に接続する第２のコン
タクトと、ＳＲＡＭの拡散層表面の第３のシリサイド層
と第２の配線層との間に第２のプラグを有し第３のシリ
サイド層と第２の配線層とを電気的に接続する第３のコ
ンタクトとを備えるものである。
【００１６】この発明に係る半導体装置は、ＤＲＡＭと
ＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭの
ゲート電極側壁に形成するサイドウォールと、サイドウ
ォールと同一のコンタクトホール内に形成する拡散層表
面の第１のシリサイド層とゲート電極表面の第２のシリ
サイド層とを電気的に接続する第１のプラグを有する第
１のコンタクトと、第１のコンタクトと第１の配線層と
の間に第２のプラグを有し第１のコンタクトと第１の配
線層とを電気的に接続する第２のコンタクトと、ＳＲＡ
Ｍの拡散層表面の第３のシリサイド層に電気的に接続す
る第１のプラグを有する第４のコンタクトと、第４のコ
ンタクトと第２の配線層との間に第２のプラグを有し第
４のコンタクトと第２の配線層とを電気的に接続する第
５のコンタクトとを備えるものである。
ＳＲＡＭとが混載する半導体装置であって、ＳＲＡＭの
ゲート電極側壁に形成するサイドウォールと、サイドウ
ォールと同一のコンタクトホール内に形成する拡散層表
面の第１のシリサイド層とゲート電極表面の第２のシリ
サイド層とを電気的に接続する第１のプラグを有する第
１のコンタクトと、第１のコンタクトと第１の配線層と
の間に第２のプラグを有し第１のコンタクトと第１の配
線層とを電気的に接続する第２のコンタクトと、ＳＲＡ
Ｍの拡散層表面の第３のシリサイド層に電気的に接続す
る第１のプラグを有する第４のコンタクトと、第４のコ
ンタクトと第２の配線層との間に第２のプラグを有し第
４のコンタクトと第２の配線層とを電気的に接続する第
５のコンタクトとを備えるものである。
【００１７】この発明に係る半導体装置は、第１のコン
タクトが、ＤＲＡＭの下部コンタクトと同じ工程におい
て形成するようにしたものである。
タクトが、ＤＲＡＭの下部コンタクトと同じ工程におい
て形成するようにしたものである。
【００１８】この発明に係る半導体装置は、第１のコン
タクト又は第４のコンタクトが、ＤＲＡＭの下部コンタ
クトと同じ工程において形成するようにしたものであ
る。
タクト又は第４のコンタクトが、ＤＲＡＭの下部コンタ
クトと同じ工程において形成するようにしたものであ
る。
【００１９】この発明に係る半導体装置は、第２のコン
タクト又は第３のコンタクトが、ＤＲＡＭの上部コンタ
クトと同じ工程において形成するようにしたものであ
る。
タクト又は第３のコンタクトが、ＤＲＡＭの上部コンタ
クトと同じ工程において形成するようにしたものであ
る。
【００２０】この発明に係る半導体装置は、第２のコン
タクト又は第５のコンタクトが、ＤＲＡＭの上部コンタ
クトと同じ工程において形成するようにしたものであ
る。
タクト又は第５のコンタクトが、ＤＲＡＭの上部コンタ
クトと同じ工程において形成するようにしたものであ
る。
【００２１】この発明に係る半導体装置は、第１のプラ
グが、タングステンを含む金属を用いて形成するように
したものである。
グが、タングステンを含む金属を用いて形成するように
したものである。
【００２２】この発明に係る半導体装置は、第２のコン
タクト又は第５のコンタクトが、第１の絶縁膜と当該第
１の絶縁膜上に積層する第２の絶縁膜に対して、第１の
絶縁膜と第２の絶縁膜とを選択エッチングすることによ
り形成するコンタクトの開口部を有するようにしたもの
である。
タクト又は第５のコンタクトが、第１の絶縁膜と当該第
１の絶縁膜上に積層する第２の絶縁膜に対して、第１の
絶縁膜と第２の絶縁膜とを選択エッチングすることによ
り形成するコンタクトの開口部を有するようにしたもの
である。
【００２３】この発明に係る半導体装置の製造方法は、
ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法
であって、ゲート電極側壁にサイドウォールを形成する
工程と、拡散層表面及びゲート電極表面をシリサイド化
する工程と、第１のコンタクト層間膜を形成する工程
と、第１のコンタクト層間膜にＤＲＡＭの下部コンタク
トの開口部とＳＲＡＭの第１のコンタクトの開口部とを
形成する工程と、ＤＲＡＭの下部コンタクトの開口部と
ＳＲＡＭの第１のコンタクトの開口部に第１のプラグを
形成する工程と、ＤＲＡＭに選択エッチングを行うため
の絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を
形成すると共にＳＲＡＭに第２のコンタクト層間膜を形
成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳ
ＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３の
コンタクトの開口部とを形成する工程と、ＤＲＡＭの上
部コンタクトの開口部とＳＲＡＭの第２のコンタクトの
開口部とＳＲＡＭの第３のコンタクトの開口部に第２の
プラグを形成する工程とを有するものである。
ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法
であって、ゲート電極側壁にサイドウォールを形成する
工程と、拡散層表面及びゲート電極表面をシリサイド化
する工程と、第１のコンタクト層間膜を形成する工程
と、第１のコンタクト層間膜にＤＲＡＭの下部コンタク
トの開口部とＳＲＡＭの第１のコンタクトの開口部とを
形成する工程と、ＤＲＡＭの下部コンタクトの開口部と
ＳＲＡＭの第１のコンタクトの開口部に第１のプラグを
形成する工程と、ＤＲＡＭに選択エッチングを行うため
の絶縁膜を形成する工程と、ＤＲＡＭにキャパシタ層を
形成すると共にＳＲＡＭに第２のコンタクト層間膜を形
成する工程と、ＤＲＡＭの上部コンタクトの開口部とＳ
ＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３の
コンタクトの開口部とを形成する工程と、ＤＲＡＭの上
部コンタクトの開口部とＳＲＡＭの第２のコンタクトの
開口部とＳＲＡＭの第３のコンタクトの開口部に第２の
プラグを形成する工程とを有するものである。
【００２４】この発明に係る半導体装置の製造方法は、
ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法
であって、ゲート電極側壁にサイドウォールを形成する
工程と、拡散層表面及びゲート電極表面をシリサイド化
する工程と、第１のコンタクト層間膜を形成する工程
と、第１のコンタクト層間膜にＤＲＡＭの下部コンタク
トの開口部とＳＲＡＭの第１のコンタクトの開口部とＳ
ＲＡＭの第４のコンタクトの開口部とを形成する工程
と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第
１のコンタクトの開口部とＳＲＡＭの第４のコンタクト
の開口部に第１のプラグを形成する工程と、選択エッチ
ングを行うための絶縁膜を形成する工程と、ＤＲＡＭに
キャパシタ層を形成すると共にＳＲＡＭに第２のコンタ
クト層間膜を形成する工程と、ＤＲＡＭの上部コンタク
トの開口部とＳＲＡＭの第２のコンタクトの開口部とＳ
ＲＡＭの第５のコンタクトの開口部とを形成する工程
と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第
２のコンタクトの開口部とＳＲＡＭの第５のコンタクト
の開口部に第２のプラグを形成する工程とを有するもの
である。
ＤＲＡＭとＳＲＡＭとが混載する半導体装置の製造方法
であって、ゲート電極側壁にサイドウォールを形成する
工程と、拡散層表面及びゲート電極表面をシリサイド化
する工程と、第１のコンタクト層間膜を形成する工程
と、第１のコンタクト層間膜にＤＲＡＭの下部コンタク
トの開口部とＳＲＡＭの第１のコンタクトの開口部とＳ
ＲＡＭの第４のコンタクトの開口部とを形成する工程
と、ＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの第
１のコンタクトの開口部とＳＲＡＭの第４のコンタクト
の開口部に第１のプラグを形成する工程と、選択エッチ
ングを行うための絶縁膜を形成する工程と、ＤＲＡＭに
キャパシタ層を形成すると共にＳＲＡＭに第２のコンタ
クト層間膜を形成する工程と、ＤＲＡＭの上部コンタク
トの開口部とＳＲＡＭの第２のコンタクトの開口部とＳ
ＲＡＭの第５のコンタクトの開口部とを形成する工程
と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第
２のコンタクトの開口部とＳＲＡＭの第５のコンタクト
の開口部に第２のプラグを形成する工程とを有するもの
である。
【００２５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置の製造工程を示す断面図であり、ＤＲＡＭメ
モリセル部（ＤＲＡＭ）及びロジックＳＲＡＭ部（ＳＲ
ＡＭ）の製造工程を示す断面図である。なお、ＤＲＡＭ
メモリセル部及びロジックＳＲＡＭ部はワンチップ上に
混載されており、システムＬＳＩを構成するものであ
る。図１において、１はシリコン基板内ウェル部、２は
分離酸化膜、３はロジックＳＲＡＭ部のゲート酸化膜、
４はＤＲＡＭメモリセル部のゲート酸化膜である。な
お、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩの
製造方法では、ＤＲＡＭメモリセル部とロジックＳＲＡ
Ｍ部の性能を両立させるため、ロジックＳＲＡＭ部のゲ
ート酸化膜３の膜厚を、ＤＲＡＭメモリセル部のゲート
酸化膜４の膜厚より薄くする製造方法、いわゆるデュア
ルオキサイド・プロセスによってゲート酸化膜３，４を
形成する場合がある。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置の製造工程を示す断面図であり、ＤＲＡＭメ
モリセル部（ＤＲＡＭ）及びロジックＳＲＡＭ部（ＳＲ
ＡＭ）の製造工程を示す断面図である。なお、ＤＲＡＭ
メモリセル部及びロジックＳＲＡＭ部はワンチップ上に
混載されており、システムＬＳＩを構成するものであ
る。図１において、１はシリコン基板内ウェル部、２は
分離酸化膜、３はロジックＳＲＡＭ部のゲート酸化膜、
４はＤＲＡＭメモリセル部のゲート酸化膜である。な
お、ＤＲＡＭとＳＲＡＭとが混載するシステムＬＳＩの
製造方法では、ＤＲＡＭメモリセル部とロジックＳＲＡ
Ｍ部の性能を両立させるため、ロジックＳＲＡＭ部のゲ
ート酸化膜３の膜厚を、ＤＲＡＭメモリセル部のゲート
酸化膜４の膜厚より薄くする製造方法、いわゆるデュア
ルオキサイド・プロセスによってゲート酸化膜３，４を
形成する場合がある。
【００２６】また、図１において、５はロジックＳＲＡ
Ｍ部のゲート電極、６はロジックＳＲＡＭ部のゲート配
線（ゲート電極）、７はＤＲＡＭメモリセル部のゲート
電極、８はロジックＳＲＡＭ部のゲート電極５の側壁に
形成されるサイドウォール、９はロジックＳＲＡＭ部の
ゲート配線６の側壁に形成されるサイドウォール、１０
はＤＲＡＭメモリセル部のゲート電極７の側壁に形成さ
れるサイドウォール、１１はロジックＳＲＡＭ部のソー
スドレインの拡散層、１２はＤＲＡＭメモリセル部のソ
ースドレインの拡散層である。
Ｍ部のゲート電極、６はロジックＳＲＡＭ部のゲート配
線（ゲート電極）、７はＤＲＡＭメモリセル部のゲート
電極、８はロジックＳＲＡＭ部のゲート電極５の側壁に
形成されるサイドウォール、９はロジックＳＲＡＭ部の
ゲート配線６の側壁に形成されるサイドウォール、１０
はＤＲＡＭメモリセル部のゲート電極７の側壁に形成さ
れるサイドウォール、１１はロジックＳＲＡＭ部のソー
スドレインの拡散層、１２はＤＲＡＭメモリセル部のソ
ースドレインの拡散層である。
【００２７】さらに、図１において、ロジックＳＲＡＭ
部はシリサイド化する技術が用いられており、１３はロ
ジックＳＲＡＭ部のソースドレインの拡散層１１上に形
成されるシリサイド層（第１のシリサイド層）、１４は
ロジックＳＲＡＭ部のゲート電極５上に形成されるシリ
サイド層、１５はロジックＳＲＡＭ部のゲート配線６上
に形成されるシリサイド層（第２のシリサイド層）であ
る。なお、シリサイド層としては、例えばコバルトシリ
サイド層等が用いられる。
部はシリサイド化する技術が用いられており、１３はロ
ジックＳＲＡＭ部のソースドレインの拡散層１１上に形
成されるシリサイド層（第１のシリサイド層）、１４は
ロジックＳＲＡＭ部のゲート電極５上に形成されるシリ
サイド層、１５はロジックＳＲＡＭ部のゲート配線６上
に形成されるシリサイド層（第２のシリサイド層）であ
る。なお、シリサイド層としては、例えばコバルトシリ
サイド層等が用いられる。
【００２８】さらに、図１において、１６は絶縁膜及び
エッチング工程のストッパ層として形成されるシリコン
窒化膜、１７はシリコン酸化膜で形成されるコンタクト
層間膜（第１のコンタクト層）、１８はロジックＳＲＡ
Ｍ部において上下２つのコンタクトで構成されるシェア
ードコンタクトの下部のコンタクト（第１のコンタク
ト、コンタクトホール）に埋め込まれたドープトポリシ
リコン（第１のプラグ）、１９はＤＲＡＭメモリセル部
において上下２つのコンタクトで構成されるビット線直
接コンタクトにおける下部のコンタクト（下部コンタク
ト）に埋め込まれたドープトポリシリコン（第１のプラ
グ）、２０はストレージノード直接コンタクト（下部コ
ンタクト）に埋め込まれたドープトポリシリコン（第１
のプラグ）、２１はシリコン酸化膜で形成されるロジッ
クＳＲＡＭ部のコンタクト層間膜（第２のコンタクト層
間膜）、２２はロジックＳＲＡＭ部の活性領域上に形成
されたシリサイド層（第３のシリサイド層）と第１層ア
ルミ配線（第２の配線層）を直接接続するコンタクト
（第３のコンタクト）の側壁に形成されるバリアメタ
ル、２３はロジックＳＲＡＭ部において上下２つのコン
タクトで構成されるシェアードコンタクトの上部のコン
タクト（第２のコンタクト）の側壁に形成されるバリア
メタル、２４はＤＲＡＭメモリセル部において上下２つ
のコンタクトで構成されるビット線直接コンタクトにお
ける上部のコンタクト（上部コンタクト）の側壁に形成
されるバリアメタル、２５はロジックＳＲＡＭ部の活性
領域と第１層アルミ配線を直接接続するコンタクトに埋
め込まれたＷプラグ（第２のプラグ）、２６はロジック
ＳＲＡＭ部において上下２つのコンタクトで構成される
シェアードコンタクトの上部のコンタクト（第２のコン
タクト）に埋め込まれ第１層アルミ配線（第１の配線
層）に接続するＷプラグ（第２のプラグ）、２７はＤＲ
ＡＭメモリセル部において上下２つのコンタクトで構成
されるビット線直接コンタクトにおける上部のコンタク
トに埋め込まれたＷプラグ（第２のプラグ）である。
エッチング工程のストッパ層として形成されるシリコン
窒化膜、１７はシリコン酸化膜で形成されるコンタクト
層間膜（第１のコンタクト層）、１８はロジックＳＲＡ
Ｍ部において上下２つのコンタクトで構成されるシェア
ードコンタクトの下部のコンタクト（第１のコンタク
ト、コンタクトホール）に埋め込まれたドープトポリシ
リコン（第１のプラグ）、１９はＤＲＡＭメモリセル部
において上下２つのコンタクトで構成されるビット線直
接コンタクトにおける下部のコンタクト（下部コンタク
ト）に埋め込まれたドープトポリシリコン（第１のプラ
グ）、２０はストレージノード直接コンタクト（下部コ
ンタクト）に埋め込まれたドープトポリシリコン（第１
のプラグ）、２１はシリコン酸化膜で形成されるロジッ
クＳＲＡＭ部のコンタクト層間膜（第２のコンタクト層
間膜）、２２はロジックＳＲＡＭ部の活性領域上に形成
されたシリサイド層（第３のシリサイド層）と第１層ア
ルミ配線（第２の配線層）を直接接続するコンタクト
（第３のコンタクト）の側壁に形成されるバリアメタ
ル、２３はロジックＳＲＡＭ部において上下２つのコン
タクトで構成されるシェアードコンタクトの上部のコン
タクト（第２のコンタクト）の側壁に形成されるバリア
メタル、２４はＤＲＡＭメモリセル部において上下２つ
のコンタクトで構成されるビット線直接コンタクトにお
ける上部のコンタクト（上部コンタクト）の側壁に形成
されるバリアメタル、２５はロジックＳＲＡＭ部の活性
領域と第１層アルミ配線を直接接続するコンタクトに埋
め込まれたＷプラグ（第２のプラグ）、２６はロジック
ＳＲＡＭ部において上下２つのコンタクトで構成される
シェアードコンタクトの上部のコンタクト（第２のコン
タクト）に埋め込まれ第１層アルミ配線（第１の配線
層）に接続するＷプラグ（第２のプラグ）、２７はＤＲ
ＡＭメモリセル部において上下２つのコンタクトで構成
されるビット線直接コンタクトにおける上部のコンタク
トに埋め込まれたＷプラグ（第２のプラグ）である。
【００２９】さらに、図１において、２８はＤＲＡＭメ
モリセル部にのみ形成されるシリコン窒化膜（絶縁
膜）、２９はシリコン酸化膜で形成されるストレージノ
ード層間膜、３０は例えばドープトポリシリコンで形成
されるストレージノード電極、３１は例えばタンタルオ
キサイド膜で形成されるキャパシタ誘電体膜、３２は例
えばチタンナイトライド（ＴｉＮ）膜で形成されるセル
プレート電極、３３はシリコン酸化膜で形成されるセル
プレート電極３２上のコンタクト層間膜である。また、
この明細書において、ストレージノード層間膜２９，ス
トレージノード電極３０，キャパシタ誘電体膜３１，セ
ルプレート電極３２，コンタクト層間膜３３を総称して
キャパシタ層と称する。
モリセル部にのみ形成されるシリコン窒化膜（絶縁
膜）、２９はシリコン酸化膜で形成されるストレージノ
ード層間膜、３０は例えばドープトポリシリコンで形成
されるストレージノード電極、３１は例えばタンタルオ
キサイド膜で形成されるキャパシタ誘電体膜、３２は例
えばチタンナイトライド（ＴｉＮ）膜で形成されるセル
プレート電極、３３はシリコン酸化膜で形成されるセル
プレート電極３２上のコンタクト層間膜である。また、
この明細書において、ストレージノード層間膜２９，ス
トレージノード電極３０，キャパシタ誘電体膜３１，セ
ルプレート電極３２，コンタクト層間膜３３を総称して
キャパシタ層と称する。
【００３０】さらに、図１において、３４はバリアメタ
ル、３５はアルミ配線、３６はフォトリソグラフィ工程
における反射防止膜として形成するＡＲＣ膜である。な
お、第１層アルミ配線は、バリアメタル３４，アルミ配
線３５，ＡＲＣ膜３６を形成する部分に相当する。ま
た、第１層アルミ配線より上の層は、この発明の本質で
はないのでその説明及び図示を省略する。
ル、３５はアルミ配線、３６はフォトリソグラフィ工程
における反射防止膜として形成するＡＲＣ膜である。な
お、第１層アルミ配線は、バリアメタル３４，アルミ配
線３５，ＡＲＣ膜３６を形成する部分に相当する。ま
た、第１層アルミ配線より上の層は、この発明の本質で
はないのでその説明及び図示を省略する。
【００３１】次に製造方法について説明する。図２から
図５は、この発明の実施の形態１による半導体装置の製
造方法を説明するための製造工程を示す断面図である。
先ず、シリコン基板内ウェル部１を例えばイオン注入に
より形成し、次に、分離酸化膜２を例えばＬＯＣＯＳ法
またはＳＴ工法によって選択的に形成する。次に、ゲー
ト酸化膜３，４を例えばデュアルオキサイド・プロセス
によって形成し、次に、ゲート電極５，７とゲート配線
６とを形成する。次に、シリコン窒化膜を堆積及びエッ
チングすることによってサイドウォール８，９，１０を
形成し、次に、例えばコバルト（Ｃｏ）をスパッタし熱
処理を経てコバルトとシリコンとの未反応部分を除去す
ることによってシリサイド層１３，１４，１５としての
コバルトシリサイド層を形成する。次に、シリコン窒化
膜１６を例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）により堆積し、次に、コンタクト層間膜１７を例
えばＣＶＤによって堆積する。次に、コンタクト層間膜
１７を、リフロー又はＣＭＰにより平坦化する。図２
は、以上までの製造工程が実施された断面図を示してい
る。図２において、図１と同一符号は同一または相当部
分を示すのでその説明を省略する。
図５は、この発明の実施の形態１による半導体装置の製
造方法を説明するための製造工程を示す断面図である。
先ず、シリコン基板内ウェル部１を例えばイオン注入に
より形成し、次に、分離酸化膜２を例えばＬＯＣＯＳ法
またはＳＴ工法によって選択的に形成する。次に、ゲー
ト酸化膜３，４を例えばデュアルオキサイド・プロセス
によって形成し、次に、ゲート電極５，７とゲート配線
６とを形成する。次に、シリコン窒化膜を堆積及びエッ
チングすることによってサイドウォール８，９，１０を
形成し、次に、例えばコバルト（Ｃｏ）をスパッタし熱
処理を経てコバルトとシリコンとの未反応部分を除去す
ることによってシリサイド層１３，１４，１５としての
コバルトシリサイド層を形成する。次に、シリコン窒化
膜１６を例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）により堆積し、次に、コンタクト層間膜１７を例
えばＣＶＤによって堆積する。次に、コンタクト層間膜
１７を、リフロー又はＣＭＰにより平坦化する。図２
は、以上までの製造工程が実施された断面図を示してい
る。図２において、図１と同一符号は同一または相当部
分を示すのでその説明を省略する。
【００３２】次に、フォトリソグラフィ工程において、
コンタクト層間膜１７上に塗布したフォトレジストに所
定のパターンを形成し、次に、例えばＲＩＥ装置等を用
いて、コンタクト層間膜１７をエッチングにより加工す
る。このエッチング工程は、シリコン酸化膜とシリコン
窒化膜とを選択エッチングする工程であり、更に、シリ
コン酸化膜で形成されるコンタクト層間膜１７の膜厚は
０．５〜０．８μｍであるので、オーバーエッチングに
よりシリコン窒化膜１６のサイドウォール９を覆うよう
に堆積している部分が、コンタクト層間膜１７をエッチ
ングする際に、除去されることはない。次に、例えばＲ
ＩＥ装置等を用いて、シリコン窒化膜１６をエッチング
により加工する。図３は、以上までの製造工程が実施さ
れた断面図を示している。図３において、図１と同一符
号は同一または相当部分を示すのでその説明を省略す
る。３７はロジックＳＲＡＭ部において上下２つのコン
タクトで構成されるシェアードコンタクトの下部のコン
タクトの開口部（コンタクトホール）、３８はＤＲＡＭ
メモリセル部において上下２つのコンタクトで構成され
るビット線直接コンタクトにおける下部のコンタクトの
開口部、３９はストレージノード直接コンタクトにおけ
るコンタクトの開口部である。なお、図示されないＮＭ
ＯＳアクセストランジスタのゲート上のコンタクトも同
じ工程で形成される。
コンタクト層間膜１７上に塗布したフォトレジストに所
定のパターンを形成し、次に、例えばＲＩＥ装置等を用
いて、コンタクト層間膜１７をエッチングにより加工す
る。このエッチング工程は、シリコン酸化膜とシリコン
窒化膜とを選択エッチングする工程であり、更に、シリ
コン酸化膜で形成されるコンタクト層間膜１７の膜厚は
０．５〜０．８μｍであるので、オーバーエッチングに
よりシリコン窒化膜１６のサイドウォール９を覆うよう
に堆積している部分が、コンタクト層間膜１７をエッチ
ングする際に、除去されることはない。次に、例えばＲ
ＩＥ装置等を用いて、シリコン窒化膜１６をエッチング
により加工する。図３は、以上までの製造工程が実施さ
れた断面図を示している。図３において、図１と同一符
号は同一または相当部分を示すのでその説明を省略す
る。３７はロジックＳＲＡＭ部において上下２つのコン
タクトで構成されるシェアードコンタクトの下部のコン
タクトの開口部（コンタクトホール）、３８はＤＲＡＭ
メモリセル部において上下２つのコンタクトで構成され
るビット線直接コンタクトにおける下部のコンタクトの
開口部、３９はストレージノード直接コンタクトにおけ
るコンタクトの開口部である。なお、図示されないＮＭ
ＯＳアクセストランジスタのゲート上のコンタクトも同
じ工程で形成される。
【００３３】次に、ドープトポリシリコンを例えばＬＰ
−ＣＶＤによって堆積し平坦化することによって各コン
タクトの開口部３７〜３９にドープトポリシリコン１８
〜２０を埋め込む。なお、シリサイド層１３とドープト
ポリシリコン１８とは、金属−シリコン接合であるの
で、オーミック接合となり、ＳＲＡＭ動作には問題ない
抵抗を確保できる。次に、シリコン窒化膜２８を例えば
ＬＰ−ＣＶＤによって堆積し、次に、ロジックＳＲＡＭ
部のシリコン窒化膜２８をフォトリソグラフィ工程とエ
ッチング工程によって除去する。次に、シリコン酸化膜
を堆積し所定の加工を行うことによってストレージノー
ド層間膜２９を形成し、次に、ストレージノード電極３
０，キャパシタ誘電体膜３１，セルプレート電極３２を
順次積層及び加工することによってキャパシタを形成す
る。次に、セルプレート電極３２上のコンタクト層間膜
３３を堆積し平坦化する。また、ロジックＳＲＡＭ部の
コンタクト層間膜２１は、ストレージノード層間膜２９
とコンタクト層間膜３３とから構成される。図４は、以
上までの製造工程が実施された断面図を示している。図
４において、図１と同一符号は同一または相当部分を示
すのでその説明を省略する。
−ＣＶＤによって堆積し平坦化することによって各コン
タクトの開口部３７〜３９にドープトポリシリコン１８
〜２０を埋め込む。なお、シリサイド層１３とドープト
ポリシリコン１８とは、金属−シリコン接合であるの
で、オーミック接合となり、ＳＲＡＭ動作には問題ない
抵抗を確保できる。次に、シリコン窒化膜２８を例えば
ＬＰ−ＣＶＤによって堆積し、次に、ロジックＳＲＡＭ
部のシリコン窒化膜２８をフォトリソグラフィ工程とエ
ッチング工程によって除去する。次に、シリコン酸化膜
を堆積し所定の加工を行うことによってストレージノー
ド層間膜２９を形成し、次に、ストレージノード電極３
０，キャパシタ誘電体膜３１，セルプレート電極３２を
順次積層及び加工することによってキャパシタを形成す
る。次に、セルプレート電極３２上のコンタクト層間膜
３３を堆積し平坦化する。また、ロジックＳＲＡＭ部の
コンタクト層間膜２１は、ストレージノード層間膜２９
とコンタクト層間膜３３とから構成される。図４は、以
上までの製造工程が実施された断面図を示している。図
４において、図１と同一符号は同一または相当部分を示
すのでその説明を省略する。
【００３４】次に、フォトリソグラフィ工程において、
コンタクト層間膜２１，３３上に塗布したフォトレジス
トに所定のパターンを形成し、次に、例えばＲＩＥ装置
等を用いて、シリコン酸化膜をエッチングにより加工す
る。この時のエッチング工程は２ステップで行われる。
先ず、ファーストステップにおいて、シリコン酸化膜を
ドープトポリシリコン及びシリコン窒化膜に対して選択
エッチング可能なエッチング条件によって加工する。即
ち、ＤＲＡＭメモリセル部において、シリコン窒化膜２
８でエッチングが止まるようにコンタクト層間膜３３と
ストレージノード層間膜２９とを順次エッチングする。
また、ロジックＳＲＡＭ部において、ドープトポリシリ
コン１８でエッチングが止まるようにコンタクト層間膜
２１がエッチングされ、シリコン窒化膜１６でエッチン
グが止まるようにコンタクト層間膜２１とコンタクト層
間膜１７とを順次エッチングする。次に、セカンドステ
ップにおいて、シリコン窒化膜をドープトポリシリコン
に対して選択エッチング可能なエッチング条件によって
加工する。即ち、ドープトポリシリコン１８がエッチン
グされないようにＤＲＡＭメモリセル部のシリコン窒化
膜２８とロジックＳＲＡＭ部のシリコン窒化膜１６とを
エッチングする。図５は、以上までの製造工程が実施さ
れた断面図を示している。図５において、図１と同一符
号は同一または相当部分を示すのでその説明を省略す
る。４０はロジックＳＲＡＭ部の活性領域上コンタクト
におけるコンタクトの開口部、４１はロジックＳＲＡＭ
部において上下２つのコンタクトで構成されるシェアー
ドコンタクトの上部のコンタクトの開口部、４２はＤＲ
ＡＭメモリセル部において上下２つのコンタクトで構成
されるビット線直接コンタクトにおける上部のコンタク
トの開口部である。なお、コンタクトの開口部４１にお
いて、アライメント誤差及び寸法バラツキを考慮して予
めシェアードコンタクトの下部のコンタクトの開口部３
７を大きく形成しておけば、コンタクト抵抗の上昇等を
未然に防ぐことができる。
コンタクト層間膜２１，３３上に塗布したフォトレジス
トに所定のパターンを形成し、次に、例えばＲＩＥ装置
等を用いて、シリコン酸化膜をエッチングにより加工す
る。この時のエッチング工程は２ステップで行われる。
先ず、ファーストステップにおいて、シリコン酸化膜を
ドープトポリシリコン及びシリコン窒化膜に対して選択
エッチング可能なエッチング条件によって加工する。即
ち、ＤＲＡＭメモリセル部において、シリコン窒化膜２
８でエッチングが止まるようにコンタクト層間膜３３と
ストレージノード層間膜２９とを順次エッチングする。
また、ロジックＳＲＡＭ部において、ドープトポリシリ
コン１８でエッチングが止まるようにコンタクト層間膜
２１がエッチングされ、シリコン窒化膜１６でエッチン
グが止まるようにコンタクト層間膜２１とコンタクト層
間膜１７とを順次エッチングする。次に、セカンドステ
ップにおいて、シリコン窒化膜をドープトポリシリコン
に対して選択エッチング可能なエッチング条件によって
加工する。即ち、ドープトポリシリコン１８がエッチン
グされないようにＤＲＡＭメモリセル部のシリコン窒化
膜２８とロジックＳＲＡＭ部のシリコン窒化膜１６とを
エッチングする。図５は、以上までの製造工程が実施さ
れた断面図を示している。図５において、図１と同一符
号は同一または相当部分を示すのでその説明を省略す
る。４０はロジックＳＲＡＭ部の活性領域上コンタクト
におけるコンタクトの開口部、４１はロジックＳＲＡＭ
部において上下２つのコンタクトで構成されるシェアー
ドコンタクトの上部のコンタクトの開口部、４２はＤＲ
ＡＭメモリセル部において上下２つのコンタクトで構成
されるビット線直接コンタクトにおける上部のコンタク
トの開口部である。なお、コンタクトの開口部４１にお
いて、アライメント誤差及び寸法バラツキを考慮して予
めシェアードコンタクトの下部のコンタクトの開口部３
７を大きく形成しておけば、コンタクト抵抗の上昇等を
未然に防ぐことができる。
【００３５】次に、各コンタクト４０〜４２の底面およ
び側壁に例えばスパッタ又はＣＶＤを用いてバリアメタ
ルを堆積し加工する。次に、タングステンを例えばＣＶ
Ｄによって堆積し平坦化することによってＷプラグ２５
〜２７を埋め込み、次に、第１層アルミ配線の、バリア
メタル３４，アルミ配線３５，ＡＲＣ膜３６を順次積層
し形成する。以上までの製造工程が実施された断面図
が、図１に相当する。また、第１層アルミ配線より上の
層の製造方法は、この発明の本質ではないのでその説明
及び図示を省略する。なお、この明細書において、各コ
ンタクトはコンタクトの開口部とプラグによって構成さ
れるものであり、各プラグはドープトポリシリコン又は
Ｗプラグとバリアメタルから構成される例を示してい
る。
び側壁に例えばスパッタ又はＣＶＤを用いてバリアメタ
ルを堆積し加工する。次に、タングステンを例えばＣＶ
Ｄによって堆積し平坦化することによってＷプラグ２５
〜２７を埋め込み、次に、第１層アルミ配線の、バリア
メタル３４，アルミ配線３５，ＡＲＣ膜３６を順次積層
し形成する。以上までの製造工程が実施された断面図
が、図１に相当する。また、第１層アルミ配線より上の
層の製造方法は、この発明の本質ではないのでその説明
及び図示を省略する。なお、この明細書において、各コ
ンタクトはコンタクトの開口部とプラグによって構成さ
れるものであり、各プラグはドープトポリシリコン又は
Ｗプラグとバリアメタルから構成される例を示してい
る。
【００３６】以上のように、この実施の形態１によれ
ば、先ず、ＤＲＡＭメモリセル部におけるビット線直接
コンタクトの下部のコンタクトとストレージノード直接
コンタクトとを形成する工程において、ロジックＳＲＡ
Ｍ部におけるシェアードコンタクトの下部のコンタクト
を同時に形成し、更に、ＤＲＡＭメモリセル部における
ビット線直接コンタクトの上部のコンタクトを形成する
工程において、ロジックＳＲＡＭ部におけるシェアード
コンタクトの上部のコンタクトと活性領域上コンタクト
とを同時に形成するようにしたので、ＤＲＡＭとＳＲＡ
Ｍとが混載するシステムＬＳＩにおいて、活性領域上コ
ンタクトとシェアードコンタクトとを同時に形成するこ
とが可能であると共に、接合リーク不良やコンタクト抵
抗の上昇を抑制することができるという効果が得られ
る。
ば、先ず、ＤＲＡＭメモリセル部におけるビット線直接
コンタクトの下部のコンタクトとストレージノード直接
コンタクトとを形成する工程において、ロジックＳＲＡ
Ｍ部におけるシェアードコンタクトの下部のコンタクト
を同時に形成し、更に、ＤＲＡＭメモリセル部における
ビット線直接コンタクトの上部のコンタクトを形成する
工程において、ロジックＳＲＡＭ部におけるシェアード
コンタクトの上部のコンタクトと活性領域上コンタクト
とを同時に形成するようにしたので、ＤＲＡＭとＳＲＡ
Ｍとが混載するシステムＬＳＩにおいて、活性領域上コ
ンタクトとシェアードコンタクトとを同時に形成するこ
とが可能であると共に、接合リーク不良やコンタクト抵
抗の上昇を抑制することができるという効果が得られ
る。
【００３７】また、この実施の形態１によれば、ＤＲＡ
ＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、活
性領域上コンタクトとシェアードコンタクトとを同時に
形成することが可能であるので、ロジックＳＲＡＭ部の
セル面積を容易に縮小することができるという効果が得
られる。
ＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、活
性領域上コンタクトとシェアードコンタクトとを同時に
形成することが可能であるので、ロジックＳＲＡＭ部の
セル面積を容易に縮小することができるという効果が得
られる。
【００３８】また、この実施の形態１によれば、ＤＲＡ
ＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、Ｄ
ＲＡＭメモリセル部のコンタクトを形成する工程と同時
に、ロジックＳＲＡＭ部のシェアードコンタクトと活性
領域上コンタクトとを形成するようにしたので、フォト
リソグラフィ工程において使用するマスクが増加するこ
とがないから、製造コストと製造工程とが増加すること
を抑制するという効果が得られる。
ＭとＳＲＡＭとが混載するシステムＬＳＩにおいて、Ｄ
ＲＡＭメモリセル部のコンタクトを形成する工程と同時
に、ロジックＳＲＡＭ部のシェアードコンタクトと活性
領域上コンタクトとを形成するようにしたので、フォト
リソグラフィ工程において使用するマスクが増加するこ
とがないから、製造コストと製造工程とが増加すること
を抑制するという効果が得られる。
【００３９】実施の形態２．図６は、この発明の実施の
形態２による半導体装置の製造工程を示す断面図であ
り、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製
造工程を示す断面図である。図６において、図１と同一
符号は同一または相当部分を示すのでその説明を省略す
る。４３はロジックＳＲＡＭ部において上下２つのコン
タクトで構成される活性領域上コンタクトの下部のコン
タクト（第４のコンタクト）に埋め込まれたドープトポ
リシリコン（第１のプラグ）、４４はロジックＳＲＡＭ
部のシリコン窒化膜（第１の絶縁膜、絶縁膜）、４５は
ロジックＳＲＡＭ部において上下２つのコンタクトで構
成される活性領域上コンタクトの上部のコンタクト（第
５のコンタクト）の側壁に形成されるバリアメタル、４
６は活性領域上コンタクトの上部のコンタクトに埋め込
まれたＷプラグ（第２のプラグ）である。なお、シリコ
ン窒化膜４４はシリコン窒化膜２８と同じ工程で堆積し
た膜であり、この実施の形態２では、ロジックＳＲＡＭ
部のシリコン窒化膜２８を除去する工程を省略してい
る。
形態２による半導体装置の製造工程を示す断面図であ
り、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製
造工程を示す断面図である。図６において、図１と同一
符号は同一または相当部分を示すのでその説明を省略す
る。４３はロジックＳＲＡＭ部において上下２つのコン
タクトで構成される活性領域上コンタクトの下部のコン
タクト（第４のコンタクト）に埋め込まれたドープトポ
リシリコン（第１のプラグ）、４４はロジックＳＲＡＭ
部のシリコン窒化膜（第１の絶縁膜、絶縁膜）、４５は
ロジックＳＲＡＭ部において上下２つのコンタクトで構
成される活性領域上コンタクトの上部のコンタクト（第
５のコンタクト）の側壁に形成されるバリアメタル、４
６は活性領域上コンタクトの上部のコンタクトに埋め込
まれたＷプラグ（第２のプラグ）である。なお、シリコ
ン窒化膜４４はシリコン窒化膜２８と同じ工程で堆積し
た膜であり、この実施の形態２では、ロジックＳＲＡＭ
部のシリコン窒化膜２８を除去する工程を省略してい
る。
【００４０】次に製造方法について説明する。実施の形
態２におけるＤＲＡＭメモリセル部の製造方法は、実施
の形態１と同一であるのでその説明を省略する。また、
ロジックＳＲＡＭ部の製造方法は、実施の形態１と異な
る部分についてのみ説明する。図３に示されたコンタク
ト層間膜１７をエッチングにより加工する工程におい
て、シェアードコンタクトの下部のコンタクトの開口部
３７を形成すると同時に、ドープトポリシリコン４３を
埋め込む活性領域上コンタクトを形成する。次に、ドー
プトポリシリコンを例えばＬＰ−ＣＶＤによって堆積し
平坦化することによって各コンタクトの開口部にドープ
トポリシリコン１８〜２０，４３を埋め込む。次に、シ
リコン窒化膜２８，４４を例えばＬＰ−ＣＶＤによって
堆積する。次に、ＤＲＡＭメモリセル部のキャパシタ層
を形成する工程と、ロジックＳＲＡＭ部のコンタクト層
間膜（第２の絶縁膜）２１を形成する工程とを施す。
態２におけるＤＲＡＭメモリセル部の製造方法は、実施
の形態１と同一であるのでその説明を省略する。また、
ロジックＳＲＡＭ部の製造方法は、実施の形態１と異な
る部分についてのみ説明する。図３に示されたコンタク
ト層間膜１７をエッチングにより加工する工程におい
て、シェアードコンタクトの下部のコンタクトの開口部
３７を形成すると同時に、ドープトポリシリコン４３を
埋め込む活性領域上コンタクトを形成する。次に、ドー
プトポリシリコンを例えばＬＰ−ＣＶＤによって堆積し
平坦化することによって各コンタクトの開口部にドープ
トポリシリコン１８〜２０，４３を埋め込む。次に、シ
リコン窒化膜２８，４４を例えばＬＰ−ＣＶＤによって
堆積する。次に、ＤＲＡＭメモリセル部のキャパシタ層
を形成する工程と、ロジックＳＲＡＭ部のコンタクト層
間膜（第２の絶縁膜）２１を形成する工程とを施す。
【００４１】次に、フォトリソグラフィ工程において、
コンタクト層間膜２１，３３上に塗布したフォトレジス
トに所定のパターンを形成し、次に、例えばＲＩＥ装置
等を用いて、シリコン酸化膜をエッチングにより加工す
る。この時のエッチング工程は２ステップで行われる。
先ず、ファーストステップにおいて、シリコン酸化膜を
シリコン窒化膜に対して選択エッチング可能なエッチン
グ条件によって加工する。即ち、ロジックＳＲＡＭ部に
おいて、シリコン窒化膜４４でエッチングが止まるよう
にコンタクト層間膜２１がエッチングされる。次に、セ
カンドステップにおいて、シリコン窒化膜をドープトポ
リシリコンに対して選択エッチング可能なエッチング条
件によって加工する。即ち、ドープトポリシリコン１
８，４３がエッチングされないようにロジックＳＲＡＭ
部のシリコン窒化膜４４をエッチングする。また、ドー
プトポリシリコン４３が埋め込まれた活性領域上コンタ
クトにおけるコンタクトの開口部は、アライメント誤差
及び寸法バラツキを考慮してコンタクトの開口部を大き
く形成しておくことが困難であるが、エッチング工程の
ファーストステップにおいて、シリコン窒化膜４４でエ
ッチングが止まるようにコンタクト層間膜２１がエッチ
ングされるので、コンタクトの開口部を大きく形成して
おく必要がなく、ボーダレス・スタックト・コンタクト
の構造を形成することが可能になる。なお、ゲート上コ
ンタクトにおいても、活性領域上コンタクトと同様にボ
ーダレス・スタックト・コンタクトの構造を形成する。
コンタクト層間膜２１，３３上に塗布したフォトレジス
トに所定のパターンを形成し、次に、例えばＲＩＥ装置
等を用いて、シリコン酸化膜をエッチングにより加工す
る。この時のエッチング工程は２ステップで行われる。
先ず、ファーストステップにおいて、シリコン酸化膜を
シリコン窒化膜に対して選択エッチング可能なエッチン
グ条件によって加工する。即ち、ロジックＳＲＡＭ部に
おいて、シリコン窒化膜４４でエッチングが止まるよう
にコンタクト層間膜２１がエッチングされる。次に、セ
カンドステップにおいて、シリコン窒化膜をドープトポ
リシリコンに対して選択エッチング可能なエッチング条
件によって加工する。即ち、ドープトポリシリコン１
８，４３がエッチングされないようにロジックＳＲＡＭ
部のシリコン窒化膜４４をエッチングする。また、ドー
プトポリシリコン４３が埋め込まれた活性領域上コンタ
クトにおけるコンタクトの開口部は、アライメント誤差
及び寸法バラツキを考慮してコンタクトの開口部を大き
く形成しておくことが困難であるが、エッチング工程の
ファーストステップにおいて、シリコン窒化膜４４でエ
ッチングが止まるようにコンタクト層間膜２１がエッチ
ングされるので、コンタクトの開口部を大きく形成して
おく必要がなく、ボーダレス・スタックト・コンタクト
の構造を形成することが可能になる。なお、ゲート上コ
ンタクトにおいても、活性領域上コンタクトと同様にボ
ーダレス・スタックト・コンタクトの構造を形成する。
【００４２】以上のように、この実施の形態２によれ
ば、実施の形態１と同様の効果を奏すると共に、先ず、
ＤＲＡＭメモリセル部におけるビット線直接コンタクト
の下部のコンタクトとストレージノード直接コンタクト
とを形成する工程において、ロジックＳＲＡＭ部におけ
るシェアードコンタクトの下部のコンタクトと活性領域
上コンタクトの下部のコンタクトとを同時に形成し、更
に、ＤＲＡＭメモリセル部におけるビット線直接コンタ
クトの上部のコンタクトを形成する工程において、ロジ
ックＳＲＡＭ部におけるシェアードコンタクトの上部の
コンタクトと活性領域上コンタクトの上部のコンタクト
とを同時に形成するようにしたので、活性領域上コンタ
クトを形成するエッチング工程において、活性領域上コ
ンタクトのアスペクト比が小さくなるから、容易に活性
領域上コンタクトを形成することができるという効果が
得られる。
ば、実施の形態１と同様の効果を奏すると共に、先ず、
ＤＲＡＭメモリセル部におけるビット線直接コンタクト
の下部のコンタクトとストレージノード直接コンタクト
とを形成する工程において、ロジックＳＲＡＭ部におけ
るシェアードコンタクトの下部のコンタクトと活性領域
上コンタクトの下部のコンタクトとを同時に形成し、更
に、ＤＲＡＭメモリセル部におけるビット線直接コンタ
クトの上部のコンタクトを形成する工程において、ロジ
ックＳＲＡＭ部におけるシェアードコンタクトの上部の
コンタクトと活性領域上コンタクトの上部のコンタクト
とを同時に形成するようにしたので、活性領域上コンタ
クトを形成するエッチング工程において、活性領域上コ
ンタクトのアスペクト比が小さくなるから、容易に活性
領域上コンタクトを形成することができるという効果が
得られる。
【００４３】また、この実施の形態２によれば、ロジッ
クＳＲＡＭ部のシリコン窒化膜２８を除去する工程を省
略しているので、実施の形態１と比較して製造工程が減
少しているから、製造コストの削減及び製造期間の短縮
ができるという効果が得られる。
クＳＲＡＭ部のシリコン窒化膜２８を除去する工程を省
略しているので、実施の形態１と比較して製造工程が減
少しているから、製造コストの削減及び製造期間の短縮
ができるという効果が得られる。
【００４４】実施の形態３．図７は、この発明の実施の
形態３による半導体装置の製造工程を示す断面図であ
り、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製
造工程を示す断面図である。図７において、図１と同一
符号は同一または相当部分を示すのでその説明を省略す
る。４７はロジックＳＲＡＭ部において上下２つのコン
タクトで構成されるシェアードコンタクトの下部のコン
タクトの側壁に形成されるバリアメタル、４８はシェア
ードコンタクトの下部のコンタクトに埋め込まれたＷプ
ラグ（第１のプラグ）、４９はＤＲＡＭメモリセル部の
ソースドレインの拡散層１２上に形成されるシリサイド
層、５０はＤＲＡＭメモリセル部のゲート電極７上に形
成されるシリサイド層、５１はＤＲＡＭメモリセル部に
おいて上下２つのコンタクトで構成されるビット線直接
コンタクトにおける下部のコンタクトの側壁に形成され
るバリアメタル、５２はビット線直接コンタクトにおけ
る下部のコンタクトに埋め込まれたＷプラグ（第１のプ
ラグ）、５３はストレージノード直接コンタクトの側壁
に形成されるバリアメタル、５４はストレージノード直
接コンタクトに埋め込まれたＷプラグ（第１のプラグ）
である。また、実施の形態１と異なり、ストレージノー
ド直接コンタクトが金属になるので、ストレージノード
電極３０はドープトポリシリコンではなく、例えばチタ
ンナイトライド（ＴｉＮ）膜やルテニウム（Ｒｕ）膜等
から形成される。このため、ＤＲＡＭメモリセル部のキ
ャパシタはＭＩＭ構造となる。
形態３による半導体装置の製造工程を示す断面図であ
り、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製
造工程を示す断面図である。図７において、図１と同一
符号は同一または相当部分を示すのでその説明を省略す
る。４７はロジックＳＲＡＭ部において上下２つのコン
タクトで構成されるシェアードコンタクトの下部のコン
タクトの側壁に形成されるバリアメタル、４８はシェア
ードコンタクトの下部のコンタクトに埋め込まれたＷプ
ラグ（第１のプラグ）、４９はＤＲＡＭメモリセル部の
ソースドレインの拡散層１２上に形成されるシリサイド
層、５０はＤＲＡＭメモリセル部のゲート電極７上に形
成されるシリサイド層、５１はＤＲＡＭメモリセル部に
おいて上下２つのコンタクトで構成されるビット線直接
コンタクトにおける下部のコンタクトの側壁に形成され
るバリアメタル、５２はビット線直接コンタクトにおけ
る下部のコンタクトに埋め込まれたＷプラグ（第１のプ
ラグ）、５３はストレージノード直接コンタクトの側壁
に形成されるバリアメタル、５４はストレージノード直
接コンタクトに埋め込まれたＷプラグ（第１のプラグ）
である。また、実施の形態１と異なり、ストレージノー
ド直接コンタクトが金属になるので、ストレージノード
電極３０はドープトポリシリコンではなく、例えばチタ
ンナイトライド（ＴｉＮ）膜やルテニウム（Ｒｕ）膜等
から形成される。このため、ＤＲＡＭメモリセル部のキ
ャパシタはＭＩＭ構造となる。
【００４５】次に製造方法について説明する。実施の形
態３における半導体装置の製造方法は、実施の形態１と
異なる部分についてのみ説明する。シリサイド層を形成
する工程において、実施の形態１ではロジックＳＲＡＭ
部のみにシリサイド層を形成したが、実施の形態３で
は、ロジックＳＲＡＭ部とＤＲＡＭメモリセル部とにシ
リサイド層を形成する。
態３における半導体装置の製造方法は、実施の形態１と
異なる部分についてのみ説明する。シリサイド層を形成
する工程において、実施の形態１ではロジックＳＲＡＭ
部のみにシリサイド層を形成したが、実施の形態３で
は、ロジックＳＲＡＭ部とＤＲＡＭメモリセル部とにシ
リサイド層を形成する。
【００４６】また、図３に示された製造工程が実施され
た後に、各コンタクト３７〜３９の側壁に例えばスパッ
タ又はＣＶＤを用いてバリアメタル４７，５１，５３を
堆積し加工する。次に、タングステンを例えばＣＶＤに
よって堆積し平坦化することによってＷプラグ４８，５
２，５４を埋め込む。次に、シリコン窒化膜２８をＤＲ
ＡＭメモリセル部に形成し、次に、ＤＲＡＭメモリセル
部のキャパシタ層を形成する工程と、ロジックＳＲＡＭ
部のコンタクト層間膜２１を形成する工程とを施す。
た後に、各コンタクト３７〜３９の側壁に例えばスパッ
タ又はＣＶＤを用いてバリアメタル４７，５１，５３を
堆積し加工する。次に、タングステンを例えばＣＶＤに
よって堆積し平坦化することによってＷプラグ４８，５
２，５４を埋め込む。次に、シリコン窒化膜２８をＤＲ
ＡＭメモリセル部に形成し、次に、ＤＲＡＭメモリセル
部のキャパシタ層を形成する工程と、ロジックＳＲＡＭ
部のコンタクト層間膜２１を形成する工程とを施す。
【００４７】次に、図５に示されたコンタクトの開口部
４０〜４２を形成するエッチング工程において、セカン
ドステップがシリコン窒化膜をタングステンに対して選
択エッチング可能なエッチング条件によって加工する。
即ち、Ｗプラグ４８がエッチングされないようにＤＲＡ
Ｍメモリセル部のシリコン窒化膜２８とロジックＳＲＡ
Ｍ部のシリコン窒化膜１６とをエッチングする。以降の
製造方法は、実施の形態１と同様である。
４０〜４２を形成するエッチング工程において、セカン
ドステップがシリコン窒化膜をタングステンに対して選
択エッチング可能なエッチング条件によって加工する。
即ち、Ｗプラグ４８がエッチングされないようにＤＲＡ
Ｍメモリセル部のシリコン窒化膜２８とロジックＳＲＡ
Ｍ部のシリコン窒化膜１６とをエッチングする。以降の
製造方法は、実施の形態１と同様である。
【００４８】以上のように、この実施の形態３によれ
ば、実施の形態１と同様の効果を奏すると共に、ＤＲＡ
Ｍメモリセル部におけるビット線直接コンタクトの下部
のコンタクト及びストレージノード直接コンタクトにＷ
プラグ５２，５４を形成するようにしたので、ロジック
ＳＲＡＭ部におけるシェアードコンタクトの下部のコン
タクトにＷプラグ４８を形成することができるから、コ
ンタクト抵抗を下げることができるという効果が得られ
る。
ば、実施の形態１と同様の効果を奏すると共に、ＤＲＡ
Ｍメモリセル部におけるビット線直接コンタクトの下部
のコンタクト及びストレージノード直接コンタクトにＷ
プラグ５２，５４を形成するようにしたので、ロジック
ＳＲＡＭ部におけるシェアードコンタクトの下部のコン
タクトにＷプラグ４８を形成することができるから、コ
ンタクト抵抗を下げることができるという効果が得られ
る。
【００４９】実施の形態４．図８は、この発明の実施の
形態４による半導体装置の製造工程を示す断面図であ
り、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製
造工程を示す断面図である。図８において、図６及び図
７と同一符号は同一または相当部分を示すのでその説明
を省略する。５５はロジックＳＲＡＭ部において上下２
つのコンタクトで構成される活性領域上コンタクトの下
部のコンタクトの側壁に形成されるバリアメタル、５６
は活性領域上コンタクトの下部のコンタクトに埋め込ま
れたＷプラグ（第１のプラグ）である。
形態４による半導体装置の製造工程を示す断面図であ
り、ＤＲＡＭメモリセル部及びロジックＳＲＡＭ部の製
造工程を示す断面図である。図８において、図６及び図
７と同一符号は同一または相当部分を示すのでその説明
を省略する。５５はロジックＳＲＡＭ部において上下２
つのコンタクトで構成される活性領域上コンタクトの下
部のコンタクトの側壁に形成されるバリアメタル、５６
は活性領域上コンタクトの下部のコンタクトに埋め込ま
れたＷプラグ（第１のプラグ）である。
【００５０】次に製造方法について説明する。実施の形
態４における半導体装置の製造方法は、実施の形態１〜
３と異なる部分についてのみ説明する。実施の形態４で
は、図６に示されたドープトポリシリコン４３を埋め込
む工程に代えて次の工程を施す。例えばスパッタ又はＣ
ＶＤを用いてバリアメタル５５を堆積し加工する。次
に、タングステンを例えばＣＶＤによって堆積し平坦化
することによってＷプラグ５６を埋め込む。なお、この
工程は、バリアメタル４７，５１，５３とＷプラグ４
８，５２，５４とを形成する工程において、同時に行わ
れる。以降の製造方法は、実施の形態２と同一である。
態４における半導体装置の製造方法は、実施の形態１〜
３と異なる部分についてのみ説明する。実施の形態４で
は、図６に示されたドープトポリシリコン４３を埋め込
む工程に代えて次の工程を施す。例えばスパッタ又はＣ
ＶＤを用いてバリアメタル５５を堆積し加工する。次
に、タングステンを例えばＣＶＤによって堆積し平坦化
することによってＷプラグ５６を埋め込む。なお、この
工程は、バリアメタル４７，５１，５３とＷプラグ４
８，５２，５４とを形成する工程において、同時に行わ
れる。以降の製造方法は、実施の形態２と同一である。
【００５１】以上のように、この実施の形態４によれ
ば、実施の形態１及び実施の形態２と同様の効果を奏す
ると共に、ＤＲＡＭメモリセル部におけるビット線直接
コンタクトの下部のコンタクト及びストレージノード直
接コンタクトにＷプラグ５２，５４を形成するようにし
たので、ロジックＳＲＡＭ部における活性領域上コンタ
クトの下部のコンタクトにＷプラグ５６を形成すること
ができるから、コンタクト抵抗を下げることができると
いう効果が得られる。
ば、実施の形態１及び実施の形態２と同様の効果を奏す
ると共に、ＤＲＡＭメモリセル部におけるビット線直接
コンタクトの下部のコンタクト及びストレージノード直
接コンタクトにＷプラグ５２，５４を形成するようにし
たので、ロジックＳＲＡＭ部における活性領域上コンタ
クトの下部のコンタクトにＷプラグ５６を形成すること
ができるから、コンタクト抵抗を下げることができると
いう効果が得られる。
【００５２】
【発明の効果】以上のように、この発明によれば、ＤＲ
ＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲ
ＡＭのゲート電極側壁に形成するサイドウォールと、サ
イドウォールと同一のコンタクトホール内に形成する拡
散層表面の第１のシリサイド層とゲート電極表面の第２
のシリサイド層とを電気的に接続する第１のプラグを有
する第１のコンタクトと、第１のコンタクトと第１の配
線層との間に第２のプラグを有し第１のコンタクトと第
１の配線層とを電気的に接続する第２のコンタクトと、
ＳＲＡＭの拡散層表面の第３のシリサイド層と第２の配
線層との間に第２のプラグを有し第３のシリサイド層と
第２の配線層とを電気的に接続する第３のコンタクトと
を備えるように構成したので、通常のコンタクトとシェ
アードコンタクトとを同時に形成することが可能である
と共に、接合リーク不良やコンタクト抵抗の上昇を抑制
することができるという効果が得られる。また、通常の
コンタクトとシェアードコンタクトとを同時に形成する
ことが可能であるので、ロジックＳＲＡＭ部のセル面積
を容易に縮小することができるという効果が得られる。
ＡＭとＳＲＡＭとが混載する半導体装置であって、ＳＲ
ＡＭのゲート電極側壁に形成するサイドウォールと、サ
イドウォールと同一のコンタクトホール内に形成する拡
散層表面の第１のシリサイド層とゲート電極表面の第２
のシリサイド層とを電気的に接続する第１のプラグを有
する第１のコンタクトと、第１のコンタクトと第１の配
線層との間に第２のプラグを有し第１のコンタクトと第
１の配線層とを電気的に接続する第２のコンタクトと、
ＳＲＡＭの拡散層表面の第３のシリサイド層と第２の配
線層との間に第２のプラグを有し第３のシリサイド層と
第２の配線層とを電気的に接続する第３のコンタクトと
を備えるように構成したので、通常のコンタクトとシェ
アードコンタクトとを同時に形成することが可能である
と共に、接合リーク不良やコンタクト抵抗の上昇を抑制
することができるという効果が得られる。また、通常の
コンタクトとシェアードコンタクトとを同時に形成する
ことが可能であるので、ロジックＳＲＡＭ部のセル面積
を容易に縮小することができるという効果が得られる。
【００５３】この発明によれば、ＤＲＡＭとＳＲＡＭと
が混載する半導体装置であって、ＳＲＡＭのゲート電極
側壁に形成するサイドウォールと、サイドウォールと同
一のコンタクトホール内に形成する拡散層表面の第１の
シリサイド層とゲート電極表面の第２のシリサイド層と
を電気的に接続する第１のプラグを有する第１のコンタ
クトと、第１のコンタクトと第１の配線層との間に第２
のプラグを有し第１のコンタクトと第１の配線層とを電
気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層
表面の第３のシリサイド層に電気的に接続する第１のプ
ラグを有する第４のコンタクトと、第４のコンタクトと
第２の配線層との間に第２のプラグを有し第４のコンタ
クトと第２の配線層とを電気的に接続する第５のコンタ
クトとを備えるように構成したので、通常のコンタクト
とシェアードコンタクトとを同時に形成することが可能
であると共に、接合リーク不良やコンタクト抵抗の上昇
を抑制することができるという効果が得られる。また、
通常のコンタクトとシェアードコンタクトとを同時に形
成することが可能であるので、ロジックＳＲＡＭ部のセ
ル面積を容易に縮小することができるという効果が得ら
れる。さらに、製造コストの削減及び製造期間の短縮が
できるという効果が得られる。
が混載する半導体装置であって、ＳＲＡＭのゲート電極
側壁に形成するサイドウォールと、サイドウォールと同
一のコンタクトホール内に形成する拡散層表面の第１の
シリサイド層とゲート電極表面の第２のシリサイド層と
を電気的に接続する第１のプラグを有する第１のコンタ
クトと、第１のコンタクトと第１の配線層との間に第２
のプラグを有し第１のコンタクトと第１の配線層とを電
気的に接続する第２のコンタクトと、ＳＲＡＭの拡散層
表面の第３のシリサイド層に電気的に接続する第１のプ
ラグを有する第４のコンタクトと、第４のコンタクトと
第２の配線層との間に第２のプラグを有し第４のコンタ
クトと第２の配線層とを電気的に接続する第５のコンタ
クトとを備えるように構成したので、通常のコンタクト
とシェアードコンタクトとを同時に形成することが可能
であると共に、接合リーク不良やコンタクト抵抗の上昇
を抑制することができるという効果が得られる。また、
通常のコンタクトとシェアードコンタクトとを同時に形
成することが可能であるので、ロジックＳＲＡＭ部のセ
ル面積を容易に縮小することができるという効果が得ら
れる。さらに、製造コストの削減及び製造期間の短縮が
できるという効果が得られる。
【００５４】この発明によれば、第１のコンタクトが、
ＤＲＡＭの下部コンタクトと同じ工程において形成する
ように構成したので、フォトリソグラフィ工程において
使用するマスクが増加することがないから、製造コスト
と製造工程とが増加することを抑制するという効果が得
られる。
ＤＲＡＭの下部コンタクトと同じ工程において形成する
ように構成したので、フォトリソグラフィ工程において
使用するマスクが増加することがないから、製造コスト
と製造工程とが増加することを抑制するという効果が得
られる。
【００５５】この発明によれば、第１のコンタクト又は
第４のコンタクトが、ＤＲＡＭの下部コンタクトと同じ
工程において形成するように構成したので、フォトリソ
グラフィ工程において使用するマスクが増加することが
ないから、製造コストと製造工程とが増加することを抑
制するという効果が得られる。
第４のコンタクトが、ＤＲＡＭの下部コンタクトと同じ
工程において形成するように構成したので、フォトリソ
グラフィ工程において使用するマスクが増加することが
ないから、製造コストと製造工程とが増加することを抑
制するという効果が得られる。
【００５６】この発明によれば、第２のコンタクト又は
第３のコンタクトが、ＤＲＡＭの上部コンタクトと同じ
工程において形成するように構成したので、フォトリソ
グラフィ工程において使用するマスクが増加することが
ないから、製造コストと製造工程とが増加することを抑
制するという効果が得られる。
第３のコンタクトが、ＤＲＡＭの上部コンタクトと同じ
工程において形成するように構成したので、フォトリソ
グラフィ工程において使用するマスクが増加することが
ないから、製造コストと製造工程とが増加することを抑
制するという効果が得られる。
【００５７】この発明によれば、第２のコンタクト又は
第５のコンタクトが、ＤＲＡＭの上部コンタクトと同じ
工程において形成するように構成したので、フォトリソ
グラフィ工程において使用するマスクが増加することが
ないから、製造コストと製造工程とが増加することを抑
制するという効果が得られる。
第５のコンタクトが、ＤＲＡＭの上部コンタクトと同じ
工程において形成するように構成したので、フォトリソ
グラフィ工程において使用するマスクが増加することが
ないから、製造コストと製造工程とが増加することを抑
制するという効果が得られる。
【００５８】この発明によれば、第１のプラグが、タン
グステンを含む金属を用いて形成するように構成したの
で、コンタクト抵抗を下げることができるという効果が
得られる。
グステンを含む金属を用いて形成するように構成したの
で、コンタクト抵抗を下げることができるという効果が
得られる。
【００５９】この発明によれば、第２のコンタクト又は
第５のコンタクトが、第１の絶縁膜と当該第１の絶縁膜
上に積層する第２の絶縁膜に対して、第１の絶縁膜と第
２の絶縁膜とを選択エッチングすることにより形成する
コンタクトの開口部を有するように構成したので、通常
のコンタクトのアスペクト比が小さくなるから、容易に
通常のコンタクトを形成することができるという効果が
得られる。また、製造コストの削減及び製造期間の短縮
ができるという効果が得られる。
第５のコンタクトが、第１の絶縁膜と当該第１の絶縁膜
上に積層する第２の絶縁膜に対して、第１の絶縁膜と第
２の絶縁膜とを選択エッチングすることにより形成する
コンタクトの開口部を有するように構成したので、通常
のコンタクトのアスペクト比が小さくなるから、容易に
通常のコンタクトを形成することができるという効果が
得られる。また、製造コストの削減及び製造期間の短縮
ができるという効果が得られる。
【００６０】この発明によれば、ＤＲＡＭとＳＲＡＭと
が混載する半導体装置の製造方法であって、ゲート電極
側壁にサイドウォールを形成する工程と、拡散層表面及
びゲート電極表面をシリサイド化する工程と、第１のコ
ンタクト層間膜を形成する工程と、第１のコンタクト層
間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの
第１のコンタクトの開口部とを形成する工程と、ＤＲＡ
Ｍの下部コンタクトの開口部とＳＲＡＭの第１のコンタ
クトの開口部に第１のプラグを形成する工程と、ＤＲＡ
Ｍに選択エッチングを行うための絶縁膜を形成する工程
と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭ
に第２のコンタクト層間膜を形成する工程と、ＤＲＡＭ
の上部コンタクトの開口部とＳＲＡＭの第２のコンタク
トの開口部とＳＲＡＭの第３のコンタクトの開口部とを
形成する工程と、ＤＲＡＭの上部コンタクトの開口部と
ＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３
のコンタクトの開口部に第２のプラグを形成する工程と
を有するように構成したので、通常のコンタクトとシェ
アードコンタクトとを同時に形成することが可能である
と共に、接合リーク不良やコンタクト抵抗の上昇を抑制
することができるという効果が得られる。また、通常の
コンタクトとシェアードコンタクトとを同時に形成する
ことが可能であるので、ロジックＳＲＡＭ部のセル面積
を容易に縮小することができるという効果が得られる。
が混載する半導体装置の製造方法であって、ゲート電極
側壁にサイドウォールを形成する工程と、拡散層表面及
びゲート電極表面をシリサイド化する工程と、第１のコ
ンタクト層間膜を形成する工程と、第１のコンタクト層
間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの
第１のコンタクトの開口部とを形成する工程と、ＤＲＡ
Ｍの下部コンタクトの開口部とＳＲＡＭの第１のコンタ
クトの開口部に第１のプラグを形成する工程と、ＤＲＡ
Ｍに選択エッチングを行うための絶縁膜を形成する工程
と、ＤＲＡＭにキャパシタ層を形成すると共にＳＲＡＭ
に第２のコンタクト層間膜を形成する工程と、ＤＲＡＭ
の上部コンタクトの開口部とＳＲＡＭの第２のコンタク
トの開口部とＳＲＡＭの第３のコンタクトの開口部とを
形成する工程と、ＤＲＡＭの上部コンタクトの開口部と
ＳＲＡＭの第２のコンタクトの開口部とＳＲＡＭの第３
のコンタクトの開口部に第２のプラグを形成する工程と
を有するように構成したので、通常のコンタクトとシェ
アードコンタクトとを同時に形成することが可能である
と共に、接合リーク不良やコンタクト抵抗の上昇を抑制
することができるという効果が得られる。また、通常の
コンタクトとシェアードコンタクトとを同時に形成する
ことが可能であるので、ロジックＳＲＡＭ部のセル面積
を容易に縮小することができるという効果が得られる。
【００６１】この発明によれば、ＤＲＡＭとＳＲＡＭと
が混載する半導体装置の製造方法であって、ゲート電極
側壁にサイドウォールを形成する工程と、拡散層表面及
びゲート電極表面をシリサイド化する工程と、第１のコ
ンタクト層間膜を形成する工程と、第１のコンタクト層
間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの
第１のコンタクトの開口部とＳＲＡＭの第４のコンタク
トの開口部とを形成する工程と、ＤＲＡＭの下部コンタ
クトの開口部とＳＲＡＭの第１のコンタクトの開口部と
ＳＲＡＭの第４のコンタクトの開口部に第１のプラグを
形成する工程と、選択エッチングを行うための絶縁膜を
形成する工程と、ＤＲＡＭにキャパシタ層を形成すると
共にＳＲＡＭに第２のコンタクト層間膜を形成する工程
と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第
２のコンタクトの開口部とＳＲＡＭの第５のコンタクト
の開口部とを形成する工程と、ＤＲＡＭの上部コンタク
トの開口部とＳＲＡＭの第２のコンタクトの開口部とＳ
ＲＡＭの第５のコンタクトの開口部に第２のプラグを形
成する工程とを有するように構成したので、通常のコン
タクトとシェアードコンタクトとを同時に形成すること
が可能であると共に、接合リーク不良やコンタクト抵抗
の上昇を抑制することができるという効果が得られる。
また、通常のコンタクトとシェアードコンタクトとを同
時に形成することが可能であるので、ロジックＳＲＡＭ
部のセル面積を容易に縮小することができるという効果
が得られる。さらに、製造コストの削減及び製造期間の
短縮ができるという効果が得られる。
が混載する半導体装置の製造方法であって、ゲート電極
側壁にサイドウォールを形成する工程と、拡散層表面及
びゲート電極表面をシリサイド化する工程と、第１のコ
ンタクト層間膜を形成する工程と、第１のコンタクト層
間膜にＤＲＡＭの下部コンタクトの開口部とＳＲＡＭの
第１のコンタクトの開口部とＳＲＡＭの第４のコンタク
トの開口部とを形成する工程と、ＤＲＡＭの下部コンタ
クトの開口部とＳＲＡＭの第１のコンタクトの開口部と
ＳＲＡＭの第４のコンタクトの開口部に第１のプラグを
形成する工程と、選択エッチングを行うための絶縁膜を
形成する工程と、ＤＲＡＭにキャパシタ層を形成すると
共にＳＲＡＭに第２のコンタクト層間膜を形成する工程
と、ＤＲＡＭの上部コンタクトの開口部とＳＲＡＭの第
２のコンタクトの開口部とＳＲＡＭの第５のコンタクト
の開口部とを形成する工程と、ＤＲＡＭの上部コンタク
トの開口部とＳＲＡＭの第２のコンタクトの開口部とＳ
ＲＡＭの第５のコンタクトの開口部に第２のプラグを形
成する工程とを有するように構成したので、通常のコン
タクトとシェアードコンタクトとを同時に形成すること
が可能であると共に、接合リーク不良やコンタクト抵抗
の上昇を抑制することができるという効果が得られる。
また、通常のコンタクトとシェアードコンタクトとを同
時に形成することが可能であるので、ロジックＳＲＡＭ
部のセル面積を容易に縮小することができるという効果
が得られる。さらに、製造コストの削減及び製造期間の
短縮ができるという効果が得られる。
【図１】 この発明の実施の形態１による半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を説明するための製造工程を示す断面図であ
る。
製造方法を説明するための製造工程を示す断面図であ
る。
【図３】 この発明の実施の形態１による半導体装置の
製造方法を説明するための製造工程を示す断面図であ
る。
製造方法を説明するための製造工程を示す断面図であ
る。
【図４】 この発明の実施の形態１による半導体装置の
製造方法を説明するための製造工程を示す断面図であ
る。
製造方法を説明するための製造工程を示す断面図であ
る。
【図５】 この発明の実施の形態１による半導体装置の
製造方法を説明するための製造工程を示す断面図であ
る。
製造方法を説明するための製造工程を示す断面図であ
る。
【図６】 この発明の実施の形態２による半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７】 この発明の実施の形態３による半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８】 この発明の実施の形態４による半導体装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図９】 従来の半導体装置に用いられるＳＲＡＭのメ
モリセルを示す回路図である。
モリセルを示す回路図である。
【図１０】 従来の半導体装置に用いられるＳＲＡＭの
メモリセルを示すレイアウト図である。
メモリセルを示すレイアウト図である。
【図１１】 従来の半導体装置に用いられるＳＲＡＭの
メモリセルを示すレイアウト図である。
メモリセルを示すレイアウト図である。
【図１２】 従来の半導体装置におけるＳＲＡＭの製造
工程を示す断面図である。
工程を示す断面図である。
１ シリコン基板内ウェル部、２ 分離酸化膜、３，４
ゲート酸化膜、５ゲート電極、６ ゲート配線（ゲー
ト電極）、７ ゲート電極、８，９，１０サイドウォー
ル、１１，１２ 拡散層、１３ シリサイド層（第１の
シリサイド層）、１４ シリサイド層、１５ シリサイ
ド層（第２のシリサイド層）、１６シリコン窒化膜、１
７ コンタクト層間膜（第１のコンタクト層）、１８，
１９，２０ ドープトポリシリコン（第１のプラグ）、
２１ コンタクト層間膜（第２のコンタクト層間膜、第
２の絶縁膜）、２２，２３，２４ バリアメタル、２
５，２６，２７ Ｗプラグ（第２のプラグ）、２８ シ
リコン窒化膜（絶縁膜）、２９ ストレージノード層間
膜、３０ ストレージノード電極、３１ キャパシタ誘
電体膜、３２ セルプレート電極、３３ コンタクト層
間膜、３４ バリアメタル、３５ アルミ配線、３６
ＡＲＣ膜、３７ コンタクトの開口部（コンタクトホー
ル）、３８，３９，４０，４１，４２ コンタクトの開
口部、４３ ドープトポリシリコン（第１のプラグ）、
４４ シリコン窒化膜（第１の絶縁膜、絶縁膜）、４５
バリアメタル、４６ Ｗプラグ（第２のプラグ）、４
７，５１，５３ バリアメタル、４８，５２，５４ Ｗ
プラグ（第１のプラグ）、４９，５０ シリサイド層、
５５ バリアメタル、５６ Ｗプラグ（第１のプラ
グ）。
ゲート酸化膜、５ゲート電極、６ ゲート配線（ゲー
ト電極）、７ ゲート電極、８，９，１０サイドウォー
ル、１１，１２ 拡散層、１３ シリサイド層（第１の
シリサイド層）、１４ シリサイド層、１５ シリサイ
ド層（第２のシリサイド層）、１６シリコン窒化膜、１
７ コンタクト層間膜（第１のコンタクト層）、１８，
１９，２０ ドープトポリシリコン（第１のプラグ）、
２１ コンタクト層間膜（第２のコンタクト層間膜、第
２の絶縁膜）、２２，２３，２４ バリアメタル、２
５，２６，２７ Ｗプラグ（第２のプラグ）、２８ シ
リコン窒化膜（絶縁膜）、２９ ストレージノード層間
膜、３０ ストレージノード電極、３１ キャパシタ誘
電体膜、３２ セルプレート電極、３３ コンタクト層
間膜、３４ バリアメタル、３５ アルミ配線、３６
ＡＲＣ膜、３７ コンタクトの開口部（コンタクトホー
ル）、３８，３９，４０，４１，４２ コンタクトの開
口部、４３ ドープトポリシリコン（第１のプラグ）、
４４ シリコン窒化膜（第１の絶縁膜、絶縁膜）、４５
バリアメタル、４６ Ｗプラグ（第２のプラグ）、４
７，５１，５３ バリアメタル、４８，５２，５４ Ｗ
プラグ（第１のプラグ）、４９，５０ シリサイド層、
５５ バリアメタル、５６ Ｗプラグ（第１のプラ
グ）。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108
27/11
Ｆターム(参考） 5F048 AA01 AA09 AB01 AB03 AC10
BB05 BB08 BF03 BF06 BF12
BF16 DA25
5F083 AD24 BS03 BS04 BS15 BS16
BS27 BS48 GA06 GA09 JA32
JA35 JA36 JA38 JA39 JA40
JA53 MA04 MA05 MA06 MA17
MA19 MA20 PR03 PR21 PR22
ZA14
Claims (10)
- 【請求項１】 ＤＲＡＭとＳＲＡＭとが混載する半導体
装置であって、前記ＳＲＡＭのゲート電極側壁に形成す
るサイドウォールと、該サイドウォールと同一のコンタ
クトホール内に形成する拡散層表面の第１のシリサイド
層と前記ゲート電極表面の第２のシリサイド層とを電気
的に接続する第１のプラグを有する第１のコンタクト
と、該第１のコンタクトと第１の配線層との間に第２の
プラグを有し前記第１のコンタクトと前記第１の配線層
とを電気的に接続する第２のコンタクトと、前記ＳＲＡ
Ｍの拡散層表面の第３のシリサイド層と第２の配線層と
の間に第２のプラグを有し前記第３のシリサイド層と前
記第２の配線層とを電気的に接続する第３のコンタクト
とを備える半導体装置。 - 【請求項２】 ＤＲＡＭとＳＲＡＭとが混載する半導体
装置であって、前記ＳＲＡＭのゲート電極側壁に形成す
るサイドウォールと、該サイドウォールと同一のコンタ
クトホール内に形成する拡散層表面の第１のシリサイド
層と前記ゲート電極表面の第２のシリサイド層とを電気
的に接続する第１のプラグを有する第１のコンタクト
と、該第１のコンタクトと第１の配線層との間に第２の
プラグを有し前記第１のコンタクトと前記第１の配線層
とを電気的に接続する第２のコンタクトと、前記ＳＲＡ
Ｍの拡散層表面の第３のシリサイド層に電気的に接続す
る第１のプラグを有する第４のコンタクトと、該第４の
コンタクトと第２の配線層との間に第２のプラグを有し
前記第４のコンタクトと前記第２の配線層とを電気的に
接続する第５のコンタクトとを備える半導体装置。 - 【請求項３】 第１のコンタクトは、ＤＲＡＭの下部コ
ンタクトと同じ工程において形成することを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 第１のコンタクト又は第４のコンタクト
は、ＤＲＡＭの下部コンタクトと同じ工程において形成
することを特徴とする請求項２記載の半導体装置。 - 【請求項５】 第２のコンタクト又は第３のコンタクト
は、ＤＲＡＭの上部コンタクトと同じ工程において形成
することを特徴とする請求項１記載の半導体装置。 - 【請求項６】 第２のコンタクト又は第５のコンタクト
は、ＤＲＡＭの上部コンタクトと同じ工程において形成
することを特徴とする請求項２記載の半導体装置。 - 【請求項７】 第１のプラグは、タングステンを含む金
属を用いて形成することを特徴とする請求項１または請
求項２記載の半導体装置。 - 【請求項８】 第２のコンタクト又は第５のコンタクト
は、第１の絶縁膜と該第１の絶縁膜上に積層する第２の
絶縁膜に対して、前記第１の絶縁膜と前記第２の絶縁膜
とを選択エッチングすることにより形成するコンタクト
の開口部を有することを特徴とする請求項２記載の半導
体装置。 - 【請求項９】 ＤＲＡＭとＳＲＡＭとが混載する半導体
装置の製造方法であって、ゲート電極側壁にサイドウォ
ールを形成する工程と、拡散層表面及び前記ゲート電極
表面をシリサイド化する工程と、第１のコンタクト層間
膜を形成する工程と、前記第１のコンタクト層間膜に前
記ＤＲＡＭの下部コンタクトの開口部と前記ＳＲＡＭの
第１のコンタクトの開口部とを形成する工程と、前記Ｄ
ＲＡＭの下部コンタクトの開口部と前記ＳＲＡＭの第１
のコンタクトの開口部に第１のプラグを形成する工程
と、前記ＤＲＡＭに選択エッチングを行うための絶縁膜
を形成する工程と、前記ＤＲＡＭにキャパシタ層を形成
すると共に前記ＳＲＡＭに第２のコンタクト層間膜を形
成する工程と、前記ＤＲＡＭの上部コンタクトの開口部
と前記ＳＲＡＭの第２のコンタクトの開口部と前記ＳＲ
ＡＭの第３のコンタクトの開口部とを形成する工程と、
前記ＤＲＡＭの上部コンタクトの開口部と前記ＳＲＡＭ
の第２のコンタクトの開口部と前記ＳＲＡＭの第３のコ
ンタクトの開口部に第２のプラグを形成する工程とを有
する半導体装置の製造方法。 - 【請求項１０】 ＤＲＡＭとＳＲＡＭとが混載する半導
体装置の製造方法であって、ゲート電極側壁にサイドウ
ォールを形成する工程と、拡散層表面及び前記ゲート電
極表面をシリサイド化する工程と、第１のコンタクト層
間膜を形成する工程と、前記第１のコンタクト層間膜に
前記ＤＲＡＭの下部コンタクトの開口部と前記ＳＲＡＭ
の第１のコンタクトの開口部と前記ＳＲＡＭの第４のコ
ンタクトの開口部とを形成する工程と、前記ＤＲＡＭの
下部コンタクトの開口部と前記ＳＲＡＭの第１のコンタ
クトの開口部と前記ＳＲＡＭの第４のコンタクトの開口
部に第１のプラグを形成する工程と、選択エッチングを
行うための絶縁膜を形成する工程と、前記ＤＲＡＭにキ
ャパシタ層を形成すると共に前記ＳＲＡＭに第２のコン
タクト層間膜を形成する工程と、前記ＤＲＡＭの上部コ
ンタクトの開口部と前記ＳＲＡＭの第２のコンタクトの
開口部と前記ＳＲＡＭの第５のコンタクトの開口部とを
形成する工程と、前記ＤＲＡＭの上部コンタクトの開口
部と前記ＳＲＡＭの第２のコンタクトの開口部と前記Ｓ
ＲＡＭの第５のコンタクトの開口部に第２のプラグを形
成する工程とを有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206786A JP4911838B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体装置およびその製造方法 |
| US10/162,169 US6690053B2 (en) | 2001-07-06 | 2002-06-05 | Shared contact in a semiconductor device in which DRAMs and SRAMs are combined and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206786A JP4911838B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体装置およびその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010270455A Division JP2011049601A (ja) | 2010-12-03 | 2010-12-03 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003023111A true JP2003023111A (ja) | 2003-01-24 |
| JP2003023111A5 JP2003023111A5 (ja) | 2008-08-07 |
| JP4911838B2 JP4911838B2 (ja) | 2012-04-04 |
Family
ID=19042869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001206786A Expired - Fee Related JP4911838B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6690053B2 (ja) |
| JP (1) | JP4911838B2 (ja) |
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|---|---|
| US20030006444A1 (en) | 2003-01-09 |
| JP4911838B2 (ja) | 2012-04-04 |
| US6690053B2 (en) | 2004-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120117 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150127 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |