KR100698101B1 - 반도체 소자의 텅스텐 플러그의 구조 및 그 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐 플러그 공정을 적어도 2회 이상 수행하여 낮은 종횡비(Aspect Ratio)의 텅스텐 플러그를 적층 형성함으로써 텅스텐 플러그와 금속 배선간의 오버랩 마진 문제를 해결함과 동시에 텅스텐 플러그와 하부 배선층과의 콘택저항도 최소화하고자 하는 반도체 소자의 텅스텐 플러그의 구조 및 그 형성방법에 관한 것으로서, 본 발명에 의한 반도체 소자는 반도체 소자를 형성하기 위한 여러 요소들이 형성된 실리콘 기판과, 상기 실리콘 기판 상에서 제 1 콘택홀이 형성된 제 1 절연막과, 상기 제 1 절연막의 제 1 콘택홀 내부에 매립되어 제 1 종횡비를 가지는 제 1 플러그와, 상기 제 1 절연막을 포함한 전면에 구비되고 상기 제 1 플러그 상부에 제 2 콘택홀을 가지는 제 2 절연막과, 상기 제 2 절연막의 제 2 콘택홀 내부에 매립되어 제 2 종횡비를 가지는 제 2 플러그와, 제 2 플러그 상부에 형성된 금속배선을 포함하여 구성되며,
상기 제 1 종횡비와 제 2 종횡비는, 상기 반도체 소자에서 한 번에 텅스텐 플러그를 형성할 때의 종횡비보다 작은 값을 가지는 것을 특징으로 한다.
Cu 배선, 플러그
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 플러그의 형성과정을 나타낸 공정단면도.
도 2는 종래기술에 의한 반도체 소자의 플러그 구조단면도.
도 3 내지 도 5는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 플러그 구조단면도.
도 6은 본 발명에 의한 반도체 소자의 플러그 구조단면도.
도 7a 내지 7d는 본 발명에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정단면도.
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본 발명은 반도체 소자의 텅스텐 플러그 구조 및 그 형성방법에 관한 것으로, 특히 텅스텐 플러그 공정을 적어도 2회 이상 수행하여, 2개 이상으로 적층된 텅스텐 플러그와 동일한 두께를 가지도록 한 번에 형성된 플러그가 가지는 종횡비보다, 낮은 종횡비(Aspect Ratio)의 플러그를 형성함으로써 텅스텐 플러그와 금속 배선간의 오버랩 마진 문제를 해결하고자 하는 반도체 소자의 텅스텐 플러그의 구조 및 그 형성방법에 관한 것이다.
최근, 고스피드의 반도체 소자에 대응하기 위하여 구리를 이용한 배선 공정이 각광을 받고 있었으나 경제적인 면과 패터닝의 용이함을 고려하여 알루미늄 배선 공정을 최대한 적용하려는 노력이 많이 시도되고 있다. 특히, 130nm 테크놀로지(technology)에서까지 알루미늄 배선 공정을 적용하는 제품들이 나오고 있다.
이와같이, 반도체 소자의 크기가 더욱 감소됨에 따라, 집적회로에서의 배선을 다층화하고 이 배선들을 연결하는 다층 배선 방법이 주로 사용되고 있다. 일반적으로 배선들을 연결하기 위해 하부 배선층 상부에 콘택홀을 형성하고 스퍼터링과 같은 방법으로 알루미늄 등의 금속을 증착하고 상부 배선층을 형성함으로써 배선을 완성한다.
그러나, 이러한 스퍼터링 바업에 의해 알루미늄 등의 금속을 증착할 경우, 콘택홀 내부에 금속이 완전히 메워지지 않아 배선 연결이 제대로 이루어지지 않을 뿐만 아니라, 콘택홀 내에서 스텝 커버리지(step coverage)가 불량하게 되어 콘택 저항의 상승 및 신뢰성 저하의 문제가 발생하였다.
이러한 이유로 반도체 소자의 고집적화에 따른 반도체 소자의 배선 연결을 위한 물질로서 콘택홀에서 양호한 스텝 커버리지를 갖고 콘택 매립특성을 갖는 텅스텐을 이용하여 금속 플러그를 형성하게 되었다. 텅스텐은 DC(Direct Contact)에서의 우수한 스텝 커버리지 특성과 MC(Metal Contact)에서 뛰어난 콘택 매립특성을 갖는다.
그러나, 반도체 소자가 고집적화됨에 따라 디자인 룰이 더 엄격해지면서 여러 공정에서 마진(margin)이 부족한 현상들이 나타나고 있으며, 특히 텅스텐 플러그의 종횡비가 점점 증가하게 되어 텅스텐 플러그와 금속 배선간의 오버랩 마진 문제가 발생하고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 텅스텐 플러그의 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 플러그의 형성과정을 나타낸 공정단면도이고, 도 2는 종래기술에 의한 반도체 소자의 플러그 구조단면도이며, 도 3 내지 도 5는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 플러그 구조단면도이다.
텅스텐 플러그 형성 과정은, 먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(10) 상에 일정한 간격을 두고 형성되어 있는 게이트 전극(20)을 포함한 기판 전면에 실리콘 질화막(SiN)(도시하지 않음)을 얇게 증착하고, 그 위에 BPSG(Boro Phosphorous Silicate Glass) 또는 SiO2를 화학기상증착법(CVD법)으로 6000~10000Å 정도로 두텁게 증착한 후 평탄화하여 층간절연막(30)을 형성한다.
이후, 도 1b에 도시된 바와 같이, 상기 실리콘 질화막(SiN)을 에치 스토퍼로 사용하여 상기 층간절연막(30)의 소정 부위를 드라이 식각하여 콘택홀(40)을 형성하고, 도 1c에 도시된 바와 같이, 화학기상 증착법(Chemical Vapor Deposition, CVD법)으로 텅스텐을 전면 증착하여 콘택홀 안에 텅스텐을 매립하여 텅스텐 플러그(41)를 형성한다.
마지막으로, 도 1d에 도시된 바와 같이, 화학 기계적 연마공정(CMP, Chemical Mechanical Polishing)을 진행하여 층간절연막(30)이 완전히 드러나도록 텅스텐을 완전히 제거한 후, 상기 텅스텐 플러그(41)를 포함한 전면에 알루미늄을 스퍼터링 방법으로 증착하고 포토식각공정으로 패터닝하여 상기 텅스텐 플러그(41)에 콘택하는 금속배선(50)을 형성한다.
그러나, 도 2에 도시된 바와같이, 텅스텐의 플러그(41)의 상부폭(W1)과 하부폭(W2)이 서로 일정하게 형성되지 않고, 도 3에 도시된 바와 같이, 콘택홀(40) 형성을 위한 드라이 식각공정시, 측벽도 동시에 식각되므로 콘택홀의 상부폭(W1)이 하부폭(W2)보다 넓어지게 된다. 따라서, 상기 콘택홀에 갭-필(gap fill)되어 형성되는 텅스텐 플러그(40)의 종횡비도 커지게 된다. 콘택홀의 종횡비가 커지게 되면, 텅스텐 갭-필이 용이해지지만, 반도체 소자가 고집적화됨에 따라 마진 확보가 어려워진다.
즉, 상기와 같은 종래의 반도체 소자의 금속 플러그 구조 및 그 형성방법은 다음과 같은 문제점이 있다.
전술한 바와 같이, 반도체 소자가 고집적화됨에 따라, 텅스텐 플러그를 형성하기 위한 콘택홀 사이즈가 좁아지면서 텅스텐 플러그의 상부폭(W1)과 하부폭(W2)의 CD 스펙(critical dimension spec, 콘택홀 직경)이 타이트(tight)하여 아래로는 콘텍 저항의 영향을 무시할 수 없으며 위로는 금속배선과의 오버랩 마진(overlap margin)을 고려해야 되는 문제가 발생된다.
이때, 도 3에 도시된 바와 같이, 텅스텐 플러그(41)와 하부 배선층(도시하지 않음)의 콘택 저항을 최소하하기 위해 하부폭(W2)을 맞춰 콘택홀을 형성하게 되면 상부폭(W1)이 더욱 커져 금속배선(50)의 폭보다 넓어지게 되어 금속배선의 에칭공정에서 금속배선 하부의 텅스텐 플러그가 외부로 노출되어 부식되는 문제가 생기게 된다. 그리고, 텅스텐의 흐르는 특성에 의해서, 금속 배선 외부로 노출된 텅스텐이 인접한 금속배선으로 흘러 쇼트 문제를 유발하게 된다.
한편, 도 4에 도시된 바와 같이, 텅스텐 플러그(41)과 금속 배선 사이의 오버랩 마진을 고려하기 위해 상부폭(W1)에 맞춰 콘택홀을 형성하게 되면 하부폭(W2)이 작아져 텅스텐 플러그(41)와 하부 배선층 사이의 콘텍 저항이 증가하게 된다.
그리고, 도 5에 도시된 바와 같이, 텅스텐 플러그(41)의 종횡비가 커지면 커질수록, 콘택홀을 형성하는 과정에서 식각가스에 의해 인접한 게이트(20)가 침식될 염려가 있는데, 이 경우 침식된 게이트를 구성요소로 하는 박막트랜지스터는 제기능을 하기가 어려워진다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출한 것으로, 텅스텐 플 러그 공정을 적어도 2회 이상 수행하여 낮은 종횡비(Aspect Ratio)의 텅스텐 플러그를 적층 형성함으로써 텅스텐 플러그와 금속 배선간의 오버랩 마진 문제를 해결함과 동시에 텅스텐 플러그와 하부 배선층과의 콘택저항도 최소화하고자 하는 반도체 소자의 텅스텐 플러그의 구조 및 그 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 플러그 구조는 반도체 소자를 형성하기 위한 여러 요소들이 형성된 실리콘 기판과, 상기 실리콘 기판 상에서 제 1 콘택홀이 형성된 제 1 절연막과, 상기 제 1 절연막의 제 1 콘택홀 내부에 매립되어 제 1 종횡비를 가지는 제 1 플러그와, 상기 제 1 절연막을 포함한 전면에 구비되고 상기 제 1 플러그 상부에 제 2 콘택홀을 가지는 제 2 절연막과, 상기 제 2 절연막의 제 2 콘택홀 내부에 매립되어 제 2 종횡비를 가지는 제 2 플러그와, 제 2 플러그 상부에 형성된 금속배선을 포함하여 구성되는 것을 특징으로 한다.
상기 제 1, 제 2 종횡비는 본 발명에서 형성되는 여러 층의 플러그를 합한 것과 동일한 두께를 가지도록 형성된 단일한 플러그가 가지는 종횡비보다 작은 값을 가진다.
상기 제 1, 제 2 종횡비는 본 발명에서 형성되는 여러 층의 플러그를 합한 것과 동일한 두께를 가지도록 형성된 단일한 플러그가 가지는 종횡비보다 작은 값을 가진다.
또다른 목적을 달성하기 위한 본 발명의 반도체 소자의 플러그 형성방법은 반도체 소자를 형성하기 위한 여러 요소들이 형성된 실리콘 기판 상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 선택적으로 패터닝하여 제 1 콘택홀을 형성하고 그 안에 도전물질을 매립하여 제 1 플러그를 형성하는 단계와, 상기 제 1 절연막을 포함한 전면에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 선택적으로 패터닝하여 상기 제 1 플러그 상부에 제 2 콘택홀을 형성하고 그 안에 도전물질을 매립하여 제 2 플러그를 형성하는 단계와, 상기 제 2 플러그 상부에 금속배 선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이때, 적층된 제 1 ,제 2 플러그에 의해 상기 실리콘 기판 상의 하부배선층과 상기 금속배선이 전기적으로 연결되는데, 상기 제 1 ,제 2 플러그는 하부폭보다 상부폭이 큰 구조를 가지지만 그 폭 차이는 0이되는 것이 바람직하나, 공정마진 범위에서 최소한이 되도록 하여 그 종횡비가 작은 값을 가지도록 형성한다.
즉, 한번에 텅스텐 플러그를 형성하지 않고, 적어도 2회 이상의 텅스텐 플러그 공정을 수행함으로써 한번에 형성한 텅스텐 플러그가 가지는 종횡비보다 낮은 종횡비의 텅스텐 플러그를 적층 형성함으로써 텅스텐 플러그의 상부폭과 하부폭의 CD차를 최소화하는 것을 특징으로 한다.
다만, 상기 제 2 플러그는 상기 제 1 플러그와 동일한 종횡비를 가지도록 하거나 또는 보다 작은 종횡비를 가지도록 하여 텅스텐 플러그와 금속 배선간의 오버랩 마진 문제를 해결함과 동시에 텅스텐 플러그와 하부 배선층과의 콘택저항을 최소화한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 플러그 구조 및 그 형성방법을 상세히 설명하면 다음과 같다.
도 6은 본 발명에 의한 반도체 소자의 플러그 구조단면도이고, 도 7a 내지 7d는 본 발명에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 의한 반도체 소자의 텅스텐 플러그는, 도 6에 도시된 바와 같이, 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 실리콘 기판(110) 상에 에치스토퍼로서 실리콘 질화막(111)이 구비되어 있고, 상기 실리콘 질화막(111) 상에는 제 1 텅스텐 플러그(141)가 매립되어 있는 제 1 절연막(131)이 구비되어 있으며, 상기 제 1 절연막(131) 상에는 제 2 텅스텐 플러그(142)가 매립되어 있는 제2 절연막(132)이 구비되어 있고, 제2 절연막(132) 상에는 상기 제 2 텅스텐 플러그(142)에 오버랩되는 금속배선(150)이 구비되어 있다. 상기 금속배선(150)은 상기 제 1 ,제 2 텅스텐 플러그(141, 142)에 의해 하부배선층(도시하지 않음)과 콘택되며, 상기 금속배선용 물질로 알루미늄을 사용할 수 있다.
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이때, 상기 제 1 텅스텐 플러그(141)와 제 2 텅스텐 플러그(142)는 서로 콘택되는데, 상기 제 1 ,제 2 텅스텐 플러그의 높이의 합이 종래의 텅스텐 플러그의 높이와 동일하게 된다. 상기 제 1 ,제 2 텅스텐 플러그의 상부폭(W3)이 하부폭(W4)보다 크지만, 각각의 텅스텐 플러그의 높이가 낮기 때문에 상부폭과 하부폭의 직경차이가 크지 않게 된다. 즉, 종횡비가 낮은 제 1 ,제 2 텅스텐 플러그를 적층함으로써 전체 텅스텐 플러그의 직경 CD차를 최소화할 수 있다.
여기서, 상기 제 1 ,제 2 텅스텐 플러그(141, 142)를 동일한 위치에 동일한 크기로 구비할 수 있는데, 금속배선과 접촉하는 제 2 텅스텐 플러그의 종횡비가 제 1 텅스텐 플러그의 종횡비보다 더 낮을 수 있도록 하는 것이 바람직하다. 제 1 ,제 2 텅스텐 플러그의 종횡비를 동일하게 하고자 하면, 상기 제 1 ,제2 절연막(131,132)의 두께를 동일하게 형성하고 동일한 절연물질을 사용하여 형성하면 될 것이고, 제 1 텅스텐 플러그보다 제 2 텅스텐 플러그의 종횡비를 작게 형성하고자 하면, 제 2 절연막의 두께를 제 1 절연막보다 얇게 형성하면 될 것이다.
이와같이, 낮은 종횡비를 가지는 텅스텐 플러그를 적층하여 형성하면, 텅스텐 플러그의 전체 종횡비를 낮출 수 있어, 텅스텐 플러그와 하부배선층의 콘택영역도 충분히 확보할 수 있고 금속배선(150) 사이로 텅스텐 플러그가 노출되는 문제점도 방지할 수 있다.
한편, 2개의 텅스텐 플러그를 적층하는 구조 이외에, 3개 이상의 텅스텐 플러그를 적층하는 구조도 가능하다. 즉, 상기 제 2 절연막 상에 제 3 텅스텐 플러그가 매립된 제 3 절연막을 더 구비하고, 상기 제 3 텅스텐 플러그에 의해 상기 제 2 텅스텐 플러그와 금속배선을 서로 콘택시키면 된다. 이로써, 전체 텅스텐 플러그는 제 1 ,제 2 ,제 3 텅스텐 플러그의 적층구조로 형성되며, 전체 텅스텐 플러그의 상,하부 직경 CD차는 더욱 줄일 수 있다.
여기서, 상기 제 1 ,제 2 ,제 3 텅스텐 플러그를 동일한 위치에 동일한 크기로 구비할 수 있는데, 금속배선과 접촉하는 제 3 텅스텐 플러그의 종횡비가 제 1 ,제 2 텅스텐 플러그의 종횡비보다 더 낮을 수 있도록 하는 것이 바람직하다. 제 1 ,제 2 ,제 3 텅스텐 플러그의 종횡비를 동일하게 하고자 하면, 상기 제 1 ,제 2 ,제 3 절연막의 두께를 동일하게 형성하고 동일한 절연물질을 사용하여 형성하면 될 것이고, 금속배선과 접촉하는 제 3 텅스텐 플러그의 종횡비를 작게 형성하고자 하면, 제 3 절연막의 두께를 제 1 ,제 2 절연막보다 얇게 형성하면 될 것이다.
이와같이, 금속배선과 접촉하는 텅스텐 플러그의 종횡비를 보다 작게 형성하여 금속배선과 텅스텐 플러그의 오버랩 마진을 충분히 확보할 수 있다.
이하에서, 텅스텐 플러그의 형성방법을 구체적으로 설명하면 다음과 같다.
우선, 도 7a에 도시된 바와 같이, 실리콘 기판(110) 상에 일정한 간격을 두고 형성되어 있는 게이트 전극(120) 및 하부배선층(도시하지 않음)을 포함한 기판 전면에 층간절연막 및 실리콘 질화막(SiN)(111)을 순차적으로 증착하고, 그 위에 BPSG(Boro Phosphorous Silicate Glass), HDP(High Density Plasma) 산화막 또는 SiO2를 화학기상증착법(CVD법)으로 증착한 후 CMP(Chemical Mechanical Polishment) 공정으로 평탄화하여 제 1 절연막(131)을 형성한다. 이때, 상기 제 1 절연막은 종래의 절연막보다 얇게 형성한다. 상기 실리콘 질화막은 에치 스토퍼의 역할을 한다.
이후, 제 1 절연막(131) 상에 제 1 콘택홀(161)을 정의하기 위한 제 1 포토레지스트 패턴(181)을 형성하고, 상기 제 1 포토레지스트 패턴(181) 사이로 노출된 제 1 절연막(131)을 식각하여 제 1 콘택홀(161)을 형성한다. 상기 제 1 절연막(131) 식각시 실리콘 질화막을 엔드포인트(end point)로 하고, 제 1 절연막 식각후 상기 실리콘 질화막도 식각하여 하부배선층을 오픈시킨다.
이후, 도 7b에 도시된 바와 같이, 화학기상 증착법(Chemical Vapor Deposition, CVD법)으로 텅스텐을 전면 증착하여 제 1 콘택홀 안에 텅스텐을 매립하여 제 1 텅스텐 플러그(141)를 형성한다. 이때, 하부배선층과 제 1 텅스텐플러그가 접촉하는 콘택직경은 0.16㎛ 내외로 할 수 있다.
현재 CVD에 의하여 텅스텐 도전층을 증착할 때 사용하는 반응가스는 WF6이 며, 환원가스는 주로 H2와 SiH4로서, 장비에 따라 챔버 내의 압력은 40~90torr 범위내에서 한다.
이후, 화학 기계적 연마공정(CMP, Chemical Mechanical Polishing)을 진행하여 상기 제 1 절연막(131)이 완전히 드러나도록 제 1 절연막 상의 텅스텐을 완전히 제거하여 제 1 텅스텐 플러그(141)를 완성한다. 이때, 제 1 절연막의 두께가 종래의 절연막보다 얇으므로 제 1 절연막의 소정 부위를 식각하여 형성된 제 1 콘택홀의 종횡비가 작고, 따라서 상기 제 1 콘택홀에 매립된 제 1 텅스텐 플러그의 종횡비도 작게 된다. 그리고, 제 1 텅스텐 플러그의 상부표면은 금속배선과 접촉하는 부분이 아니므로, 제 1 텅스텐 플러그를 형성할 때에는 하부배선층과 제 1 텅스텐 플러그의 콘택 저항이 크지 않도록 형성하는 것에 유의한다.
다음, 도 7c에 도시된 바와 같이, 상기 제 1 절연막(131)을 포함한 전면에 BPSG, HDP 산화막 또는 SiO2를 화학기상증착법(CVD법)으로 증착한 후 CMP 공정으로 평탄화하여 제2 절연막(132)을 형성한다. 이때, 상기 제 2 절연막은 종래의 절연막보다 얇게 형성하는데, 적층된 제 1 절연막과 제 2 절연막의 전체 두께가 종래의 절연막의 두께가 되도록 형성한다.
이후, 도 7d에 도시된 바와 같이, 제2 절연막(132) 상에 제 2 콘택홀(162)을 정의하기 위한 제 2 포토레지스트 패턴(182)을 형성하고, 상기 제 2 포토레지스트 패턴(182) 사이로 노출된 제2 절연막(132)을 식각하여 상기 제 1 텅스텐 플러그(141)가 외부로 노출되도록 제 1 콘택홀(161)을 형성한다. 이때, 제 1 포토레지 스트 패턴을 형성할 때 사용하는 노광마스크와 제 2 포토레지스트 패턴을 형성할 때 사용하는 노광마스크는 동일한 것으로 한다.
이후, 도 7e에 도시된 바와 같이, 화학기상 증착법으로 텅스텐을 전면 증착하여 제 2 콘택홀 안에 텅스텐을 매립하여 제 2 텅스텐 플러그(142)를 형성한다. 이때, 이후 형성될 금속배선층과 제 2 텅스텐플러그가 접촉하는 콘택직경은 0.18㎛ 내외로 하고, 상기 금속배선층은 0.20㎛ 내외로 형성하여 상기 제 2 텅스텐 플러그사 금속배선층 외부로 노출되지 않도록 한다. 텅스텐 도전층을 증착하는 방법은 전술한 바와 같다.
이후, 도 7f에 도시된 바와 같이, 화학 기계적 연마공정(CMP, Chemical Mechanical Polishing)을 진행하여 상기 제 2 절연막(132)이 완전히 드러나도록 제 2 절연막 상의 텅스텐을 완전히 제거하여 제 2 텅스텐 플러그(142)를 완성한다. 이때, 제 2 절연막의 두께가 종래의 절연막보다 얇으므로 제 2 절연막의 소정 부위를 식각하여 형성된 제 2 콘택홀의 종횡비가 작고, 따라서 상기 제 2 콘택홀에 매립된 제 2 텅스텐 플러그의 종횡비도 종래의 텅스텐 플러그의 종횡비보다 작게 된다. 그리고, 제 2 텅스텐 플러그를 형성할 때에는 이후 형성될 금속배선층 외부로 제 2 텅스텐 플러그가 노출되지 않도록 오버랩 마진에 유의한다.
마지막으로, 상기 제 2 텅스텐 플러그(142)를 포함한 전면에 알루미늄을 스퍼터링 방법으로 증착하고 포토식각공정으로 패터닝하여 상기 제 2 텅스텐 플러그(142)에 콘택하는 금속배선(150)을 형성한다. 알루미늄 배선의 두께는 169~170nm 정도로 하고 그 폭은 0.20㎛정도로 한다. 상기 알루미늄 배선을 패터닝하기 위해서 는 식각가스로 Cl2, O2, BCl3, Ar 가스를 사용할 수 있다. 이때, 상기 금속배선용 물질로서 알루미늄 이외에 패터닝 특성이 우수한 또다른 금속을 사용하여도 무방할 것이다.
이로써, 적층된 제 1 ,제 2 텅스텐 플러그에 의해 하부배선층과 금속배선이 전기적으로 서로 연결된다. 이때, 제 1 ,제 2 텅스텐 플러그는 각각 종횡비가 작으므로 상부직경폭과 하부 직경폭의 CD차이를 최소화할 수 있으며,
이때, 상기 제 1 텅스텐 플러그(141)와 제 2 텅스텐 플러그(142)는 서로 콘택되는데, 상기 제 1 ,제 2 텅스텐 플러그의 높이의 합이 종래의 텅스텐 플러그의 높이와 동일하게 된다. 상기 제 1 ,제 2 텅스텐 플러그의 상부폭(W3)이 하부폭(W4)보다 크지만, 각각의 텅스텐 플러그의 높이가 낮기 때문에 상부폭과 하부폭의 직경차이가 크지 않게 된다. 즉, 종횡비가 낮은 제 1 ,제 2 텅스텐 플러그를 적층함으로써 전체 텅스텐 플러그의 직경 CD차를 최소화할 수 있다.
여기서, 상기 제 1 ,제 2 텅스텐 플러그(141, 142)를 동일한 위치에 동일한 크기로 구비할 수 있는데, 금속배선과 접촉하는 제 2 텅스텐 플러그의 종횡비가 제 1 텅스텐 플러그의 종횡비보다 더 낮을 수 있도록 하는 것이 바람직하다. 제 1 ,제 2 텅스텐 플러그의 종횡비를 동일하게 하고자 하면, 상기 제 1 ,제2 절연막(131,132)의 두께를 동일하게 형성하고 동일한 절연물질을 사용하여 형성하면 될 것이고, 제 1 텅스텐 플러그보다 제 2 텅스텐 플러그의 종횡비를 작게 형성하고자 하면, 제 2 절연막의 두께를 제 1 절연막보다 얇게 형성하면 될 것이다.
이와같이, 낮은 종횡비를 가지는 텅스텐 플러그를 적층하여 형성하면, 텅스텐 플러그의 전체 종횡비를 낮출 수 있어, 텅스텐 플러그와 하부배선층의 콘택영역도 충분히 확보할 수 있고 금속배선(150) 사이로 텅스텐 플러그가 노출되는 문제점도 방지할 수 있다.
한편, 2개의 텅스텐 플러그를 적층하는 구조 이외에, 3개 이상의 텅스텐 플러그를 적층하여 각각의 텅스텐 플러그의 종횡비를 최소화할 수 있다.
즉, 전술한 텅스텐 플러그 형성방법에서, 상기 제 2 텅스텐 플러그를 형성하는 단계와 상기 금속배선을 형성하는 단계 사이에, 상기 제 2 텅스텐 플러그와 상기 금속배선을 전기적으로 연결하는 제 2 텅스텐 플러그를 형성하면 된다.
구체적으로, 제 2 텅스텐 플러그가 매립된 제 2 절연막을 포함한 전면에 제 3 절연막을 형성하는 단계와, 포토식각공정을 적용하여 상기 제 3 절연막을 선택적으로 패터닝함으로써 상기 제 2 텅스텐 플러그가 노출되는 제 3 콘택홀을 형성하는 단계와, 상기 제 3 콘택홀 안에 텅스텐을 매립하여 제 3 텅스텐 플러그를 형성하는 단계와, 상기 제 3 텅스텐 플러그를 포함한 전면에 알루미늄을 스퍼터링 방법으로 증착하고 포토식각공정으로 패터닝하여 상기 제 3 텅스텐 플러그에 콘택하는 금속배선을 형성하는 단계를 수행하면 된다.
상기 제 3 텅스텐 플러그에 의해 상기 제 2 텅스텐 플러그와 금속배선을 서로 콘택시키면 된다. 이로써, 전체 텅스텐 플러그는 제 1 ,제 2 ,제 3 텅스텐 플러그의 적층구조로 형성되며, 전체 텅스텐 플러그의 상,하부 직경 CD차를 더욱 줄일 수 있다.
여기서, 상기 제 1 ,제 2 ,제 3 텅스텐 플러그를 동일한 위치에 구비하는데, 상기 제 1 ,제 2 ,제 3 텅스텐 플러그의 종횡비를 동일하게 형성하거나 금속배선과 접촉하는 제 3 텅스텐 플러그의 종횡비가 제 1 ,제 2 텅스텐 플러그의 종횡비보다 더 낮을 수 있도록 형성하는 것이 바람직하다. 제 1 ,제 2 ,제 3 텅스텐 플러그의 종횡비를 동일하게 하고자 하면, 상기 제 1 ,제 2 ,제 3 절연막의 두께를 동일하게 형성하고 동일한 절연물질을 사용하여 형성하면 될 것이고, 금속배선과 접촉하는 제 3 텅스텐 플러그의 종횡비를 작게 형성하고자 하면, 제 3 절연막의 두께를 제 1 ,제 2 절연막보다 얇게 형성하면 될 것이다.
이와같이, 금속배선과 접촉하는 텅스텐 플러그의 종횡비를 보다 작게 형성하여 금속배선과 텅스텐 플러그의 오버랩 마진을 충분히 확보할 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
즉, 상기 실시예에서는 텅스텐 플러그에 한정하여 설명하였으나, 플러그를 다층으로 형성함으로써 텅스텐보다 매립특성이 떨어지는 도전물질도 사용할 수 있게 된다.
상기와 같은 본 발명의 반도체 소자의 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 종횡비가 낮은 텅스텐 플러그를 2층 이상으로 적층하여 하부배선층과 상부 금속배선층을 전기적으로 연결함으로써, 적층된 텅스텐 플러그 전체의 상부 직경폭과 하부 직경폭의 CD차이를 줄일 수 있다.
둘째, 하부 텅스텐 플러그보다 상부 텅스텐 플러그의 종횡비를 더 낮출 수 있어 상부금속배선층과 텅스텐 플러그의 오버랩 마진을 충분히 확보할 수 있다. 즉, 하부 텅스텐 플러그는 하부 배선층과의 콘택저항을 고려하여 하부폭을 중심으로 형성할 수 있고, 상부 텅스텐 플러그는 상부 금속배선층과의 오버랩 마진을 고려하여 상부폭을 중심으로 형성할 수 있다.
셋째, 플러그를 다층으로 형성함으로써 텅스텐보다 매립특성이 떨어지는 도전물질도 사용할 수 있게 되므로 플러그용 도전물질의 선택폭이 넓어진다.
Claims (27)
- 반도체 소자를 형성하기 위한 여러 요소들이 형성된 실리콘 기판과,상기 실리콘 기판 상에서 제 1 콘택홀이 형성된 제 1 절연막과,상기 제 1 절연막의 제 1 콘택홀 내부에 매립되며 한번에 형성된 플러그의 종횡비보다 낮은 제 1 종횡비를 가지는 제 1 플러그와,상기 제 1 절연막을 포함한 전면에 구비되고 상기 제 1 플러그 상부에 제 2 콘택홀을 가지는 제 2 절연막과,상기 제 2 절연막의 제 2 콘택홀 내부에 매립되며 한번에 형성된 플러그의 종횡비보다 낮은 제 2 종횡비를 가지는 제 2 플러그와,제 2 플러그 상부에 형성된 금속배선을 포함하여 구성되는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 1 항에 있어서,상기 제 1 ,제 2 플러그는 텅스텐 플러그인 것을 특징으로 하는 반도체소자의 플러그 구조.
- 삭제
- 제 1 항에 있어서,상기 금속배선은 Al배선인 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 1 항에 있어서,상기 제 1 ,제 2 절연막은 동일한 두께를 가지는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 1 항에 있어서,상기 제 2 절연막은 상기 제 1 절연막에 비해 얇은 두께를 가지는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 1 항에 있어서,상기 제 2 플러그는 상기 제 1 플러그와 동일한 종횡비를 가지거나 또는 보다 작은 종횡비를 가지는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 1 항에 있어서,상기 제 1 ,제 2 플러그는 동일한 위치에 구비되는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 1 항에 있어서,상기 제 2 플러그와 금속배선 사이에 제 3 플러그가 매립된 제 3 절연막이 더 구비되는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 9 항에 있어서,상기 제 1 ,제 2 ,제 3 절연막은 동일한 두께를 가지는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 9 항에 있어서,상기 제 3 절연막이 상기 제 1 절연막 또는 제 2 절연막보다 얇은 두께를 가지는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 9 항에 있어서,상기 제 3 플러그는 상기 제 1 ,제 2 플러그와 동일한 종횡비를 가지거나 또는 보다 작은 종횡비를 가지는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 9 항에 있어서,상기 제 1 ,제 2 ,제 3 플러그는 동일한 위치에 구비되는 것을 특징으로 하는 반도체소자의 플러그 구조.
- 제 9 항에 있어서,상기 제 3 플러그는 텅스텐 플러그인 것을 특징으로 하는 반도체소자의 플러그 구조.
- 삭제
- 반도체 소자를 형성하기 위한 여러 요소들이 형성된 실리콘 기판 상에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막을 선택적으로 패터닝하여 제 1 콘택홀을 형성하고 그 안에 도전물질을 매립하여 제 1 플러그를 형성하는 단계와,상기 제 1 절연막을 포함한 전면에 제 2 절연막을 형성하는 단계와,상기 제 2 절연막을 선택적으로 패터닝하여 상기 제 1 플러그 상부에 제 2 콘택홀을 형성하고 그 안에 도전물질을 매립하여 제 2 플러그를 형성하는 단계와,상기 제 2 플러그 상부에 금속배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 16 항에 있어서,상기 제 1 ,제 2 플러그는 텅스텐을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
- 제 16 항에 있어서,상기 제 1 ,제 2 플러그는 동일한 위치에 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 16 항에 있어서,상기 금속배선은 Al으로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 16 항에 있어서,상기 제 1 ,제 2 절연막은 동일한 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 16 항에 있어서,상기 제 2 절연막은 상기 제 1 절연막보다 얇은 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 16 항에 있어서,상기 제 2 플러그를 형성하는 단계와 상기 금속배선을 형성하는 단계 사이 에,상기 제 2 플러그를 포함한 전면에 제 3 절연막을 형성하는 단계와,상기 제 3 절연막을 선택적으로 패터닝하여 상기 제 2 플러그 상부에 제 3 콘택홀을 형성하고 그 안에 도전물질을 매립하여 제 3 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 22 항에 있어서,상기 제 3 플러그는 텅스텐을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 22 항에 있어서,상기 제 1 ,제 2 ,제 3 플러그는 동일한 위치에 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 22 항에 있어서,상기 제 1 ,제 2 ,제 3 절연막은 동일한 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 22 항에 있어서,상기 제 3 절연막은 상기 제 1 ,제 2 절연막보다 얇은 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
- 제 1항에 있어서,상기 한번에 형성된 플러그는, 적층되어 형성된 제 1 플러그와 제 2 플러그의 두께를 합한 것과 동일한 두께를 가지는 것을 특징으로 하는 반도체 소자의 플러그 구조.
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