KR100385954B1 - 국부 식각 저지 물질층을 갖는 비트라인 스터드 상의 비트라인 랜딩 패드와 비경계 컨택을 갖는 반도체 소자 및 그제조방법 - Google Patents

국부 식각 저지 물질층을 갖는 비트라인 스터드 상의 비트라인 랜딩 패드와 비경계 컨택을 갖는 반도체 소자 및 그제조방법 Download PDF

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Abstract

본 발명에 의하면 식각 저지 물질층이 선택적으로 제공되는데, 이 식각 저지물질층은 이어지는 제조 공정 동안에 불순물의 아웃개싱(outgassing)을 허용하도록 하는 선택적인 방식으로 다층 회로 층들 사이에 제공된다. 이 식각 저지 물질층은 하부의 스터드 위에 형성되어서, 상부의 층 내에 형성되어 상부의 스터드를 형성하는 동안에 정렬 타겟으로서의 역할을 수행한다. 이 방식으로, 다층 회로, 예컨대 메모리 소자를 비교적 밀집된 구조로 제조할 수 있다.

Description

국부 식각 저지 물질층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드와 비경계 컨택을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having bit line landing pad and borderless contact on bit line stud with localized etch stop material layer and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 국부 식각 저지 물질층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드와 비경계 컨택을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
참고적으로, 본 출원은 "식각 저지층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드 및 비경계 컨택과 그 제조 방법(Bit Line Landing Pad and Borderless Contact on Bit Line Stud with Etch Stop Layer and Manufacturing Method Thereof)"이라는 명칭으로 출원된 미합중국 출원 번호 09/699,849호와, "보이드 영역 내에 형성된 국부 식각 저지층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드 및 비경계 컨택과 그 제조 방법(Bit Line Landing Pad and Borderless Contact on Bit Line Stud with localized Etch Stop Layer Formed in Void Region, and Manufacturing Method Thereof)"이라는 명칭으로 출원된 미합중국 출원 번호 09/699,589호와 관련이 있다.
집적 회로의 표면적을 보다 효율적으로 이용하기 위하여, 일반적인 2-디멘젼(dimension) 반도체 기술은, 현재의 회로가 3-디멘젼 형태로 다층 상에 형성되도록 발전되고 있다. 이러한 형태에서 액티브 소자 및 배선은 적층 관계로 형성된다. 각각의 연속적인 층을 형성하는 동안에, 그 기술 분야에서 "플러그(plug)"로 지칭되는 층간 연결 경로 또는 "스터드(stud)"는 다양한 액티브 소자와 다른 층의 전송 라인 사이를 전기적으로 연결시킨다. "랜딩 패드(landing pad)" 또는 "탭(tab)"은, 플러그의 정렬을 보조하기 위하여, 상부층으로부터 통하는 플러그에 대한 타겟(target) 역할을 하도록 하부층 내에 형성된다. 이 랜딩 패드는 하부의회로 또는 배선과 연결되고, 회로 또는 배선보다 표면적 면에서 일반적으로 크게 형성되어, 플러그에 대한 타겟의 보다 넓은 허용 오차를 제공한다.
이러한 다층 배선 기술은, 예컨대 1기가 바이트(gigabyte) 이상의 극도로 큰 용량을 갖는, 예컨대 디램(DRAM: Dynamic Random Access Memory) 소자와 같은 고집적 메모리 소자의 설계를 가능하게 한다. 이러한 디램 소자는, 엄격한 디자인 제한 하에서 조밀하면서 효율적으로 배열된 메모리 셀들의 다중 어레이들을 포함한다. 셀 영역들 사이에는, 입력/주변부뿐만 아니라 셀들 사이의 보조 회로 및 배선 회로를 포함하는 주변 영역 등이 있다.
수직적인 플러그와 수평적인 배선 선폭(feature) 사이의 오정렬은 디펙트(defect) 및 신뢰성 문제를 유발할 수 있다. 플러그가 선폭에 정렬되는 것을 확보하기 위하여, 선폭은, 예컨대 랜딩 패드 사용을 통하여 요구되는 것보다 더 크게 제작된다. 선폭이 보다 크게 제작되는 영역은, 그 기술 분야에서 수직적인 컨택 홀 주변의 "경계(border)"로 지칭된다. 그러므로 어떠한 과도한 경계 영역은 회로 밀도 면에서 부정적인 영향을 미친다.
경계 영역을 감소 또는 제거하는 반면에, 다층 배선을 제공하려는 시도가 지금까지 계속되고 있다. 이러한 시도들에는 미합중국 특허 번호 6,083,824호, 5,612,254호 및 4,966,870호에 개시된 회로 및 제조 공정이 포함된다.
어느 정도까지 회로의 팩킹(packing) 밀도는 회로 사이의 금속 배선이 서로간의 침범 없이 얼마나 밀접하게 형성될 수 있느냐에 의하여 제한된다. 이러한 제한은 한 레벨의 컨택을 다른 레벨로부터 분리하는 것을 지배하는 디자인 룰에 의하여 규정되며, 그리고 컨택들 둘레의 경계들 또는 허용 오차에 대한 디자인 룰에 의하여 규정된다.
층간 배선을 위한 홀의 높은 어스펙트 비를 감소시키기 위한 다른 시도들도 진행되고 있다. 여기서 어스펙트 비는 홀의 폭에 대한 홀의 높이를 의미한다. 일반적으로 홀이 깊을 수록 그 홀을 제작하기 더욱 어렵다. 하부 회로의 라인, 예컨대 디램 메모리 소자의 비트 라인을 랜딩 패드로 사용함으로써 배선 홀의 어스펙트 비가 상당히 감소되도록 할 수 있다.
전형적인 다층 디램 메모리 소자는 셀 영역 및 주변 영역을 포함한다. 셀 영역은 데이터 저장 소자 역할을 하며, 수직 방향을 갖는 커패시터와 연결되는 액티브 스위칭 소자를 포함한다. 또한 셀 비트 라인은 주변 회로 영역들과 셀 영역 사이에 데이터를 전달하기 위한 배선의 역할을 한다. 주변 영역은, 국부 배선들로서 작용을 하는 많은 비트 라인들 또는 스터드들을 포함하는데, 이 스터드들은 다양한 액티브 소자들과 다른 층들의 전송 라인들 사이를 전기적으로 연결한다. 절연성의 산화막은 비트 라인 위에 형성되고, 그리고 배선 스터드는 산화막을 통하여 오픈되어 비트 라인과 연결된다.
비트 라인이 국부 배선으로 이용될 때, 예컨대 특히 센스 엠플리파이어(sense amplifier) 영역에서 이용될 때, 회로층들은 매우 조밀하게 밀집될 수 있다. 예를 들어 상부층에서부터 비트 라인을 엑세스하기 위해서는, 비트 라인들 사이의 영역이, 수평 방향으로는 인접하는 비트 라인들과의 컨택을 피하도록 하고, 수직 방향으로는 홀이 적절한 깊이로 형성되도록 정확하게 식각되어 스터드 배선 홀을 형성하여야 한다. 왜냐 하면, 디램 소자의 센스 엠플리파이어와 같은 주변 영역은 종종 다양한 배선 경로를 가지며 조밀하게 만들어지기 때문에, 수직적인 스터드 배선이 차지하는 단면적이 되도록 최소화 되어야 하기 때문이다. 그러므로 이 경우 일반적인 제조 공정의 사용으로는 요구되는 높은 어스펙트 비(aspect ratio)를 갖는 스터드를 형성하는 것이 점점 더 어려워지고 있다.
배선 스터드를 형성하는 현재의 기술은 여러가지 공정 한계들을 갖는다. 이러한 한계들 중에는, 스터드 홀을 형성하는 동안 스터드 홀이 하부의 비트 라인과 측면 방향으로 오정렬 될 수 있는 측면 방향으로의 수평적 오정렬이 포함된다. 또한 수직적 오정렬도 발생될 수 있는데, 이 경우 스터드 홀이 충분히 깊게 식각되지 않아서 하부의 비트 라인과 컨택되지 않게 되거나, 또는 스터드 홀이 너무 깊게 식각되고, 그리고 비트 라인을 관통하도록 식각된다.
정렬의 정확도를 개선하기 위하여, 미합중국 특허 번호 5,895,239호에서는 비트 라인 스터드와 함께 비트 라인 랜딩 패드를 채용하는 기술이 개시되었다. 그러나 이러한 시도는 그 비트 라인의 상부의 최소 폭과 상부 배선 스터드의 바닥의 최대 폭을 제공하기 위해서는 랜딩 패드를 포함하는 비트 라인 상부 및 하부 중 어느 하나 또는 모두에 있어서 엄격한 허용 오차(tolerance)를 요구한다. 넓은 스터드 상부는 회로 밀도 면에 있어서 제한적이고, 반면에 좁은 스터드 하부는 컨택 저항의 증가와 정확한 제작을 어렵게 하는 증대된 어스펙트 비를 유발한다. 스터드의 수직적 정렬을 이루기 위한 대책이 없으므로, 스터드 홀이 하부의 비트 라인과 약간이라도 오정렬되면, 스터드에 인접하는 하부의 층간 절연막 내에 보이드가 형성될 수 있다.
다층 배선에 대한 또 다른 시도가 미합중국 특허 번호 5,891,799호에 개시되었다. 도 1을 참조하면, 층간 절연막(SiO2: 202)과, 예컨대 실리콘 나이트라이드(Si2N4) 마스크막의 식각 저지층(206)이 기판(200) 상에 형성된 금속층(210) 위에 순차적으로 형성된다. 상부 및 하부 층들 사이를 연결하기 위한 스터드(212a, 212b)를 형성하기 위하여, 마스크막(206) 및 하부 절연막(202)을 관통하도록 스터드 홀(213a, 213b)을 형성한다. 스터드(212a, 212b)가 형성되고 나면, 마스크막(206)은, 후속 공정에서 상부 마스크막(208) 및 상부 절연층(204)을 관통하여 형성되는 스터드(214a, 214b)에 대한 식각 기준 역할을 한다. 그러나 이러한 방법은 많은 한계들로 인하여 제약을 받는다. Si3N4마스크막(206, 208)은 심한 스트레스를 가지는 물질로서, 전체 회로 위에 하나의 층으로서 전체적으로 형성되기 때문에, 이러한 구성은 여러 층들에 과도한 스트레스를 발생시켜 회로의 왜곡을 유발시킬 수도 있다. 이 외에도 높은 밀도로 인하여, 그 마스크막은 후속의 고온 공정 동안에, 층간 절연막 내에 포함되어 있는 C, F 및 Cl과 같은 불순물이 아웃개싱(outgassing)되는 것을 방해한다. 남아있는 Si3N4마스크막은 일반적인 합금 공정 동안에 H2및 O2가 유입되는 것을 방해할 수 있어, 상부 및 하부 금속층들 사이의 도전성 접착 특성 및 결함 치유 능력에 심각한 영향을 미친다.
더욱이 이와 같은 공정은 일반적인 메모리 제조 공정에 적합하지 않은데, 그이유는 Si3N4마스크막이 비트 라인들 사이에 적용되기 때문이다. 셀 비트 라인의 각각의 측벽 상에 형성되는 절연성의 스페이서는 셀 비트 라인 및 이웃하는 커패시터 사이의 숏(short)을 방지한다. 이러한 스페이서를 형성하기 위해서는, 비트 라인들 사이에 형성되어질 커패시터를 위한 공간을 확보하도록, 인접하는 비트 라인들 사이의 어떠한 마스크막도 제거되어야 할 필요가 있다. 그러나 이러한 공정으로 인하여, 커패시터로부터 비트 라인을 절연시키기 위하여 비트 라인들 위에 형성되는 절연막도 또한 제거된다. 이 공정에 의하여 주변 영역 비트 라인들의 각 측벽 상의 마스크막도 역시 제거되어, 우선적으로 마스크막을 형성하는 본연의 목적을 달성할 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 종래 기술의 한계를 극복하기 위하여 국부 식각 저지 물질층을 갖는 비트 라인 스터드 상의 비트 라인 랜딩 패드와 비경계 컨택을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 다층 배선 구조에서 식각 저지 물질층의 사용을 나타내 보인 단면도이다.
도 2는 본 발명에 따라 선택적으로 패터닝된 식각 저지 물질층을 이용한 다층 배선 구조를 나타내 보인 단면도이다.
도 3a 내지 도 3g는 본 발명에 따라 셀 및 주변 영역들을 포함하는 다층 메모리 소자의 선택적으로 패터닝된 식각 저지 물질층을 직교축을 따라 절단하여 좌측 및 우측 열들로 나타내 보인 단면도들이다.
도 4a 내지 도 4f는 본 발명이 다른 실시예에 따라 셀 및 주변 영역들을 포함하는 다층 메모리 소자의 선택적으로 패터닝된 식각 저지 물질층을 직교축을 따라 절단하여 좌측 및 우측 열들로 나타내 보인 단면도들이다.
본 발명은 하부의 층간 절연막의 일부 위에만 선택적으로 패터닝되어 후속 제조 공정 중에 아웃개싱을 허용하도록 하는 식각 저지 물질층을 제공한다. 남아 있는 식각 저지 물질층은 연결성 매체를 둘러싸는 부분들, 예컨대 하부 및 상부의 컨택 홀들 사이에서 스터드를 둘러싸는 부분들로만 국부적으로 위치되도록 한다.남아 있는 식각 저지 물질층의 표면적은 상부층에 형성되어 상부의 스터드를 형성하는 동안에 적절한 정렬 타겟을 제공할 수 있을 정도로 충분히 큰 반면에, 충분한 아웃개싱을 허용하지 않을 정도로 충분히 작도록 하여, 인접하는 컨택 홀들, 예컨대 이웃하는 비트 라인 랜딩 패드에 대한 컨택 홀과 상충되지 않도록 하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자는, 제1 절연막 내에 나란하게 배치되는 제1 및 제2 회로 영역을 구비한다. 제1 회로 영역은 도전성 라인을 포함하고, 그리고 제2 회로 영역은 스터드를 포함한다. 제1 및 제2 식각 저지 물질층은 제1 및 제2 회로 영역 위에 각각 형성되는데, 제1 식각 저지 물질층은 도전성 라인의 측벽에 적어도 하나의 스페이서를 형성하고, 그리고 제2 식각 저지 물질층은 상기 제2 회로 영역 위에서 선택적으로 패터닝되어 상기 스터드의 상부 표면 위를 덮으면서 상기 스터드를 둘러싸는 영역의 일부를 덮도록 연장된다.
상기 제1 및 제2 식각 저지 물질층은 동일하거나, 또는 다른 식각 저지 물질, 예컨대 Si3N4, Ta2O5혹은 Al2O3을 포함할 수 있다. 상기 제2 식각 저지 물질층은 상기 스터드를 둘러싸는 영역을 덮도록 연장될 수 있다. 상기 제2 식각 저지 물질층의 연장은 상기 도전성 라인의 폭에 의해 한정될 수도 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.
절연층을 기판 위에 형성한다. 상기 절연층 내에 제1 회로 영역을 형성한다. 상기 제1 회로 영역 내에 적어도 하나의 도전성 라인을 형성한다. 상기 절연층 내에 제2 회로 영역을 형성하고, 그리고 상기 제2 회로 영역 내에 적어도 하나의 스터드를 형성한다. 상기 제1 회로 영역 위에 제1 식각 저지 물질층을 형성하되, 상기 식각 저지 물질층이 상기 도전성 라인의 측벽에 적어도 하나의 스페이서를 형성하도록 한다. 상기 제2 회로 영역 위에 제2 식각 저지 물질층을 형성하고, 상기 스터드를 포함하는 상기 제2 회로 영역의 일정 영역을 덮도록 상기 제2 식각 저지 물질층을 패터닝한다.
상기 제1 및 제2 식각 저지 물질층은 각각 제1 및 제2 식각 선택비를 갖는 식각 저지 물질로 형성된다. 이 경우, 상기 제2 식각 저지 물질층을 패터닝하는 단계는, 첫째로 상기 반도체 소자 위에 상기 제2 식각 저지 물질층을 형성하는 단계와, 둘째로 상기 스터드를 포함하는 영역 위에 상기 제2 식각 저지 물질의 일부가 제공되도록 상기 제2 식각 저지 물질층을 선택적으로 제거하는 단계를 포함한다. 상기 제1 식각 저지 물질층을 형성하는 단계는, 첫째로 상기 반도체 소자 위에 상기 제1 식각 저지 물질층을 제공하는 단계와, 둘째로 상기 제1 식각 저지 물질을 선택적으로 제거하여 상기 스페이서가 상기 도전성 라인의 측벽에 형성되도록 하는 단계를 포함한다.
상기 제1 및 제2 식각 저지 물질층은 동일한 식각 선택 물질로 형성될 수도 있다. 이 경우 상기 제1 및 제2 식각 저지 물질층을 형성하는 단계는, 첫째로 상기 반도체 소자 위에 식각 저지 물질층을 형성하는 단계와, 둘째로, 상기 스터드를 포함하는 영역 위에 상기 식각 저지 물질의 일부가 남아 있도록 하고 상기 도전성 라인의 측벽에 절연성 스페이서가 형성되도록 상기 식각 저지 물질층을 선택적으로제거하는 단계를 포함한다.
이하 셀 및 주변 영역들을 갖는 메모리 소자와 관련하여 본 발명의 원리를 상세하게 설명한다. 본 발명의 회로들 및 공정들이 다른 다층 회로 실시예들에서도 동등하게 적용할 수 있다는 것은 그 기술 분야의 사람들에게 명백할 것이다.
도 2는 본 발명에 따른 다층 회로 구성의 단면도이다.
도 2를 참조하면, 도전층 패턴(210)이 기판(200) 위에 형성된다. 제1 층간 절연막(202)은 도전층 패턴(210) 위에 제공된다. 컨택 홀들(219a, 219b)은 층간 절연막(202) 내에 형성되고, 층간 컨택 스터드들(220a, 220b)은 컨택 홀들(219a, 219b) 내에 제공된다. 도전성 라인(222)은 스터드들 중 하나의 스터드(220b) 위에 형성되는데, 이 도전성 라인(222)은, 예컨대 상부 레벨의 스터드(230b)에 대한 랜딩 패드로서 작용한다.
제1 식각 저지 물질층(224a)은 하부 레벨의 스터드(220a)의 상부 표면 위와, 그리고 하부 레벨의 스터드(220a)를 둘러싸는 층간 절연막(202)의 일부 위에 선택적으로 패터닝된다. 제1 식각 저지 물질층(224b)은 도전성 라인(222) 위에 패터닝된다. 제2 식각 저지 물질층은 결과 구조물 위에서 패터닝되고, 선택적으로 제거되어서 도전성 라인(222)의 측벽들 상에 측벽 스페이서(226)를 제공한다. 제1 및 제2 식각 저지 물질층들은 유사하거나, 혹은 다른 물질들, 예컨대 Si3N4, Ta2O5혹은 Al2O3을 포함할 수 있다.
제2 층간 절연막(204)은 결과 구조물 위에 형성되며, 상부 레벨의 컨택홀들(229a, 229b)이 상부 레벨의 컨택 스터드들(230a, 230b)을 제공하기 위하여 형성된다. 컨택 홀들(229a, 229b)을 형성하는 동안에, 제1 식각 저지 물질층(224a, 224b)은 스터드(220a)를 둘러싸는 영역에서 하부의 제1 층간 절연막(202)의 과도 식각을 방지하고, 그리고 랜딩 패드(222)의 과도 식각을 방지하기 위한 정렬 타겟으로서 작용한다. 한편 결과 구조물 상에 상부 레벨의 스터드들(230a, 230b)과 금속 배선들(232a, 232b)을 형성함으로써 회로가 완성된다.
본 발명에 따라, 셀 및 주변 영역들을 포함하는 메모리 소자에서 중간 레벨의 컨택들의 단면을 순차적으로 나타낸 도 3a 내지 도 3g와 도 4a 내지 도 4f를 참조하여, 본 발명의 구성의 실시예를 설명하기로 한다. "X" 및 "Y" 방향은 소자의 각 직교축들을 따라 절단한 것을 의미한다.
도 3a를 참조하면, 메모리 소자의 기판(200)에 액티브 메모리 셀(240)을 형성한다. 이 메모리 소자는, 밀집되게 배치된 메모리 셀들(240)과 데이터 라인들을 포함하는 셀 영역(242)과, 그리고 배선 라인들과 메모리 셀 영역(242)을 보조하는 주변 회로, 예컨대 입/출력 회로를 포함하는 주변 영역(244)을 포함한다. 총괄적으로, 메모리 소자 응용 분야에서, 데이터 라인들 및 주변 배선 라인들은 비트 라인들로 간주한다. 그러나, 앞서 설명한 바와 같이, 본 발명은 층간 배선을 요구하는 다른 실시예들에도 동등하게 적용된다.
액티브 회로들(242) 및 기판(200) 위에 층간 절연막(202), 예컨대 SiO2를 형성한다. 도 3b에 도시된 바와 같이, 층간 절연막(202) 내에, 예컨대 식각에 의해 컨택 홀들(219)을 형성하고, 그리고 컨택 홀들(219) 내에 컨택 스터드들(220a,220b)을 형성한다. 컨택 스터드들(220a, 220b)은 500-2000Å의 두께로 텅스텐으로 형성될 수 있다. 적층을 위한 가스 반응은, 예를 들어 40Torr의 압력 및 415℃의 온도에서 다음의 반응을 포함할 수 있다.
WF6+ SiH4+ H2→W + SiF4+ H2
통상적인 n+/p+컨택 저항은, n+컨택에 대한 비트 라인의 폭이 0.15㎛인 경우 300-1000Ω/컨택이며, p+컨택에 대한 비트 라인의 폭이 0.23㎛인 경우 1.5-5kΩ/컨택이다.
텅스텐 플러그를 사용하는 경우, 상기 플러그(220a, 220b)는 예를 들면 화학 기상 증착(CVD; Chemical Vapor Deposition)에 의해 100Å 두께의 티타늄막을 먼저 제공함으로써 형성될 수도 있다. 다음에 예컨대 화학 기상 증착 또는 원자층 증착(ALD; Atomic Layer Deposition)에 의해 TiN막을 제공하고, 이어서 대략 2000Å 두께의 텅스텐(W)층을 형성한다. 다음에 그 결과 구조물을 화학적-기계적 폴리싱 또는 에치 백 공정에 의해 평탄화시킨다.
티타늄 나이트라이드(TiN) 플러그를 사용하는 경우, 상기 플러그(220a, 220b)는 예를 들면 화학 기상 증착(CVD; Chemical Vapor Deposition)에 의해 100Å 두께의 티타늄(Ti)막을 먼저 제공함으로써 형성될 수도 있다. 다음에 예컨대 화학 기상 증착에 의해 1500Å 두께의TiN막을 제공하고, 이어서 화학적-기계적 폴리싱 공정을 수행한다.
도 3c를 참조하면, 예컨대 Si3N4, Ta2O5혹은 Al2O3을 포함하는 제1 식각 저지 물질층(246)을 대략 200-700Å의 두께, 바람직하게는 500Å 이하의 두께로 결과 구조물 위에 적층한다. 포토레지스트를 마스크막 위에 코팅하고 패터닝함으로써, 상부 레벨로 연결되어질 스터드(220a) 위에 마스크 패턴(248)을 형성한다. 이 마스크 패턴(248)의 크기는 적어도 하부의 컨택 스터드와 중첩될 정도로 충분히 크도록 결정되지만, 근처의 컨택 홀들의 금속 배선들에 장애를 주지 않을 정도로 충분히 작도록 결정된다. 제1 식각 저지 물질층(246)은 하부의 층간 절연막(202)에 대해 다른 식각 선택비를 갖는 것이 바람직하다.
도 3d는 결과적으로 만들어진 국부 제1 식각 저지 물질층(250)을 나타낸다. 후속의 비트 라인 형성 단계 동안에 잔류물이 형성되거나 도전성 스트링거가 발생되는 것을 억제하기 위하여 상기 국부 제1 식각 저지 물질층(250)을 테이퍼-식각(taper-etching)한다.
도 3e를 참조하면, 통상의 방법을 사용하여 제2 식각 저지 물질층(258)을 갖는 비트 라인 패턴(252) 및 비트 라인 랜딩 패드(254)를 남아있는 스터드들 위에 형성한다. 제1 식각 저지 물질층(250)이 제거되는 것을 방지하기 위하여, 제2 식각 저지 물질층(258)은 제1 식각 저지 물질층과 비교하여 다른 식각 선택비를 갖도록 하는 것이 바람직하다. 예를 들면, 제1 식각 저지 물질층이 Si3N4를 포함하는 경우, 제2 식각 저지 물질층은 Ta2O5혹은 Al2O3을 포함한다. 이와 같이 하여, 제2 식각 저지 물질층(258)은, 이전에 만들어진 제1 식각 저지 물질층(250)에 영향을주지 않고 패터닝되고 선택적으로 제거될 수 있다. 측벽 절연 스페이서(256)는 비트 라인들(252, 254)의 측벽 부분 상에 형성한다.
비트 라인(252) 및 비트 라인 랜딩 패드(254)를 형성하기 위하여, 텅스텐(W)을 800Å의 두께로 스퍼터링하고, 그리고 제2 식각 저지막(258)을 1500-2500Å의 두께로 적층한다. 그 결과 만들어진 막들을 패터닝하여 비트 라인 패턴 및 비트 라인 랜딩 패드를 형성한다. 비트 라인 패턴을 형성한 후에, Si3N4와 같은 절연 물질막을 대략 500Å의 두께로 적층하고 이방성 식각을 하여 측벽 스페이서(256)를 형성한다. 예를 들면, 제1 식각 저지 물질층(250)이 Ta2O5를 포함하는 경우, 제2 식각 저지 물질층(258)은 제1 식각 저지 물질층(250)과 비교하여 다른 식각 선택비를 갖는 1500-2500Å 두께의 Si3N4를 포함하며, 측벽 스페이서(256)를 형성하기 위한 절연 물질층은 다시 500Å 두께의 Si3N4이다. 절연 물질(500Å 두께의 Si3N4)을 식각하여 측벽 스페이서를 형성하는 동안에, 제1 식각 저지 물질층(250)은, 이전에 언급한 식각 선택비의 차이로 인하여, 그대로 유지될 수 있으며 실질적으로 영향을 받지 않는다.
이와 같이 하여, 비트 라인 랜딩 패드(254) 및 비트 라인 스터드(220a)가 이어지는 비경계 컨택 형성을 위해 준비된다. 결과적으로, 회로 배선 패턴이 비교적 밀집된 수직 구조, 예를 들면 반도체 메모리 소자의 주변 영역(244)에서 볼 수 있는 밀집된 구조로 만들어질 수 있다.
도 3f에서, 제2 층간 절연막(204)을 결과 구조물 위에 형성하고, 스토리지노드 컨택 홀(262)을 통상의 기술을 사용하여 형성한다.
도 3g에서, 스토리지 노드 컨택(264)이 제2 층간 절연막(204) 내에 제공되고, 그리고 제3 층간 절연막(266)이 제2 층간 절연막(204) 위에 제공된다. 상부 레벨의 컨택 홀(268)은, 제1 식각 저지 물질층(250) 및 제2 식각 저지 물질층(258)이 노출될 때까지, 예컨대 산화막 식각을 이용하여 절연막들(266, 204) 내에 제공된다. 하부의 식각 저지 물질층들(250, 258)이, 스터드 결합 영역에서 하부의 스터드(220a)의 측면에 있는 하부의 제1 층간 절연막(202)을 과도 식각하지 않고, 하부의 스터드(220a) 표면이 홀들에 의해 적절히 노출되도록 하기 위한 수직 가이드로서 이용된다.
적절한 수직 정렬과 하부 및 상부 스터드의 각각의 결합을 위하여, 제1 식각 저지 물질층(250)을 이루는 물질은 하부의 제1 층간 절연막(202)의 식각 선택비와 비교하여 다른 식각 선택비를 갖는 것을 선택한다. 이와 같이 하여, 상부 스터드 홀(268)을 형성할 때, 제1 식각 저지 물질층(250)의 상부 표면까지 제3 및 제2 절연층(266, 204)을 정확히 식각하는데 제1 식각 공정이 사용될 수 있다. 이어서, 제2 식각 공정으로, 제1 식각 저지 물질층(250)이 하부의 스터드(220a)의 상부 표면 및 제1 절연층(202)의 상부 표면까지 정확히 식각된다.
바람직한 실시예에서, 1500W, 40mTorr, C4F6+O2+Ar의 공정 조건을 포함하는 제1 식각 공정에 의해, 식각 저지 물질층의 상부 표면이 노출될 때까지 제2 층간 절연막(266) 식각이 수행된다. 이어서 600W, 50mTorr, CHF3+Ar+H2, 105초의 공정조건을 포함하는 제2 식각 공정에 의해, 하부의 층간 절연막(202)을 식각 저지막으로 사용하여 하부의 스터드(220a)의 상부 표면을 노출시키도록 하는 식각 저지 물질층 흡착 식각(attractive etching)을 수행한다.
동일한 식각 공정 동안에 제1 식각 저지 물질층(250) 및 제2 식각 저지 물질층(258)도 식각되는 것이 바람직한데, 그 이유는 제2 단계의 식각 조건이 절연층(202)에 대하여 제1 식각 저지 물질층(250) 및 제2 식각 저지 물질층(258)에 대해 상당히 흡착성이 있기 때문이다. 비록 제1 및 제2 식각 저지 물질층(250 및 258)이 상호간에 식각 선택비를 갖는 것으로 선택되었다 할지라도, 하부의 절연막(202)에 대해서는 크지 않은 식각 선택비를 갖는 것이 바람직하다.
다른 방법도 가능하지만 비현실적인데, 그 이유는 제1 식각 저지 물질층(250) 및 제2 식각 저지 물질층(258) 각각에 대한 두 개의 다른 식각 화학 물질이 요구되거나, 또는 하나의 별도의 식각 과정 외에도 별도의 포토리소그라피 공정이 요구되기 때문이다.
유사한 공정들이 상술한 공정과 동시에, 혹은 분리되어 적용되어서, 예컨대 비트 라인 랜딩 패드(254)를 포함하는 비트 라인들과 같은, 주변 영역의 다른 비트 라인들과 결합하기 위한 층간 스터드들(미도시)을 제공할 수 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예를 나타낸다. 도 4a 및 도 4b에서, 층간 레벨의 스터드(220b)는 도 3a 및 도 3b를 참조하여 앞서 설명한 바와 같이 형성된다. 도 3c에서, 비트 라인 패턴(252)은 스터드(220b) 위에 형성하고, 예컨대 Si3N4를 포함하는 제1 식각 저지 물질층(258)은 캡핑층으로서 비트 라인패턴(252) 위에 형성한다. 바람직하게 Si3N4를 포함하는 제2 식각 저지 물질층(290)은, 비트 라인 이외의 영역들을 포함하는 결과 구조물 위에 200-700Å의 두께, 바람직하게는 500Å 이하의 두께로 형성한다. 본 실시예에서, 제1 및 제2 식각 저지 물질층(258, 290)은 동일하거나 다른 물질들, 예컨대 Si3N4, Ta2O5혹은 Al2O3을 포함한다. 포토레지스트 마스크(292)는, 앞서 설명한 바와 같이, 스터드(220a) 영역 위에서 패터닝되고, 제2 식각 저지 물질층(290)은, 도 4d에 도시된 바와 같이, 마스크(292) 하부에 있는 부분을 제외하고는 제거된다. 이 과정 동안에, 앞서 설명한 바와 같이, 비트 라인(252)의 측면 상에는 측벽 스페이서(296)가 형성된다.
도 3a 내지 도 3g와 도 4a 내지 도 4f를 참조하여 설명한 실시예들에 있어서, 스터드(220a) 위의 영역에 식각 저지 물질층들(250, 294)이 존재함으로써, 과도 식각, 프로파일 열화, 그리고 결과적으로 나타나는 불량 스텝 커버리지가 방지된다. 따라서 컨택에 의해 야기되는 비트 불량도 마찬가지로 경감된다.
이 외에도, 식각 저지 물질층들(250, 294)이 스터드(220a)의 상부 영역에 국부적으로 위치함으로써, 합금 문제들뿐만 아니라 후속 공정 동안의 가스 배출도 상당히 개선된다.
본 발명이 바람직한 실시예에 관해 특히 나타내어지고 설명되었지만, 그 기술 분야에서 통상의 지식을 가지 자에게 있어서, 특허청구범위에 의해 한정되는 본발명의 사상 및 범위를 벗어나지 않고 형태 및 세부 설명들의 다양한 변형이 이루어질 수 있다는 것은 당연하다.
예를 들면, 다른 실시예에서, 단일 메탈 적층 단계보다는 오히려 개별적인 포토리소그라피 공정을 채용하여 비트 라인 패턴 위의 메탈 컨택과 비트 라인 스터드 위의 메탈 컨택을 제공할 수도 있다.

Claims (14)

  1. 제1 절연층에서 나란하게 배치되며, 각각 도전성 라인 및 스터드를 포함하는 제1 및 제2 회로 영역;
    상기 제1 회로 영역 위에서 상기 도전성 라인의 측벽에 적어도 하나의 스페이서를 형성하는 제1 식각 저지 물질층; 및
    상기 제2 회로 영역 위에서 선택적으로 패터닝되어 상기 스터드의 상부 표면 위를 덮으면서 상기 스터드를 둘러싸는 영역의 일부를 덮도록 연장되는 제2 식각 저지 물질층을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 동일한 식각 저지 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 다른 식각 선택비 특성을 갖는 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 Si3N4, Ta2O5혹은 Al2O3을 포함하는 물질 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 식각 저지 물질층의 연장은 상기 도전성 라인의 폭에 의해 한정되는 것을 특징으로 하는 반도체 소자.
  7. 기판 위에 절연층을 형성하는 단계;
    상기 절연층 내에 제1 회로 영역을 형성하는 단계:
    상기 제1 회로 영역 내에 적어도 하나의 도전성 라인을 형성하는 단계:
    상기 절연층 내에 제2 회로 영역을 형성하는 단계:
    상기 제2 회로 영역 내에 적어도 하나의 스터드를 형성하는 단계:
    상기 제1 회로 영역 위에 제1 식각 저지 물질층을 형성하되, 상기 식각 저지 물질층이 상기 도전성 라인의 측벽에 적어도 하나의 스페이서를 형성하도록 하는 단계; 및
    상기 제2 회로 영역 위에 제2 식각 저지 물질층을 형성하고, 상기 스터드를 포함하는 상기 제2 회로 영역의 일정 영역을 덮도록 상기 제2 식각 저지 물질층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 각각 제1 및 제2 식각 선택비를 갖는 식각 저지 물질로 형성되고;
    상기 제2 식각 저지 물질층을 패터닝하는 단계는,
    (가) 상기 반도체 소자 위에 상기 제2 식각 저지 물질층을 형성하는 단계;
    (나) 상기 스터드를 포함하는 영역 위에 상기 제2 식각 저지 물질의 일부가 제공되도록 상기 제2 식각 저지 물질층을 선택적으로 제거하는 단계를 포함하고,
    그리고 상기 제1 식각 저지 물질층을 형성하는 단계는,
    (가) 상기 반도체 소자 위에 상기 제1 식각 저지 물질층을 제공하는 단계; 및
    (나) 상기 제1 식각 저지 물질을 선택적으로 제거하여 상기 스페이서가 상기 도전성 라인의 측벽에 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 동일한 식각 선택 물질로 형성되고,
    상기 제1 및 제2 식각 저지 물질층을 형성하는 단계는,
    (가) 상기 반도체 소자 위에 식각 저지 물질층을 형성하는 단계; 및
    (나) 상기 스터드를 포함하는 영역 위에 상기 식각 저지 물질의 일부가 남아 있도록 하고 상기 도전성 라인의 측벽에 절연성 스페이서가 형성되도록 상기 식각 저지 물질층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 동일한 식각 저지 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제7항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 다른 식각 선택비 특성을 갖는 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 제1 및 제2 식각 저지 물질층은 Si3N4, Ta2O5혹은 Al2O3을 포함하는 물질 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 식각 저지 물질층은 상기 스터드를 둘러싸는 영역을 덮도록 연장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 식각 저지 물질층의 연장은 상기 도전성 라인의 폭에 의해 한정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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