KR101046753B1 - 반도체 소자의 딥 컨택홀 형성방법 - Google Patents

반도체 소자의 딥 컨택홀 형성방법 Download PDF

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Abstract

본 발명은 메탈 컨택용 딥 컨택홀 형성공정시 딥 컨택홀과 연결패드 간의 오버레이 마진을 증가시키고, 이를 통해 메탈 컨택과 비트라인 간의 접촉저항을 개선시켜 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 딥 컨택홀 형성방법에 관한 것으로, 이를 위해 본 발명에서는 제1 층간 절연막의 내부에 하부 도전층이 형성된 반도체 기판을 제공하는 단계; 상기 하부 도전층과 일부가 접속되고, 상기 반도체 기판 상에 딥 컨택홀이 형성될 영역과 대응되는 부위에 적어도 하나의 스페이싱을 갖는 연결패드를 형성하는 단계; 상기 연결패드를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계; 식각공정을 실시하여 상기 연결패드의 상기 스페이싱이 노출되는 딥 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 딥 컨택홀 형성방법을 제공한다.
반도체 소자, 딥 컨택홀, 연결패드, 비트라인

Description

반도체 소자의 딥 컨택홀 형성방법{METHOD FOR FORMING A DEEP CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 딥 컨택홀 형성방법을 도시한 단면도.
도 2는 도 1에 도시된 연결패드의 평면도.
도 3 및 도 4는 도 1에 도시된 반도체 소자의 딥 컨택홀 형성방법을 통해 형성된 딥 컨택홀의 TEM 사진.
도 5는 도 1에 도시된 반도체 소자의 딥 컨택홀 형성방법을 통해 형성된 딥 컨택홀의 단면도.
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 딥 컨택홀 형성방법을 도시한 단면도.
도 7a 내지 도 7c는 도 6a 및 도 6b에 도시된 연결패드의 평면도.
도 8a 내지 도 8i는 연결패드의 다른 실시예를 도시한 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 제1 층간 절연막
12, 112 : 하부 플러그 13, 113 : 도전층
14, 114 : 하드 마스크 15, 115 : 연결패드
116 : 스페이싱 16, 117 : 제2 층간 절연막
17, 118 : 딥 컨택홀
본 발명은 반도체 소자의 딥 컨택홀 형성방법에 관한 것으로, 특히, 반도체 소자에서 상부배선과 접속된 상부 컨택 플러그와 기판의 활성영역과 접속된 하부 컨택 플러그를 전기적으로 연결하는 연결패드를 노출시키는 딥 컨택홀 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 의해 복잡한 다층 금속배선 구조를 구현할 수 있게 되었다. 하지만, 반도체 소자의 고집적화에 따른 단차 증가로 인하여 반도체 소자의 메탈 컨택(metal contact)용 딥(deep) 컨택홀을 형성하기 위한 식각공정시 많은 어려움이 야기되고 있다. 이에 따라, 150nm급 이하의 DRAM 소자에서는 상부 컨택 플러그와, 기판의 활성영역과 접속된 하부 컨택 플러그를 연결패드를 통해 전기적으로 연결시켜 주는 방식이 도입되어 사용되고 있다.
이하에서는, 도 1 내지 도 5을 참조하여 종래기술에 따른 반도체 소자의 연결패드 형성방법 및 딥 컨택홀 형성방법을 설명하고, 그에 따른 문제점을 설명하기로 한다. 여기서, 도 1은 종래기술에 따른 반도체 소자의 딥 컨택홀 형성방법을 도시한 단면도이고, 도 2는 도 1에 도시된 연결패드의 평면도이며, 도 3 및 도 4는 도 1에 도시된 딥 콘택홀의 실제 TEM(Transmission Electron Microscope) 사진이다. 그리고, 도 5는 도 1에 도시된 반도체 소자의 딥 컨택홀 형성방법을 통해 형성된 딥 컨택홀의 단면도이다.
도 1 내지 도 5에 도시된 바와 같이, 반도체 기판(10) 상에 제1 층간 절연막(11)을 형성한 후 그 내부에 하부 컨택 플러그인 폴리 플러그(12)를 형성한다. 그런 다음, 그 상부에 폴리 플러그(12)와 접속되도록 도 2에 도시된 장방형 구조를 갖는 연결패드(15)를 형성한다. 이때, 연결패드(15)는 도전층(13)(비트라인)과 질화막 계열의 하드 마스크(14)로 이루어진다. 여기서, 도전층(13)은 폴리 실리콘막 및 텅스텐층(또는, 텅스텐 실리사이드층)의 적층 구조로 형성한다. 그런 다음, 연결패드(15)를 포함하는 전체 구조 상부에 제2 층간 절연막(16)을 증착한다. 그런 다음, 포토 레지스트 또는 하드 마스크를 이용한 식각공정을 실시하여 연결패드(15)의 도전층(13)이 노출되는 딥 컨택홀(17)이 형성된다.
삭제
그러나, 반도체 소자의 고집적화에 따라 셀 효율을 증대시키기 위하여 주변회로 영역의 디자인 룰을 셀 영역의 디자인 룰과 거의 동일하게 설계하고 있으며, 이에 따라 딥 컨택홀이 형성되는 지역의 연결패드의 크기 감소가 불가피하게 되었다. 결국, 연결패드와 딥 컨택홀 간의 오버레이 마진(overay magin)이 감소하게 되었다.
더욱이, 피식각층인 층간 절연막(16)의 높이 증가에 따른 종횡비 증가로 인하여 딥 컨택홀 식각공정시 딥 컨택홀(17)의 모양이 원형 형태로 유지되지 않고, 도 4에 도시된 바와 같이 타원형(즉, 장축이 단축 대비 여러 배 큰 홀 형태)으로 형성된다. 이는, 딥 컨택홀 식각공정시 폴리머(polymer) 형성이 전체적으로 균일하게 형성되지 않는 등 여러 제반 문제에 기인된다. 이로 인해, 딥 컨택홀 식각공정시 딥 컨택홀(17)과 연결패드(15) 간의 오버레이 마진이 부족하여 도 5에 도시된 바와 같이 연결패드(15)를 벗어나, 하부 절연막(11)이 관통되어 하부 도전층 또는 기판(10)이 노출되는 현상이 발생한다. 결국, 딥 컨택홀(17)이 매립되도록 상부 컨택 플러그를 증착하는 경우 이 컨택 플러그와 하부 도전층 또는 기판이 전기적으로 접속되어 반도체 소자의 동작특성이 저하되고, 궁국적으론 소자의 수율을 저하시킨다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 메탈 컨택용 딥 컨택홀 형성공정시 딥 컨택홀과 연결패드 간의 오버레이 마진을 증가시키고, 이를 통해 메탈 컨택과 비트라인 간의 접촉저항을 개선시켜 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 딥 컨택홀 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 일측면에 따른 본 발명은, 제1 층간 절연막의 내부에 하부 도전층이 형성된 반도체 기판을 제공하는 단계와, 상기 하부 도전층과 일부가 접속되고, 상기 반도체 기판 상에 딥 컨택홀이 형성될 영역과 대응되는 부위에 적어도 하나의 스페이싱을 갖는 연결패드를 형성하는 단계와, 상기 연결패드를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 식각공정을 실시하여 상기 연결패드의 상기 스페이싱이 노출되는 딥 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 딥 컨택홀 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 딥 컨택홀 형성방법을 설명하기 위하여 일례로 DRAM 소자의 메탈 컨택용 딥 컨택홀 형성방법을 도시한 단면도들이다.
도 6a에 도시된 바와 같이, 반도체 기판(110) 상에 제1 층간 절연막(111)을 증착한다. 이때, 제1 층간 절연막(111)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용하여 단층 또는 적층 구조로 형성할 수 있다.
이어서, 식각공정, 증착공정 및 평탄화 공정을 실시하여 제1 층간 절연막(111) 내부에 반도체 기판(110)의 활성 영역과 접속되도록 하부 컨택 플러그로 폴 리 플러그(112)를 형성한다.
이어서, 하부 플러그(112)를 포함하는 전체 구조 상부에 폴리 실리콘막(또는, TiN막), 도전막(예컨대, 텅스텐, 텅스텐 실리사이드층) 및 질화막(또는, 폴리 실리콘막)을 순차적으로 증착한다.
이어서, 식각공정을 실시하여 질화막, 도전막 및 폴리 실리콘막을 순차적으로 식각하되, 후속 공정을 통해 딥 컨택홀(118, 도 6b참조)과 대응되는 부위를 포함하는 영역에 스페이싱(116)이 형성되도록 하드 마스크(114) 및 도전층(113)으로 이루어진 연결패드(115)를 형성한다. 이때, 연결패드(115)의 스페이싱(116)은 도 7a 내지 도 7c, 및 도 8a 내지 도 8i에 도시된 바와 같이 다양한 형태로 형성할 수 있다. 그리고, 스페이싱(116)은 10nm 내지 150nm 정도의 크기를 갖도록 하는 것이 바람직하다. 즉, 스페이싱(116)은 도 7a 및 도 7b와 같이 연결패드(115)가 이분할된 형태, 도 7c와 같이 십자형, 도 8a와 같이 다수의 메트릭스(matrix)형, 도 8b 내지 도 8e와 같이 슬릿(slit)형, 도 8f 내지 도 8i와 같이 마름모형, 원형 또는 십자형으로 이루어질 수 있다. 이때, 슬릿형과 십자형의 개수는 1 내지 5개로 하는 것이 바람직하다.
이어서, 도 6b에 도시된 바와 같이, 연결패드(115)를 포함하는 전체 구조 상부에 제2 층간 절연막(117)을 증착한다. 이때, 제2 층간 절연막(117)은 제1 층간 절연막(111)과 동일한 물질 또는 SiN 등의 질화막을 이용하여 단층 또는 적층 구조로 형성할 수 있다.
이어서, 제2 층간 절연막(117) 상에 딥 컨택홀용 식각 마스크로 사용되는 하 드 마스크(미도시)를 형성한다. 이때, 하드 마스크는 폴리 실리콘, 텅스텐, SiN 또는 아몰퍼스 카본 등과 같은 물질로 단층 또는 적층 구조로 형성할 수 있다. 이러한 하드 마스크는 도시되진 않았지만 포토 레지스트 패턴을 이용한 식각공정을 통해 식각된다.
이어서, 식각된 하드 마스크를 식각 마스크로 이용한 식각공정을 실시하여 딥 컨택홀(118)을 형성한다. 이때, 연결패드(115)의 하부에 형성된 제1 층간 절연막(111)의 손상은 최소화된다. 이는, 딥 컨택홀(118) 식각공정시 적어도 하나의 스페이싱(116)이 형성된 연결패드(115)의 스페이싱(116)의 폭이 극히 작기 때문에 이 부위에서 로딩(loading)현상이 발생하여 자동적으로 식각 정지가 이루어지기 때문이다.
이어서, 딥 컨택홀(118)이 매립되도록 메탈 컨택(미도시)을 형성하는 경우 스페이싱(116)까지 메탈 컨택이 매립되어 메탈 컨택과 연결패드(115) 간의 접촉면적을 증대시킬 수 있다. 더 나아가서는 접촉면적을 증대를 통해 접촉저항을 개선시킬 수 있다.
본 발명의 기술적 사상은 DRAM 소자를 일례로 들어 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 딥 컨택홀과 대응되는 부위에 적어도 하나의 스페이싱을 갖는 연결패드를 형성한 후 딥 컨택홀을 형성하기 위한 식각공정을 실시함으로써 연결패드의 하부 절연층의 손상을 최소화하면서 미스 얼라인(misaligned)이 발생되더라도 연결패드와 메탈 컨택 간의 접촉면적을 증대시킬 수 있다. 더 나아가서는 접촉저항을 개선시켜 반도체 소자의 수율을 향상시킬 수 있다.
삭제

Claims (7)

  1. 제1 층간 절연막의 내부에 하부 도전층이 형성된 반도체 기판을 제공하는 단계;
    상기 하부 도전층과 일부가 접속되고, 상기 반도체 기판 상에 딥 컨택홀이 형성될 영역과 대응되는 부위에 적어도 하나의 스페이싱을 갖는 연결패드를 형성하는 단계;
    상기 연결패드를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계; 및
    식각공정을 실시하여 상기 연결패드의 상기 스페이싱이 노출되는 딥 컨택홀을 형성하는 단계를 포함하고,
    상기 스페이싱은 상기 하부 도전층과 중첩되지 않도록 형성되는 반도체 소자의 딥 컨택홀 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 스페이싱은 10nm 내지 150nm 정도의 폭을 갖는 반도체 소자의 딥 컨택홀 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항 또는 제 2 항에 있어서,
    상기 스페이싱은 메트릭스형, 슬릿형, 십자형, 원형 및 마름모형 중 어느 하나의 형태를 갖는 반도체 소자의 딥 컨택홀 형성방법.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 식각공정은 하드 마스크를 식각 마스크로 이용하여 실시하는 반도체 소자의 딥 컨택홀 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 하드 마스크는 폴리 실리콘, 텅스텐, SiN 또는 아몰퍼스 카본을 이용하여 단층 또는 적층 구조로 형성하는 반도체 소자의 딥 컨택홀 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 연결패드는 폴리 실리콘막과 텅스텐으로 이루어진 도전층과 질화막으로 형성하거나, 폴리 실리콘막과 텅스텐 실리사이드층으로 이루어진 도전층과 질화막으로 형성하는 반도체 소자의 딥 컨택홀 형성방법.
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