KR101149053B1 - 반도체 소자의 스토리지노드 콘택 형성방법 - Google Patents

반도체 소자의 스토리지노드 콘택 형성방법 Download PDF

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Abstract

본 발명은 스토리지노드 콘택 형성시 마스크 패터닝이 어려운 문제점과 후속 스토리지노드와의 오버레이마진이 부족한 문제점을 해결할 수 있는 반도체 소자의 스토리지노드 콘택 형성방법을 제공하기 위한 것으로, 본 발명은 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 층간절연막을 제1건식식각, 습식식각과 제2건식식각을 순차로 랜딩플러그콘택 표면이 오픈될때까지 실시하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계를 포함하고, 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 층간절연막을 습식식각과 건식식각을 순차로 실시하여 랜딩플러그콘택 표면이 오픈될때까지 식각하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계를 포함하며, 상기한 본 발명은 라인타입으로 스토리지노드 콘택을 형성하여 마스크 패터닝의 문제를 해결하고, 스토리지노드 콘택의 상부 폭을 넓힘으로써 후속 스토리지노드와의 오버레이마진을 확보할 수 있는 효과가 있다.
스토리지노드 콘택, 습식식각, 절연막, 오버레이, 자기정렬콘택

Description

반도체 소자의 스토리지노드 콘택 형성방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR IN STORAGE NODE CONTACT}
도 1a 내지 도 1g는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제1층간절연막
13 : 랜딩플러그콘택 14 : 제2층간절연막
15 : 제3층간절연막 16 : 비트라인패턴
17 : 하드마스크 18 : 감광막패턴
19 : 스토리지노드 콘택홀 20 : 스페이서
21 : 스토리지노드 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 스토리지노드 콘택 형성방법에 관한 것이다.
반도체 소자가 고집적화 되면서 80nm기술 이하급의 스토리지노드 콘택플러그의 경우 홀타입(Hole Type)으로 콘택을 형성하고 있다.
그러나, 홀타입으로 스토리지노드 콘택을 형성시 반도체 소자의 고집적화에 따라 스토리지노드 콘택홀 면적이 작아짐으로써 스토리지노드 콘택홀을 형성하기 위한 마스크 패터닝(Mask Patterning)이 어려운 문제점이 있다.
또한, 홀타입으로 스토리지노드 콘택을 형성시 홀타입의 스토리지노드 콘택홀에 스토리지노드 콘택플러그를 매립하므로 스토리지노드 콘택플러그의 탑부분의 오픈면적이 작아서 후속 스토리지노드와의 오버레이마진(OverLay Margin)이 부족한 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드 콘택 형성시 마스크 패터닝이 어려운 문제점과 후속 스토리지노드와의 오버레이마진이 부족한 문제점을 해결할 수 있는 반도체 소자의 스토리지노드 콘택 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 스토리지노드 콘택 형성방법은 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 층간절연막을 제1건식식각, 습식식각과 제2건식식각을 순차로 랜딩플러그콘택 표면이 오픈될때까지 실시하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계를 포함한다.
또한, 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계, 상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막 상에 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 층간절연막을 습식식각과 건식식각을 순차로 실시하여 랜딩플러그콘택 표면이 오픈될때까지 식각하여 상부가 하부보다 더 넓은 폭을 갖는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예1
도 1a 내지 도 1g는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도이다. 도면의 좌측은 비트라인패턴과 교차하는 방향으로 절취한 도면이고, 우측은 비트라인패턴과 나란한 방향으로 절취한 도면이다. 이하, 자세한 설명을 위해 두 방향에서의 공정 단면도를 함께 보여준다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 랜딩플러그콘택(13)을 포함한 제1층간절연막(12)을 형성한다. 여기서, 제1층간절연막(12) 형성전에 게이트라인을 형성할 수 있다.
이어서, 제1층간절연막(12) 상에 제2층간절연막(14)을 형성한다.
이어서, 제2층간절연막(14) 상에 복수의 비트라인패턴(16)을 형성한다. 여기서, 비트라인패턴(16)은 비트라인전극과 비트라인하드마스크가 순차로 적층된 구조로 형성된다.
이어서, 비트라인패턴(16)사이를 채울때까지 제3층간절연막(15)을 형성한다.
이어서, 제3층간절연막(15) 상에 하드마스크(17)를 형성한다. 여기서, 하드마스크(17)는 폴리실리콘으로 형성할 수 있다.
이어서, 하드마스크(17) 상에 감광막을 형성하고, 노광 및 현상으로 스토리지노드 콘택홀 예정지역을 오픈시키는 라인타입의 감광막패턴(18)을 형성한다.
도 1b에 도시된 바와 같이, 감광막패턴(18)을 식각마스크로 하드마스크(17)를 식각하여 스토리지노드 콘택홀 예정지역을 오픈시킨다.
이어서, 하드마스크(17)를 식각마스크로 제3층간절연막(15)을 소정깊이 식각 하여 홀(19a)을 형성한다. 여기서, 홀(19a)은 제1건식식각으로 형성하되, 비트라인과 90°방향으로 라인형태로 수직프로파일을 갖고 형성된다.
도 1c에 도시된 바와 같이, 홀(19a)의 측면을 넓혀준다. 이를 위해, 습식식각을 실시하는데, 홀(19a)이 측면이 넓고 아랫부분은 라운드진 형태로 바뀐다(19b).
이하, 습식식각을 실시한 홀(19a)을 '홀(19b)'이라고 한다.
따라서, 스토리지노드 콘택홀의 상부가 폭이 넓게 형성되어, 후속 스토리지 노드와의 오버레이 마진을 확보할 수 있다.
도 1d에 도시된 바와 같이, 하드마스크(17)를 식각마스크로 홀(19b) 아래의 나머지 제3층간절연막(15)과 제2층간절연막(14)을 랜딩플러그콘택(13)의 표면이 오픈될때까지 식각하여 상부가 하부보다 폭이 넓은 스토리지노드 콘택홀(19)을 형성한다.
여기서, 제3층간절연막(15)과 제2층간절연막(14)의 식각은 제2건식식각을 실시한다.
도 1e에 도시된 바와 같이, 비트라인 패턴(16)에 스페이서(20)를 형성한다. 여기서, 스페이서(20)는 우측에 도시된 도면과 같이 스토리지노드 콘택홀(19)의 표면에 동시에 형성된다.
도 1f에 도시된 바와 같이, 스토리지노드 콘택홀(19) 바닥부의 스페이서(20)를 식각하여 랜딩플러그콘택(13)의 표면을 오픈시킨다.
이어서, 스토리지노드 콘택홀(19)을 채울때까지 도전물질(21)을 형성한다. 여기서, 도전물질(21)은 폴리실리콘을 사용할 수 있다.
도 1g에 도시된 바와 같이, 비트라인 패턴(16)의 상부까지 도전물질(21)을 평탄화하여 스토리지노드 콘택(21a)을 형성한다.
따라서, 상부의 폭이 하부의 폭보다 넓은 스토리지노드 콘택(21a)을 형성하여, 후속 스토리지노드 콘택과의 오버레이 마진을 확보할 수 있다.
제1실시예의 스토리지노드 콘택공정은 제1건식식각, 습식식각과 제2건식식각의 총3단계로 실시된다.
실시예2
도 2a 내지 도 2f는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성방법을 설명하기 위한 공정 단면도이다. 도면의 좌측은 비트라인패턴과 교차하는 방향으로 절취한 도면이고, 우측은 비트라인패턴과 나란한 방향으로 절취한 도면이다. 이하, 자세한 설명을 위해 두 방향에서의 공정 단면도를 함께 보여준다.
본 발명의 제2실시예는 제1실시예와 동일한 구조를 갖지만, 스토리지노드 콘택홀을 두번의 식각공정으로 실시하여 제1실시예의 3번의 식각공정에서 두번의 건식식각공정으로 발생하는 비트라인 하드마스크의 손실로 인해 자기정렬콘택 패일이 야기되는 문제점과 공정단순화 및 공정시간 단축면에서 더 유리하다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 랜딩플러그콘택(33)을 포함한 제1층간절연막(32)을 형성한다. 여기서, 제1층간절연막(32) 형성 전에 게이트라인을 형성할 수 있다.
이어서, 제1층간절연막(32) 상에 제2층간절연막(34)을 형성한다.
이어서, 제2층간절연막(34) 상에 복수의 비트라인패턴(36)을 형성한다. 여기서, 비트라인패턴(36)은 비트라인전극과 비트라인하드마스크가 순차로 적층된 구조로 형성된다.
이어서, 비트라인패턴(36)사이를 채울때까지 제3층간절연막(35)을 형성한다. 여기서, 제3층간절연막(35)은 습식식각율에 있어서 측면식각율과 수직식각율이 다른 산화막으로 형성하되, 바람직하게는 SOD(Spin On Dielectric)막을 코팅하여 형성한다. SOD막은 위쪽의 막질에 비해 아래쪽으로 내려갈수록 소프트(Soft)한 특성을 갖기 때문에, 습식식각시 측면식각율(Lateral Etch Rate)에 비해 수직식각율(Vertical Etch Rate)이 빠르다.
이어서, 제3층간절연막(35) 상에 하드마스크(37)를 형성한다. 여기서, 하드마스크(37)는 폴리실리콘, 질화막 및 비정질카본으로 구성된 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 하드마스크(37) 상에 감광막을 형성하고, 노광 및 현상으로 스토리지노드 콘택홀 예정지역을 오픈시키는 라인타입의 감광막패턴(38)을 형성한다.
도 2b에 도시된 바와 같이, 감광막패턴(38)을 식각마스크로 하드마스크(37)를 식각하여 스토리지노드 콘택홀 예정지역을 오픈시킨다.
이어서, 하드마스크(37)를 식각마스크로 제3층간절연막(35)을 소정깊이 식각하여 홀(39a)을 형성하되, 습식식각을 실시하여 하드마스크(37)의 오픈 넓이보다 폭이 넓고 밑부분이 라운드지도록 형성한다.
여기서, 습식식각은 300:1로 희석된 BOE 또는 20:1로 희석된 BOE를 사용할 수 있다.
특히, 습식식각의 타겟은 분리막(여기서, 분리막은 스토리지노드 콘택 사이의 층간절연막이다.)이 서로 인접한 스토리지노드 콘택간에 쇼트가 나지 않는 두께로 정하여 실시한다.(이때, 본 발명이 실시되는 80nm급의 소자에서 분리막 두께는 550Å이다.)
도 2c에 도시된 바와 같이, 홀(39a)의 표면에 스토리지노드 콘택 스페이서(40)를 형성한다. 여기서, 스페이서(40)는 질화막으로 형성한다.
도 2d에 도시된 바와 같이, 하드마스크(37)를 식각마스크로 홀(39a) 아래의 스페이서(40), 제3층간절연막(35)과 제2층간절연막(34)을 식각하여 상부가 하부의 폭보다 넓은 스토리지노드 콘택홀(39)을 형성한다.
여기서, 스토리지노드 콘택홀(39) 식각은 건식식각으로 실시하되, 질화막과 적어도 5:1이상의 충분한 선택비를 갖는 조건으로 실시한다. 바람직하게는 CxFy, O2 와 Ar 식각가스를 조합하여 실시할 수 있다. 이때, CxFy는 C4F6로 사용할 수 있다.
도 2e에 도시된 바와 같이, 스토리지노드 콘택홀(39)을 채울때까지 하드마스크(37) 상에 도전물질(41)을 형성한다. 여기서, 도전물질(41)은 폴리실리콘을 사용할 수 있다.
도 2f에 도시된 바와 같이, 비트라인 패턴(36)의 상부까지 도전물질(41)을 평탄화하여 스토리지노드 콘택(41a)을 형성한다.
따라서, 상부의 폭이 하부의 폭보다 넓은 스토리지노드 콘택(41a)을 형성하여, 후속 스토리지노드 콘택과의 오버레이 마진을 확보할 수 있다.
제2실시예는 SOD막을 절연막으로 사용함으로써, 수직습식식각율(Vertical Wet Etch Rate)이 매우 빠르기 때문에, 건식식각공정을 스킵(skip)하고 한번의 습식식각으로 스토리지노드 콘택홀을 형성할 수 있다.
따라서, 본 발명의 제2실시예에서는, 제1실시예에서 실시되는 두번의 건식식각으로 인한 비트라인 하드마스크의 손실을 줄일 수 있기 때문에, 자기정렬콘택 패일(Self Align Contact fail)을 방지할 수 있으며, 두번의 건식식각과 한번의 습식식각으로 실시한 3스텝 공정에서 2스텝 또는 1스텝 공정으로 공정 단순화 및 공정시간 단축면에서 더 유리하다.
상기한 본 발명은, 라인타입으로 스토리지노드 콘택을 형성하여 마스크 패터닝의 문제를 해결하고, 스토리지노드 콘택의 상부 폭을 넓힘으로써 후속 스토리지노드와의 오버레이마진을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 스토리지노드 콘택 형성방법은 라인타 입으로 스토리지노드 콘택을 형성하여 마스크 패터닝의 문제를 해결하고, 스토리지노드 콘택의 상부 폭을 넓힘으로써 후속 스토리지노드와의 오버레이마진을 확보할 수 있는 효과가 있다.

Claims (18)

  1. 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 스토리지노드 콘택홀 예정 지역이 라인 형태로 오픈된 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각마스크로 상기 층간절연막을 라인형태로 수직프로파일을 갖도록 부분 식각하는 제1건식식각과 상기 제1건식식각에 이어서 습식식각과 제2건식식각을 순차로 랜딩플러그콘택 표면이 오픈될때까지 실시하여 상부가 하부보다 더 넓은 폭을 갖는 상기 스토리지노드 콘택홀을 형성하는 단계; 및
    상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1건식식각은,
    상기 비트라인 패턴과 90°방향으로 상기 라인형태로 상기 부분식각하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    상기 마스크패턴은,
    폴리실리콘 하드마스크와 감광막패턴이 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스토리지노드 콘택을 형성하는 단계는,
    상기 스토리지노드 콘택홀 표면에 스페이서를 형성하는 단계;
    상기 스토리지노드 콘택홀 바닥부의 스페이서를 제거하는 단계;
    상기 스토리지노드 콘택홀을 채울때까지 도전물질을 형성하는 단계; 및
    상기 비트라인 패턴 상부까지 상기 도전물질을 평탄화하여 스토리지 노드 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 도전물질은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  7. 랜딩플러그콘택이 형성된 반도체 기판 상부에 비트라인 패턴을 형성하는 단계;
    상기 비트라인 패턴 사이를 채울때까지 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 스토리지노드 콘택홀 예정 지역이 라인 형태로 오픈된 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각마스크로 층간절연막을 습식식각과 건식식각을 순차로 실시하여 랜딩플러그콘택 표면이 오픈될때까지 식각하여 상부가 하부보다 더 넓은 폭을 갖는 상기 스토리지노드 콘택홀을 형성하는 단계; 및
    상기 스토리지노드 콘택홀을 매립하는 스토리지노드 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 층간절연막은 코팅하여 형성하되, SOD(Spin On Dielectric)막을 사용하 는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 층간절연막은 산화막으로 형성하되, 습식식각율에 있어서 측면식각율과 수직식각율이 다른 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 습식식각을 하는 단계에서,
    상기 습식식각의 타겟은 서로 인접한 스토리지노드 콘택간에 상기 층간절연막이 모두 식각되어 쇼트가 나지 않도록 하는 두께로 정하여 실시하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 습식식각은 300:1로 희석된 BOE 또는 20:1로 희석된 BOE를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 건식식각은 질화막과 적어도 5:1 이상의 선택비를 갖는 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 건식식각은 C4F6, O2와 Ar 식각가스를 조합하여 사용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 마스크패턴은 하드마스크와 감광막패턴이 순차로 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 하드마스크는 폴리실리콘, 질화막 및 비정질 카본으로 구성된 그룹 중에서 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 스 토리지노드 콘택 형성방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 스토리지노드 콘택을 형성하는 단계는,
    상기 스토리지노드 콘택홀 표면에 스페이서를 형성하는 단계;
    상기 스토리지노드 콘택홀 바닥부의 스페이서를 제거하는 단계;
    상기 스토리지노드 콘택홀을 채울때까지 도전물질을 형성하는 단계; 및
    상기 비트라인 패턴 상부까지 상기 도전물질을 평탄화하여 스토리지 노드 콘택을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
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