KR100604943B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

콘택플러그 형성을 위한 포토레지스트 패턴 공정을 줄여 공정 단순화를 기할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자는, 셀 영역, 코어 영역과 주변회로 영역으로 나누어진 반도체 기판 상에 형성된 게이트 전극 및 반도체 기판 안에 형성된 소오스/드레인을 포함한다. 셀 영역의 소오스/드레인 상에는 제1 랜딩 패드가 접촉되어 있으며, 코어 영역의 NMOS의 소오스/드레인 상에는 제2 랜딩 패드가 접촉되어 있다. 제1 랜딩 패드 상에는 외벽 전체가 스페이서로 둘러싸인 제1 콘택플러그가 접촉되어 있으며, 제2 랜딩 패드 상에는 외벽 전체가 스페이서로 둘러싸인 제2 콘택플러그가 접촉되어 있다. 코어 영역의 PMOS의 소오스/드레인 상에는 외벽 상부가 스페이서로 둘러싸인 제3 콘택플러그가 접촉되어 있으며, 주변회로 영역의 PMOS의 소오스/드레인 상에는 외벽 상부가 스페이서로 둘러싸인 제4 콘택플러그가 접촉되어 있다. 주변회로 영역의 NMOS의 소오스/드레인 상에는 스페이서로 둘러싸이지 않은 제5 콘택플러그가 접촉되어 있으며, 주변회로 영역의 게이트 전극에 포함되는 게이트 도전막 상에는 스페이서로 둘러싸이지 않은 제6 콘택플러그가 접촉되어 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of fabricating the same}
도 1 내지 도 10은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
10...반도체 기판 15...소자분리막
20...게이트 절연막 25...게이트 도전막
30...게이트 하드마스크 35...게이트 스페이서
40...게이트 전극 45, 46, 47, 48, 49...소오스/드레인
50...제1 층간절연막 55...제1 랜딩 패드
60...제2 랜딩 패드 65...제2 층간절연막
70...하드마스크막 70a...하드마스크 패턴
75...제1 콘택홀 76...제2 콘택홀
77...제1 트렌치 78...제2 트렌치
85, 86, 87, 88...스페이서 79...제3 콘택홀
80...제4 콘택홀 81...산화막 스페이서
83...제5 콘택홀 84...제6 콘택홀
90...도전막 PR1...제1 포토레지스트 패턴
PR2...제2 포토레지스트 패턴 PR3...제3 포토레지스트 패턴
IIP1...N+ 이온주입 IIP1_L...N+ 이온주입층
IIP2...P+ 이온주입 IIP2_L...P+ 이온주입층
IIP3...N+ 이온주입 IIP3_L...N+ 이온주입층
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 비트라인에 연결하기 위한 콘택플러그(비트라인 콘택플러그라고도 함)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다. 특히 콘택플러그 형성을 위한 포토레지스트 패턴 공정을 줄여 공정 단순화를 기할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 패턴이 미세화되면서 종래 8F2 DRAM 공정에서는 비트라인 콘택플러그 형성 공정을 셀 영역과 코어 및 주변회로 영역에서 각각 분리하여 진행하였다. 이는 셀 영역에서의 비트라인 콘택플러그를 위한 콘택홀 형성은 층간절연막으로 사용되는 산화막만을 식각하기 때문에 식각 타겟이 적은 반면, 코어 및 주변회로 영역에서의 비트라인 콘택플러그를 위한 콘택홀 형성은 게이트 하드마스크로 사용되는 실리콘 질화막과 활성영역인 반도체 기판의 레벨까지 층간절연막을 식각 하기 때문에 식각 타겟의 차이가 크기 때문이다. 이렇게 콘택홀 형성 공정을 셀 영역과 코어 및 주변회로 영역에서 각각 분리하여 진행하는 것은 복수의 포토레지스트 패턴 형성이 필요하게 되어 전체 공정이 복잡하고 제조비용이 증가하는 문제가 있다.
이에, 높은 식각 선택비를 갖는 조건을 개발하여 셀 영역에서의 콘택홀과 코어 및 주변회로 영역의 NMOS의 소오스/드레인을 노출시키는 콘택홀 형성 공정을 머지(merge)하여 진행한 다음, 코어 및 주변회로 영역의 게이트 도전막을 노출시키는 콘택홀 및 코어 및 주변회로 영역의 PMOS의 소오스/드레인을 노출시키는 콘택홀을 형성하는 방법이 제안되었다.
그런데 DRAM이 점점 고집적화되어감에 따라 구조가 8F2에서 6F2로 변하게 되었다. 6F2 구조에서는 디자인 룰보다 더 작은 코어 영역 레이아웃이 필요하고 셀 영역 공정도 어려워져서 여러 가지 요구 조건이 필요한 복잡한 비트라인 콘택플러그 형성 공정이 필요하다.
먼저, 셀 영역의 비트라인 콘택플러그는 레이아웃상 8F2일 때보다 스토리지 노드 콘택플러그와 가깝게 배치되므로, 스토리지 노드 콘택플러그와의 단락을 방지하기 위하여 반드시 스페이서가 있는 구조이어야 한다. 그러나, 코어 및 주변회로 영역의 게이트 도전막에 연결되는 콘택플러그는 스페이서가 있으면 콘택 면적이 줄어들기 때문에 콘택 저항 감소를 위해서는 스페이서가 없는 구조이어야 한다. 그리고, 주변회로 영역의 NMOS의 소오스/드레인에 연결되는 콘택플러그와 PMOS의 소 오스/드레인에 연결되는 콘택플러그는 기존의 방식을 따라 형성해도 되지만, 코어 영역의 NMOS의 소오스/드레인에 연결되는 콘택플러그와 PMOS의 소오스/드레인에 연결되는 콘택플러그는 자기 정렬 콘택(self aligned contact : SAC)으로 구현해야 하기 때문에, 기존 코어 및 주변회로 영역의 NMOS의 소오스/드레인에 연결되는 콘택플러그와 PMOS의 소오스/드레인에 연결되는 콘택플러그 또한 종류가 나뉘게 되었다.
한편 콘택홀 식각 후 소실된 도펀트를 보충하여 콘택 저항의 감소를 도모하기 위해 고농도의 플럭층을 형성하는 이온주입을 실시하고 있으나, SAC으로 구현된 콘택홀의 경우 플럭층이 채널에 보다 가깝게 형성됨으로 인해 채널에 영향을 미치는 문제(이른바, 플럭 효과)가 있다. 이 때문에 SAC으로 구현된 콘택홀과 일반적인 콘택홀에 대해 플럭층 이온주입을 같이 진행할 수가 없어 전체 공정이 복잡하게 되었다.
현재 일반적으로 진행하고 있는 6F2 DRAM의 콘택 비트라인 콘택플러그 형성 공정을 살펴보면, 먼저 셀 영역의 비트라인 콘택홀을 형성하고, 코어 영역의 NMOS의 소오스/드레인을 노출시키는 콘택홀과 PMOS의 소오스/드레인을 노출시키는 콘택홀을 각각 SAC 방식으로 구현하고, 각각에 대해 이온주입을 하여 N+형 플럭층과 P+형 플럭층을 형성한다. 그런 다음, 주변회로 영역의 NMOS의 소오스/드레인을 노출시키는 콘택홀과 PMOS의 소오스/드레인을 노출시키는 콘택홀을 각각 형성하고, 또 각각에 대해 이온주입을 하여 N+형 플럭층과 P+형 플럭층을 형성한다. 이렇게 6F2 DRAM에서는 콘택홀의 종류가 여러 개이고 각각 형성하다 보니 총 5-6번 이상의 포토레지스트 패턴 형성 공정이 필요해져서 전체 공정이 복잡하며 제조 단가가 높다.
본 발명이 이루고자 하는 기술적 과제는 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화를 기할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 셀 영역, 코어 영역과 주변회로 영역으로 나누어진 반도체 기판 상에 형성된 게이트 전극 및 상기 반도체 기판 안에 형성된 소오스/드레인을 포함한다. 상기 게이트 전극은 게이트 절연막, 게이트 도전막 및 게이트 하드마스크의 적층 구조를 포함하며 상기 적층 구조 양 측벽에 게이트 스페이서가 구비되어 있다. 상기 셀 영역의 소오스/드레인 상에는 제1 랜딩 패드가 접촉되어 있으며, 상기 코어 영역의 NMOS의 소오스/드레인 상에는 제2 랜딩 패드가 접촉되어 있다. 상기 제1 랜딩 패드 상에는 외벽 전체가 스페이서로 둘러싸인 제1 콘택플러그가 접촉되어 있으며, 상기 제2 랜딩 패드 상에는 외벽 전체가 스페이서로 둘러싸인 제2 콘택플러그가 접촉되어 있다. 상기 코어 영역의 PMOS의 소오스/드레인 상에는 외벽 상부가 스페이서로 둘러싸인 제3 콘택플러그가 접촉되어 있으며, 상기 주변회로 영역의 PMOS의 소오스/드레인 상 에는 외벽 상부가 스페이서로 둘러싸인 제4 콘택플러그가 접촉되어 있다. 상기 주변회로 영역의 NMOS의 소오스/드레인 상에는 스페이서로 둘러싸이지 않은 제5 콘택플러그가 접촉되어 있으며, 상기 주변회로 영역의 게이트 도전막 상에는 스페이서로 둘러싸이지 않은 제6 콘택플러그가 접촉되어 있다.
본 발명에 따른 반도체 소자에 있어서, 상기 제1 랜딩 패드와 제2 랜딩 패드는 자기 정렬 방식의 랜딩 패드인 것이 바람직하다. 상기 제3 콘택플러그도 자기 정렬 방식의 콘택플러그인 것이 바람직하다. 여기서, 상기 제1 내지 제6 콘택플러그와 일체로 연결된 비트라인을 더 포함할 수 있는데, 이 때, 상기 제1 내지 제6 콘택플러그와 상기 비트라인 사이에 하드마스크 패턴을 더 포함할 수도 있다. 이 하드마스크 패턴은 실리콘 질화막일 수 있다. 상기 제1 내지 제6 콘택플러그는 도전막으로 이루어지고, 상기 도전막은 배리어 메탈막과 비트라인용 금속막을 포함할 수 있다.
본 발명에 따른 반도체 소자에 있어서, 상기 제3 콘택플러그 안의 스페이서와 제4 콘택플러그 안의 스페이서의 바닥은 상기 반도체 기판 표면으로부터 500-4000Å에 위치할 수 있다. 상기 스페이서는 실리콘 질화막 또는 폴리실리콘막일 수 있다. 상기 제3 콘택플러그 및 제4 콘택플러그는 상기 스페이서 아랫부분에서 확장된 폭을 가질 수 있는데, 상기 제3 콘택플러그의 폭이 확장된 부분은 상기 코어 영역의 PMOS의 게이트 스페이서와 닿아 있을 수 있다.
본 발명에 따른 반도체 소자에 있어서, 상기 제1 콘택플러그 및 제2 콘택플러그 바닥에 N+ 이온주입층을 더 포함하고, 상기 제3 콘택플러그 및 제4 콘택플러 그 바닥에 P+ 이온주입층을 더 포함하며, 상기 제5 콘택플러그 및 제6 콘택플러그 바닥에 N+ 이온주입층을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법에서는, 셀 영역, 코어 영역과 주변회로 영역으로 나누어진 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크의 적층 구조를 형성하고 상기 적층 구조 양 측벽에 게이트 스페이서를 형성하여 게이트 전극을 형성하고, 상기 반도체 기판 안에 소오스/드레인을 형성한다. 상기 게이트 전극 사이의 공간을 매립하는 제1 층간절연막을 형성한 다음, 상기 제1 층간절연막 안에 상기 셀 영역의 소오스/드레인 상에 접촉되는 제1 랜딩 패드와 상기 코어 영역의 NMOS의 소오스/드레인 상에 접촉되는 제2 랜딩 패드를 형성한다. 상기 제1 층간절연막, 게이트 전극, 제1 랜딩 패드 및 제2 랜딩 패드 상에 제2 층간절연막과 하드마스크 패턴을 형성한 후, 상기 하드마스크 패턴을 식각 마스크로 삼아 상기 제2 층간절연막을 식각하여 상기 제1 랜딩 패드를 노출시키는 제1 콘택홀과 상기 제2 랜딩 패드를 노출시키는 제2 콘택홀을 형성한다. 그리고, 상기 코어 영역의 PMOS의 소오스/드레인 윗부분의 제2 층간절연막과 제1 층간절연막 일부 깊이까지 식각하여 제1 트렌치를 형성하며, 상기 주변회로 영역의 PMOS의 소오스/드레인 윗부분의 제2 층간절연막과 제1 층간절연막 일부 깊이까지 식각하여 제2 트렌치를 형성한다. 상기 제1 콘택홀, 제2 콘택홀, 제1 트렌치 및 제2 트렌치 내벽에 각각 스페이서를 형성한 다음, 상기 하드마스크 패턴과 상기 스페이서를 식각 마스크로 삼아 상기 제1 층간절연막을 더 식각하여 상기 제1 트렌치를 상기 반도체 기판까지 신장시킴으로써 상기 코 어 영역의 PMOS의 소오스/드레인을 노출시키는 제3 콘택홀을 형성하고, 상기 제2 트렌치를 상기 반도체 기판까지 신장시킴으로써 상기 주변회로 영역의 PMOS의 소오스/드레인을 노출시키는 제4 콘택홀을 형성한다. 상기 제2 층간절연막과 제1 층간절연막을 식각하여 상기 주변회로 영역의 NMOS의 소오스/드레인을 노출시키는 제5 콘택홀과 상기 주변회로 영역의 게이트 도전막을 노출시키는 제6 콘택홀을 형성한다.
본 발명에 따른 반도체 소자의 제조방법에 있어서, 상기 제1 내지 제6 콘택홀을 채우는 도전막을 증착하는 단계, 및 상기 도전막을 패터닝하여, 상기 제1 내지 제6 콘택홀을 각각 채우는 제1 내지 제6 콘택플러그 및 상기 콘택플러그와 일체로 연결된 비트라인을 형성하는 단계를 더 포함할 수 있다. 여기서, 상기 비트라인은 상기 하드마스크 패턴이 노출될 때까지 상기 도전막을 식각하여 형성하거나, 상기 제2 층간절연막이 노출될 때까지 상기 도전막과 상기 하드마스크 패턴을 식각하여 형성할 수 있다. 상기 도전막은 배리어 메탈막과 비트라인용 금속막을 포함할 수 있다.
상기 하드마스크 패턴을 형성하는 단계는, 상기 제2 층간절연막 상에 하드마스크막을 형성하는 단계, 상기 하드마스크막 상에 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 식각 마스크로 삼아 상기 하드마스크막을 식각하는 단계, 및 상기 제1 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다. 이 때, 상기 제1 포토레지스트 패턴을 형성하는 단계는 KrF 파장을 광원으로 사용하는 노광 장비를 이용할 수 있다. 상기 하드마스크 패턴과 스페이서를 이온 주입 마스크로 삼아 상기 제1 콘택홀과 제2 콘택홀 바닥에 N+ 이온주입을 실시하는 단계를 더 포함함이 바람직하다.
상기 제1 콘택홀, 제2 콘택홀, 제1 트렌치 및 제2 트렌치는 동일한 단계에서 형성한다. 상기 제1 콘택홀, 제2 콘택홀, 제1 트렌치 및 제2 트렌치는 상기 제1 랜딩 패드와 상기 제2 랜딩 패드를 노출시키도록 상기 제2 층간절연막을 식각한 다음, 과도식각을 진행하여 상기 제1 층간절연막을 식각함으로써 형성한다.
상기 P+ 이온주입을 실시하는 단계는, 상기 제4 콘택홀이 형성된 결과물 상에 상기 제3 콘택홀과 상기 제4 콘택홀을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계, 및 상기 제2 포토레지스트 패턴을 이온주입 마스크로 삼아 P+ 이온주입을 실시하는 단계를 포함할 수 있다. 여기서, 상기 제2 포토레지스트 패턴을 형성하는 단계는 i-라인 파장을 광원으로 사용하는 노광 장비를 이용할 수 있다. 상기 제2 포토레지스트 패턴은 상기 P+ 이온주입을 실시하는 단계 이후 제거한다.
상기 제5 콘택홀과 제6 콘택홀을 형성하는 단계는, 상기 하드마스크 패턴 상에 상기 주변회로 영역의 NMOS의 소오스/드레인을 노출시키고 상기 주변회로 영역의 게이트 도전막을 노출시키기 위한 제3 포토레지스트 패턴을 형성하는 단계, 및 상기 제3 포토레지스트 패턴을 식각 마스크로 삼아 상기 제1 층간절연막 및 제2 층간절연막을 식각하는 단계를 포함할 수 있다. 상기 제3 포토레지스트 패턴을 형성하는 단계는 KrF 파장을 광원으로 사용하는 노광 장비를 이용할 수 있다. 상기 제3 포토레지스트 패턴을 이온주입 마스크로 삼아 상기 제5 콘택홀과 제6 콘택홀 바닥에 N+ 이온주입을 실시하는 단계를 더 포함할 수 있다. 상기 제3 포토레지스트 패턴은 상기 N+ 이온주입을 실시하는 단계 이후 제거한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항에 의해 정의될 뿐이다. 명세서 및 도면 전체에 걸쳐 동일 참조부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 10은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 1 내지 도 10은 DRAM의 워드라인 방향으로 절개하여 나타내 보인 단면도들이다.
먼저, 도 10을 참조하며 본 발명에 따른 반도체 소자의 구조부터 설명하면, 본 발명에 따른 반도체 소자는 셀 영역, 코어 영역과 주변회로 영역으로 나누어진 반도체 기판(10)을 포함한다. 반도체 기판(10) 상에는 게이트 전극(40)이 형성되어 있고, 반도체 기판(10) 안에는 소오스/드레인(45, 46, 47, 48, 49)이 형성되어 있다. 게이트 전극(40)은 게이트 절연막(20), 게이트 도전막(25) 및 게이트 하드마스크(30)의 적층 구조를 포함하며, 적층 구조 양 측벽에 게이트 스페이서(35)가 구비되어 있다.
셀 영역의 소오스/드레인(45) 상에는 제1 랜딩 패드(55)가 접촉되어 있으며, 코어 영역의 NMOS의 소오스/드레인(46) 상에는 제2 랜딩 패드(60)가 접촉되어 있다. 제1 랜딩 패드(55) 상에는 외벽 전체가 스페이서(85)로 둘러싸인 제1 콘택플 러그(90a)가 접촉되어 있으며, 제2 랜딩 패드(60) 상에는 외벽 전체가 스페이서(86)로 둘러싸인 제2 콘택플러그(90b)가 접촉되어 있다. 코어 영역의 PMOS의 소오스/드레인(47) 상에는 외벽 상부가 스페이서(87)로 둘러싸인 제3 콘택플러그(90c)가 접촉되어 있으며, 주변회로 영역의 PMOS의 소오스/드레인(48) 상에는 외벽 상부가 스페이서(88)로 둘러싸인 제4 콘택플러그(90d)가 접촉되어 있다. 주변회로 영역의 NMOS의 소오스/드레인(49) 상에는 스페이서로 둘러싸이지 않은 제5 콘택플러그(90e)가 접촉되어 있으며, 주변회로 영역의 게이트 도전막(25) 상에는 스페이서로 둘러싸이지 않은 제6 콘택플러그(90f)가 접촉되어 있다.
제1 랜딩 패드(55)와 제2 랜딩 패드(60), 그리고 제3 콘택플러그(90c)는 자기 정렬 방식의 랜딩 패드이거나 콘택플러그이다. 제1 내지 제6 콘택플러그(90a, 90b, 90c, 90d, 90e) 상에는 비트라인(90g)이 제1 내지 제6 콘택플러그(90a, 90b, 90c, 90d, 90e)와 일체로 연결되어 있다. 도시한 바와 같이, 제1 내지 제6 콘택플러그(90a, 90b, 90c, 90d, 90e, 90f)와 비트라인(90g) 사이에 하드마스크 패턴(70a)을 더 포함한다. 이 하드마스크 패턴(70a)은 실리콘 질화막일 수 있다. 제1 내지 제6 콘택플러그(90a, 90b, 90c, 90d, 90e, 90f)는 도전막으로 이루어지고, 이 도전막은 배리어 메탈막과 비트라인용 금속막을 포함할 수 있다.
제3 콘택플러그(90c) 안의 스페이서(87)와 제4 콘택플러그(90d) 안의 스페이서(88)의 바닥은 반도체 기판(10) 표면으로부터 500-4000Å에 위치할 수 있다. 스페이서(85, 86, 87, 88)는 실리콘 질화막 또는 폴리실리콘막일 수 있다. 제3 콘택플러그(90c) 및 제4 콘택플러그(90d)는 스페이서(87, 88) 아랫부분에서 확장된 폭 을 가진다. 제3 콘택플러그(90c)의 폭이 확장된 부분은 코어 영역의 PMOS의 게이트 스페이서(35)와 닿아 있다.
제1 콘택플러그(90a) 및 제2 콘택플러그(90b) 바닥에는 N+ 이온주입층(IIP1_L), 다른 말로 N+ 플럭층, 을 더 포함하고, 제3 콘택플러그(90c) 및 제4 콘택플러그(90d) 바닥에 P+ 이온주입층(IIP2_L), 다른 말로 P+ 플럭층, 을 더 포함하며, 제5 콘택플러그(90e) 및 제6 콘택플러그(90f) 바닥에 N+ 이온주입층(IIP3_L), 다른 말로 N+ 플럭층, 을 더 포함한다.
이러한 반도체 소자는 제1 랜딩 패드(55)와 제2 랜딩 패드(60), 그리고 제3 콘택플러그(90c)는 자기 정렬 방식의 랜딩 패드이거나 콘택플러그라서 콘택 면적을 최대한 확보할 수 있다. 뿐만 아니라, 주변회로 영역의 NMOS의 소오스/드레인(49) 상에 접촉된 제5 콘택플러그(90e) 및 게이트 도전막(25) 상에 접촉된 제6 콘택플러그(90f)는 스페이서가 없는 구조이므로 콘택 면적을 최대한 확보할 수 있다. 나머지 제1 내지 제4 콘택플러그(90a, 90b, 90c, 90d)에는 스페이서(85, 86, 87, 88)가 구비되므로 인접하는 도전 패턴(예를 들면, 셀 영역의 제1 콘택플러그(90a)에 인접하는 스토리지 노드 콘택플러그)과의 전기적 단락을 방지할 수 있다. 제1 콘택플러그(90a)와 제2 콘택플러그(90b)를 머지하여, 제3 콘택플러그(90c)와 제4 콘택플러그(90d)를 머지하여, 그리고 제5 콘택플러그(90e)와 제6 콘택플러그(90f)를 머지하여 공정을 진행할 수 있으므로, 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화 및 제조비용 절감에 기여할 수 있다.
다음으로 이러한 반도체 소자의 제조방법에 관해 설명한다.
먼저, 도 1을 참조하면, 반도체 기판(10)에 얕은 트렌치 소자분리막(shallow trench isolation : STI)과 같은 소자분리막(15)을 형성하여 반도체 기판(10)을 셀 영역, 코어 영역과 주변회로 영역으로 나누는 동시에 활성영역을 정의한다. 다음에 도면에 나타내지는 않았지만, 이온주입 공정을 수행하여 웰 구조를 형성한다. 그런 다음, 반도체 기판(10) 상에 게이트 절연막(20), 게이트 도전막(25) 및 게이트 하드마스크(30)의 적층 구조를 형성하고, 그 적층 구조 양 측벽에 게이트 스페이서(35)를 형성하여 게이트 전극(40)을 형성한다. 그리고, 게이트 전극(40) 사이의 반도체 기판(10) 안에 이온주입을 실시하여 소오스/드레인(45, 46, 47, 48, 49)을 형성한다.
셀 영역에서 게이트 전극(40)은 워드라인 방향으로 절개하여 나타내 보인 단면구조에서는 보이지 않지만, 비트라인 방향으로 절개하여 나타내 보인 단면구조에서는 상호 일정 간격으로 이격되도록 배치되게 보인다. 게이트 절연막(20)은 주로 산화막 계열을 사용하고 게이트 도전막(25)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 이용한다. 게이트 하드마스크(30)는 콘택홀 형성 등 후속 공정에서 게이트 도전막(25)이 어택(attack)받는 것을 방지하고, 또한 게이트 도전막(25)과 후속 콘택플러그간의 전기적 단락(short)을 방지하는 역할을 한다. 이를 위해서 게이트 하드마스크(30) 물질로는 실리콘 산화질화막 또는 실리콘 질화막을 사용한다. 게이트 스페이서(35)는 게이트 절연막(20), 게이트 도전막(25) 및 게이트 하드마스크(30)의 적층 구조가 형성된 프로파일을 따라 폴리실리콘막 또는 실리콘 질화막과 같은 절연막을 얇게 증착 한 다음, 이방성을 가진 전면 식각(blanket etch)을 실시하여 형성한다. 게이트 스페이서(35)는 콘택홀 형성 등 후속 공정에서 게이트 전극(40) 측면의 어택을 방지하기 위한 것이다.
도면에 나타내지는 않았지만, 소오스/드레인(45, 46, 47, 48, 49)은 LDD(Lightly Doped Drain) 구조로 형성할 수 있다. 이를테면, 게이트 절연막(20), 게이트 도전막(25) 및 게이트 하드마스크(30)의 적층 구조를 형성한 후에, 이 적층 구조를 마스크로 한 이온 주입 공정을 수행하여, LDD 구조 형성을 위한 1차 불순물 이온주입을 수행한다. 그런 다음, 적층 구조 양 측벽에 게이트 스페이서(35)를 형성하고 나서, LDD 구조 형성을 위한 2차 불순물 이온주입을 수행함으로써 소오스/드레인(45, 46, 47, 48, 49)을 완성한다.
다음으로 도 2를 참조하면, 인접하는 게이트 전극(40) 사이의 공간을 매립하는 제1 층간절연막(50)을 형성한다. 필요한 경우 제1 층간절연막(50)의 상면을 평탄화한다. 제1 층간절연막(50)은 BPSG(Boron Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PE-TEOS(Plasma Enhanced-TetraEthylOrthoSilicate)막, 또는 HDP(High Density Plasma)막 등의 실리콘 산화막 계열의 물질로 형성한다. 평탄화 방법으로는 리플로우 또는 CMP(Chemical Mechanical Polishing)가 있다.
제1 층간절연막(50)을 형성한 다음에는, 셀 영역의 소오스/드레인(45)을 노출시키는 콘택홀과, 코어 영역의 NMOS의 소오스/드레인(46)을 노출시키는 콘택홀을 자기 정렬 방식으로 형성하고, 콘택홀들을 완전히 매립하는 도전막을 형성한다. 이 때의 도전막으로는 주로 도프트 폴리실리콘막을 형성하며, 이외에도 텅스텐막, Ti막, TiN막 등을 사용할 수 있다. 이어, 게이트 하드마스크(30)의 상면이 드러나도록 도전막을 평탄화한다. 이렇게 하여, 콘택홀들 안에 각각 셀 영역의 소오스/드레인(45) 상에 접촉되는 제1 랜딩 패드(55)와, 코어 영역의 NMOS의 소오스/드레인(46) 상에 접촉되는 제2 랜딩 패드(60)를 형성한다. 제1 랜딩 패드(55) 중 일부(가운데 있는 것)는 후속 공정에서 콘택플러그에 의해 비트라인과 접속되며 다른 일부(가장자리에 있는 것)는 스토리지 노드 콘택플러그와 접속된다.
다음, 도 3에서와 같이, 제1 층간절연막(50), 게이트 전극(40), 제1 랜딩 패드(55) 및 제2 랜딩 패드(60) 상에 제2 층간절연막(65)과 하드마스크막(70)을 형성한다. 제2 층간절연막(65)도 제1 층간절연막(50)과 마찬가지로 BPSG막, BSG막, PSG막, PE-TEOS막, 또는 HDP막 등의 산화막 계열의 물질로 형성할 수 있다. 필요한 경우 제2 층간절연막(65) 평탄화를 위한 공정을 실시할 수도 있다. 하드마스크막(70)은 실리콘 질화막으로 형성하며, 50-500Å 두께로 형성할 수 있다. 이 외에도 하드마스크막(70)으로서, 제2 층간절연막(65)인 실리콘 산화막과의 충분한 식각 선택비를 갖는 다른 물질막을 사용할 수도 있다.
도 4를 참조하면, 하드마스크막(70) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 제1 포토레지스트 패턴(PR1)을 형성하는 단계는 KrF 파장을 광원으로 사용하는 노광 장비를 이용할 수 있다. 제1 포토레지스트 패턴(PR1)을 식각 마스크로 삼아 하드마스크막(70)을 식각하여 하드마스크 패턴(70a)을 형성한다.
도 5를 참조하면, 제1 포토레지스트 패턴(PR1)을 제거한 후, 하드마스크 패 턴(70a)을 식각 마스크로 삼아 제2 층간절연막(65)을 식각하여 제1 콘택홀(75)과 제2 콘택홀(76)을 형성한다. 이와 동시에 제2 층간절연막(65)과 제1 층간절연막(50)을 식각하여 제1 트렌치(77)와 제2 트렌치(78)를 형성한다. 제1 트렌치(77)는 자기 정렬 방식이 되게 형성한다.
여기서, 제1 콘택홀(75)은 제1 랜딩 패드(55) 상면을 노출시키며, 제2 콘택홀(76)은 제2 랜딩 패드(60) 상면을 노출시킨다. 그리고, 제1 트렌치(77)는 코어 영역의 PMOS의 소오스/드레인(47) 윗부분의 제2 층간절연막(65)과 제1 층간절연막(50) 일부 깊이까지 식각하여 형성하므로, 제1 층간절연막(50) 중간에 바닥이 걸쳐져 있다. 제2 트렌치(78)는 주변회로 영역의 PMOS의 소오스/드레인(48) 윗부분의 제2 층간절연막(65)과 제1 층간절연막(50) 일부 깊이까지 식각하여 형성하므로, 제1 층간절연막(50) 중간에 바닥이 걸쳐져 있다.
제1 콘택홀(75), 제2 콘택홀(76), 제1 트렌치(77) 및 제2 트렌치(78)는 제1 랜딩 패드(55)와 제2 랜딩 패드(60) 상면을 노출시키도록 제2 층간절연막(65)을 식각한 다음, 과도식각을 진행하여 제1 층간절연막(50)을 더 식각함으로써 형성할 수 있다. 이 때의 과도식각 시간을 조절함으로써, 제1 트렌치(77) 및 제2 트렌치(78)의 바닥이 반도체 기판(10) 표면으로부터 500-4000Å에 위치하게 형성할 수 있다.
계속하여, 제1 콘택홀(75), 제2 콘택홀(76), 제1 트렌치(77) 및 제2 트렌치(78) 내벽에 각각 스페이서(85, 86, 87, 88)를 형성한다. 스페이서(85, 86, 87, 88)는 제1 콘택홀(75), 제2 콘택홀(76), 제1 트렌치(77) 및 제2 트렌치(78)가 형성된 구조를 따라 폴리실리콘막 또는 실리콘 질화막과 같은 절연막을 얇게, 예를 들 면 50-500Å 두께로 형성한 다음, 전면 식각을 실시하여 형성한다. 코어 영역의 PMOS의 게이트 스페이서(35)가 드러나도록 제1 트렌치(77)를 형성하면, 제1 트렌치(77) 내벽에 형성되는 스페이서(87)는 코어 영역의 PMOS의 게이트 스페이서(35) 상에도 형성된다.
다음으로, 하드마스크 패턴(70a)과 스페이서(85, 86, 87, 88)를 이온주입 마스크로 삼아 N+ 이온주입(IIP1)을 실시한다. 그러면, 제1 콘택홀(75)과 제2 콘택홀(76) 바닥에 N+ 이온주입층(IIP1_L), 즉 N+형 플럭층이 형성되어 제1 콘택홀(75)과 제2 콘택홀(76) 식각시의 도펀트 손실을 보충하여 콘택 저항을 개선한다.
도 6에서와 같이, 하드마스크 패턴(70a)과 스페이서(85, 86, 87, 88)를 이번에는 식각 마스크로 삼아 제1 층간절연막(50)을 더 식각하여 제1 트렌치(77)를 반도체 기판(10)까지 신장시킴으로써 코어 영역의 PMOS의 소오스/드레인(47)을 노출시키는 제3 콘택홀(79)을 형성한다. 제1 트렌치(77)가 자기 정렬 방식이므로 제3 콘택홀(79)도 자기 정렬 방식이 된다. 이렇게 하면, 제3 콘택홀(79) 내벽 하부에는 코어 영역의 PMOS의 게이트 스페이서(35) 상에 형성된 스페이서(87)에 의해, 제1 층간절연막으로 이루어진 산화막 스페이서(81)가 형성된다. 마찬가지로, 하드마스크 패턴(70a)과 스페이서(85, 86, 87, 88)를 이번에는 식각 마스크로 삼아 제1 층간절연막(50)을 더 식각하여 제2 트렌치(78)를 반도체 기판(10)까지 신장시킴으로써 주변회로 영역의 PMOS의 소오스/드레인(48)을 노출시키는 제4 콘택홀(80)을 형성한다.
계속하여, 도 7을 참조하여, 도 6의 결과물 상에 제3 콘택홀(79)과 제4 콘택 홀(80)을 노출시키는 제2 포토레지스트 패턴(PR2)을 형성한다. 제2 포토레지스트 패턴(PR2)은 i-라인 파장을 광원으로 사용하는 노광 장비를 이용하여 형성할 수 있다. 그런 다음, 제2 포토레지스트 패턴(PR2)을 이온주입 마스크로 삼아 P+ 이온주입(IIP2)을 실시한다. 그러면, 제3 콘택홀(79)과 제4 콘택홀(80) 바닥에 P+ 이온주입층(IIP2_L), 즉 P+형 플럭층이 형성된다. 이 때, 산화막 스페이서(81)에 의해 P+ 이온주입층(IIP2_L)과 코어 영역의 PMOS의 채널 사이에는 일정 간격이 확보된다. 따라서, 플럭 효과를 방지할 수 있다.
제2 포토레지스트 패턴(PR2)을 제거한 후, 하드마스크 패턴(70a) 상에 주변회로 영역의 NMOS의 소오스/드레인(49)을 노출시키고 주변회로 영역의 게이트 도전막(25)을 노출시키기 위한 제3 포토레지스트 패턴(PR3)을 형성한다. 제3 포토레지스트 패턴(PR3)은 KrF 파장을 광원으로 사용하는 노광 장비를 이용하여 형성할 수 있다. 그런 다음, 제3 포토레지스트 패턴(PR3)을 식각 마스크로 삼아 제1 층간절연막(50) 및 제2 층간절연막(65)을 식각하여 제5 콘택홀(83)과 제6 콘택홀(84)을 형성한다. 계속하여 제3 포토레지스트 패턴(PR3)을 이온주입 마스크로 삼아 N+ 이온주입(IIP3)을 실시하여, 제5 콘택홀(83)과 제6 콘택홀(84) 바닥에 N+ 이온주입층(IIP3_L), 즉 N+형 플럭층을 형성한다.
다음 도 9를 참조하면, 제3 포토레지스트 패턴(PR3)을 제거한 다음, 습식 세정을 실시하여 제3 콘택홀(79) 및 제4 콘택홀(80)의 하부를 확장시킨다. 특히, 제3 콘택홀(79)의 경우 코어 영역의 PMOS의 게이트 스페이서(35)가 드러날 때까지 확장시킨다. 즉, 제3 콘택홀(79) 내벽 하부 형성되어 있던 제1 층간절연막으로 이루 어진 산화막 스페이서(81)를 제거한다. 이렇게 하여 콘택 면적은 최대한 넓게 확보한다.
도 10을 참조하여, 제1 내지 제6 콘택홀(75, 76, 79, 80, 83, 84)을 채우는 도전막(90)을 증착한다. 도전막(90)은 배리어 메탈막과 비트라인용 금속막으로 형성한다. 배리어 메탈막은 티타늄막, 티타늄 질화막 등으로 형성할 수 있고, 비트라인용 금속막은 텅스텐막 등으로 형성할 수 있다.
그런 다음, 도전막(90)을 패터닝하여, 제1 내지 제6 콘택홀(75, 76, 79, 80, 83, 84)을 각각 채우는 제1 내지 제6 콘택플러그(90a, 90b, 90c, 90d, 90e, 90f) 및 제1 내지 제6 콘택플러그(90a, 90b, 90c, 90d, 90e, 90f) 와 일체로 연결된 비트라인(90g)을 형성한다. 비트라인(90g)은 하드마스크 패턴(70a)이 노출될 때까지 도전막(90)을 식각하여 형성하거나, 제2 층간절연막(65)이 노출될 때까지 도전막(90)과 하드마스크 패턴(70a)을 식각하여 형성한다.
이와 같이 본 발명의 반도체 소자 제조방법에 따르면, 제1 콘택플러그(90a)와 제2 콘택플러그(90b)를 머지하여, 제3 콘택플러그(90c)와 제4 콘택플러그(90d)를 머지하여, 그리고 제5 콘택플러그(90e)와 제6 콘택플러그(90f)를 머지하여 공정을 진행할 수 있으므로, 포토레지스트 패턴 형성 공정의 횟수를 줄여 공정 단순화 및 제조 비용 절감에 기여할 수 있다. 코어 영역의 PMOS의 소오스/드레인(47)을 노출시키는 콘택홀, 즉 제3 콘택홀(79)을 형성할 때에 자동적으로 산화막 스페이서(81)가 형성되므로 플럭 효과를 방지할 수 있고, 이 산화막 스페이서(81)는 후속 공정에서 습식 세정으로 제거하여 콘택 면적을 확보할 수 있다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 본 발명에 따른 반도체 소자는, 주변회로 영역의 NMOS의 소오스/드레인 상에 접촉된 콘택플러그 및 게이트 도전막 상에 접촉된 콘택플러그는 스페이서가 없는 구조이므로 콘택 면적을 최대한 확보할 수 있다. 나머지 콘택플러그에는 스페이서가 구비되므로 인접하는 도전 패턴과의 전기적 단락을 방지할 수 있다.
여러 종류의 콘택플러그를 머지하여 형성하므로, 종래에 비하여 포토레지스트 패턴 형성 공정의 횟수를 줄일 수 있으므로, 공정 단순화를 기할 수 있고 제조 단가를 낮출 수 있다. 코어 영역의 PMOS의 소오스/드레인을 노출시키는 콘택홀을 형성할 때에 자동적으로 산화막 스페이서가 형성되므로 플럭 효과를 방지할 수 있고, 이 산화막 스페이서는 후속 공정에서 습식 세정으로 제거하여 콘택 면적을 확보할 수 있다.

Claims (42)

  1. 셀 영역, 코어 영역과 주변회로 영역으로 나누어진 반도체 기판 상에 형성되고 게이트 절연막, 게이트 도전막 및 게이트 하드마스크의 적층 구조를 포함하며 상기 적층 구조 양 측벽에 게이트 스페이서가 구비된 게이트 전극 및 상기 반도체 기판 안에 형성된 소오스/드레인;
    상기 셀 영역의 소오스/드레인 상에 접촉되는 제1 랜딩 패드와 상기 코어 영역의 NMOS의 소오스/드레인 상에 접촉되는 제2 랜딩 패드;
    상기 제1 랜딩 패드 상에 접촉되며 외벽 전체가 스페이서로 둘러싸인 제1 콘택플러그 및 상기 제2 랜딩 패드 상에 접촉되며 외벽 전체가 스페이서로 둘러싸인 제2 콘택플러그;
    상기 코어 영역의 PMOS의 소오스/드레인 상에 접촉되며 외벽 상부가 스페이서로 둘러싸인 제3 콘택플러그 및 상기 주변회로 영역의 PMOS의 소오스/드레인 상에 접촉되며 외벽 상부가 스페이서로 둘러싸인 제4 콘택플러그; 및
    상기 주변회로 영역의 NMOS의 소오스/드레인 상에 접촉되며 스페이서로 둘러싸이지 않은 제5 콘택플러그 및 상기 주변회로 영역의 게이트 도전막 상에 접촉되며 스페이서로 둘러싸이지 않은 제6 콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 랜딩 패드와 제2 랜딩 패드는 자기 정렬 방식의 랜딩 패드인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제3 콘택플러그는 자기 정렬 방식의 콘택플러그인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 내지 제6 콘택플러그와 일체로 연결된 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 제1 내지 제6 콘택플러그와 상기 비트라인 사이에 하드마스크 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 하드마스크 패턴은 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
  7. 제4항에 있어서, 상기 제1 내지 제6 콘택플러그는 도전막으로 이루어지고, 상기 도전막은 배리어 메탈막과 비트라인용 금속막을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 제3 콘택플러그 안의 스페이서와 제4 콘택플러그 안의 스페이서의 바닥은 상기 반도체 기판 표면으로부터 500-4000Å에 위치하는 것을 특 징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 스페이서는 실리콘 질화막 또는 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서, 상기 제3 콘택플러그 및 제4 콘택플러그는 상기 스페이서 아랫부분에서 확장된 폭을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 제3 콘택플러그의 폭이 확장된 부분은 상기 코어 영역의 PMOS의 게이트 스페이서와 닿아 있는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서, 상기 제1 콘택플러그 및 제2 콘택플러그 바닥에 N+ 이온주입층을 더 포함하고, 상기 제3 콘택플러그 및 제4 콘택플러그 바닥에 P+ 이온주입층을 더 포함하며, 상기 제5 콘택플러그 및 제6 콘택플러그 바닥에 N+ 이온주입층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 셀 영역, 코어 영역과 주변회로 영역으로 나누어진 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크의 적층 구조를 형성하고 상기 적층 구조 양 측벽에 게이트 스페이서를 형성하여 게이트 전극을 형성하고 상기 반도체 기판 안에 소오스/드레인을 형성하는 단계;
    상기 게이트 전극 사이의 공간을 매립하는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 안에 상기 셀 영역의 소오스/드레인 상에 접촉되는 제1 랜딩 패드와 상기 코어 영역의 NMOS의 소오스/드레인 상에 접촉되는 제2 랜딩 패드를 형성하는 단계;
    상기 제1 층간절연막, 게이트 전극, 제1 랜딩 패드 및 제2 랜딩 패드 상에 제2 층간절연막과 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 마스크로 삼아 상기 제2 층간절연막을 식각하여 상기 제1 랜딩 패드를 노출시키는 제1 콘택홀과 상기 제2 랜딩 패드를 노출시키는 제2 콘택홀을 형성하고 상기 코어 영역의 PMOS의 소오스/드레인 윗부분의 제2 층간절연막과 제1 층간절연막 일부 깊이까지 식각하여 제1 트렌치를 형성하며 상기 주변회로 영역의 PMOS의 소오스/드레인 윗부분의 제2 층간절연막과 제1 층간절연막 일부 깊이까지 식각하여 제2 트렌치를 형성하는 단계;
    상기 제1 콘택홀, 제2 콘택홀, 제1 트렌치 및 제2 트렌치 내벽에 각각 스페이서를 형성하는 단계;
    상기 하드마스크 패턴과 상기 스페이서를 식각 마스크로 삼아 상기 제1 층간절연막을 더 식각하여 상기 제1 트렌치를 상기 반도체 기판까지 신장시킴으로써 상기 코어 영역의 PMOS의 소오스/드레인을 노출시키는 제3 콘택홀을 형성하고, 상기 제2 트렌치를 상기 반도체 기판까지 신장시킴으로써 상기 주변회로 영역의 PMOS의 소오스/드레인을 노출시키는 제4 콘택홀을 형성하는 단계; 및
    상기 제2 층간절연막과 제1 층간절연막을 식각하여 상기 주변회로 영역의 NMOS의 소오스/드레인을 노출시키는 제5 콘택홀과 상기 주변회로 영역의 게이트 도전막을 노출시키는 제6 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 제1 랜딩 패드와 제2 랜딩 패드는 자기 정렬 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 제3 콘택홀은 자기 정렬 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제13항에 있어서, 상기 하드마스크 패턴을 형성하는 단계는,
    상기 제2 층간절연막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 마스크로 삼아 상기 하드마스크막을 식각하는 단계; 및
    상기 제1 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 하드마스크막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제16항에 있어서, 상기 하드마스크막은 50-500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 제1 포토레지스트 패턴을 형성하는 단계는 KrF 파장을 광원으로 사용하는 노광 장비를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제13항에 있어서, 상기 제1 콘택홀 및 제2 콘택홀 바닥에 N+ 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제16항에 있어서, 상기 하드마스크 패턴과 상기 스페이서를 이온주입 마스크로 삼아 상기 제1 콘택홀과 제2 콘택홀 바닥에 N+ 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제13항에 있어서, 상기 제1 트렌치 및 제2 트렌치의 바닥은 상기 반도체 기판 표면으로부터 500-4000Å에 위치하게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제13항에 있어서, 상기 스페이서는 실리콘 질화막 또는 폴리실리콘막으로 형 성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제23항에 있어서, 상기 스페이서는 50-500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제13항에 있어서, 상기 제3 콘택홀 및 제4 콘택홀 바닥에 P+ 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제25항에 있어서, 상기 P+ 이온주입을 실시하는 단계는,
    상기 제4 콘택홀이 형성된 결과물 상에 상기 제3 콘택홀과 상기 제4 콘택홀을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이온주입 마스크로 삼아 P+ 이온주입을 실시하는 단계; 및
    상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제26항에 있어서, 상기 제2 포토레지스트 패턴을 형성하는 단계는 i-라인 파장을 광원으로 사용하는 노광 장비를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 제13항에 있어서, 상기 제5 콘택홀과 제6 콘택홀을 형성하는 단계는,
    상기 하드마스크 패턴 상에 상기 주변회로 영역의 NMOS의 소오스/드레인을 노출시키고 상기 주변회로 영역의 게이트 도전막을 노출시키기 위한 제3 포토레지스트 패턴을 형성하는 단계; 및
    상기 제3 포토레지스트 패턴을 식각 마스크로 삼아 상기 제1 층간절연막 및 제2 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제28항에 있어서, 상기 제3 포토레지스트 패턴을 형성하는 단계는 KrF 파장을 광원으로 사용하는 노광 장비를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제13항에 있어서, 상기 제5 콘택홀과 제6 콘택홀 바닥에 N+ 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제28항에 있어서, 상기 제3 포토레지스트 패턴을 이온주입 마스크로 삼아 상기 제5 콘택홀과 제6 콘택홀 바닥에 N+ 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제31항에 있어서, 상기 N+ 이온주입을 실시하는 단계 이후 상기 제3 포토레 지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 제13항에 있어서, 상기 제6 콘택홀을 형성한 다음,
    상기 제3 콘택홀 및 제4 콘택홀의 하부를 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  34. 제32항에 있어서, 상기 제3 포토레지스트 패턴을 제거한 다음,
    상기 제3 콘택홀 및 제4 콘택홀의 하부를 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  35. 제33항 또는 제34항에 있어서, 상기 제3 콘택홀 및 제4 콘택홀의 하부를 확장시키는 단계는 습식 세정에 의하는 것을 특징으로 하는 반도체 소자의 제조방법.
  36. 제35항에 있어서, 상기 코어 영역의 PMOS의 게이트 스페이서가 드러날 때까지 상기 제3 콘택홀의 하부를 확장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  37. 제13항에 있어서,
    상기 제1 내지 제6 콘택홀을 채우는 도전막을 증착하는 단계; 및
    상기 도전막을 패터닝하여, 상기 제1 내지 제6 콘택홀을 각각 채우는 제1 내지 제6 콘택플러그 및 상기 콘택플러그와 일체로 연결된 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  38. 제37항에 있어서, 상기 비트라인을 형성하는 단계는 상기 하드마스크 패턴이 노출될 때까지 상기 도전막을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  39. 제37항에 있어서, 상기 비트라인을 형성하는 단계는 상기 제2 층간절연막이 노출될 때까지 상기 도전막과 상기 하드마스크 패턴을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  40. 제37항에 있어서, 상기 도전막은 배리어 메탈막과 비트라인용 금속막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  41. 제13항에 있어서, 상기 제1 콘택홀, 제2 콘택홀, 제1 트렌치 및 제2 트렌치는 동일한 단계에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  42. 제41항에 있어서, 상기 제1 콘택홀, 제2 콘택홀, 제1 트렌치 및 제2 트렌치는 상기 제1 랜딩 패드와 상기 제2 랜딩 패드를 노출시키도록 상기 제2 층간절연막 을 식각한 다음, 과도식각을 진행하여 상기 제1 층간절연막을 식각함으로써 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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